KR20210071551A - 반도체 메모리 장치 및 그 제조방법 - Google Patents
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Abstract
본 기술은 제1 방향으로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체, 상기 게이트 적층체를 관통하는 채널구조, 상기 채널구조에 교차하는 평면에서 상기 게이트 적층체로부터 이격되고, 상기 제1 방향으로 연장된 주변콘택플러그, 및 상기 평면에서 상기 게이트 적층체 및 상기 주변콘택플러그로부터 이격되고 상기 주변콘택플러그보다 넓은 면적을 갖는 캐패시터를 포함하는 반도체 메모리 장치 및 그 제조방법을 포함한다.
Description
본 발명은 반도체 메모리 장치 및 그 제조방법에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 고집적화를 위해, 3차원으로 배열된 메모리 셀들을 포함하는 3차원 메모리 장치가 제안된 바 있다. 3차원 메모리 장치는 제한된 면적 내에 배치되는 메모리 셀들의 배치밀도를 높일 수 있고, 칩 사이즈를 감소시킬 수 있다. 이러한 3차원 메모리 장치의 동작을 위해서 캐패시터의 용량 증가가 요구된다.
본 발명의 실시 예들은 캐패시터를 포함하는 반도체 메모리 장치 및 그 제조방법을 제공한다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 제1 방향으로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체, 상기 게이트 적층체를 관통하는 채널구조, 상기 채널구조에 교차하는 평면에서 상기 게이트 적층체로부터 이격되고, 상기 제1 방향으로 연장된 주변콘택플러그, 및 상기 평면에서 상기 게이트 적층체 및 상기 주변콘택플러그로부터 이격되고 상기 주변콘택플러그보다 넓은 면적을 갖는 캐패시터를 포함할 수 있다. 상기 캐패시터는, 홈(groove)을 갖는 제1 캐패시터 전극, 상기 홈의 표면 상에 형성된 유전막, 및 상기 유전막 상에서 상기 홈을 채우는 제2 캐패시터 전극을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치는 하부도전패턴, 상기 하부도전패턴으로부터 제1 방향으로 연장된 수직콘택플러그, 상기 수직콘택플러그에 연결된 제1 상부도전패턴, 상기 하부도전패턴에 연결된 제1 캐패시터, 상기 하부도전패턴에 연결된 제2 캐패시터, 및 상기 제1 캐패시터 및 상기 제2 캐패시터에 연결된 제2 상부도전패턴을 포함할 수 있다. 상기 제1 캐패시터 및 상기 제2 캐패시터 각각은, 상기 하부도전패턴에 접촉되고 상기 하부도전패턴에 나란하게 연장된 수평부 및 상기 수평부로부터 상기 제1 방향으로 연장된 수직부를 포함하는 제1 캐패시터 전극, 상기 제1 캐패시터 전극 상에 형성된 유전막, 및 상기 유전막 상에 형성되고 상기 수직부에 나란하게 연장된 제2 캐패시터 전극을 포함할 수 있다.
본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법은 인터커넥션 패턴 및 하부도전패턴이 내부에 매립된 하부절연막을 형성하는 단계, 상기 하부절연막 상에 제1 방향으로 교대로 적층된 층간 절연막들 및 희생 절연막들을 포함하는 적층체를 형성하는 단계, 상기 적층체 및 상기 하부절연막을 관통하고 상기 하부도전패턴을 노출하는 제1 개구부 및 제2 개구부를 형성하는 단계, 상기 제1 개구부의 표면 상에 제1 캐패시터 전극을 형성하는 단계, 상기 제1 캐패시터 전극의 표면 상에 유전막을 형성하는 단계, 및 상기 유전막 상에 상기 제1 개구부를 채우는 제2 캐패시터 전극을 형성하는 단계를 포함할 수 있다. 상기 제1 캐패시터 전극을 형성하는 동안, 상기 제2 개구부 내부가 수직콘택플러그로 채워질 수 있다.
본 기술의 실시 예들은 제1 캐패시터 전극 및 제2 캐패시터 전극을 포함하는 캐패시터를 수직구조로 형성하여 제한된 면적 내에서 캐패시터의 용량을 증가시킬 수 있다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 메모리 셀 어레이에 대한 일 실시 예를 나타내는 도면들이다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 5는 도 4a에 도시된 제1 레벨과 제2 레벨 사이에서 수직부에 교차되는 평면에 나란하게 절취한 제1 내지 제3 면적들을 나타낸다.
도 6a 내지 도 6c는 본 발명의 다양한 실시 예들의 따른 캐패시터들 및 수직콘택플러그들을 나타내는 평면도들이다.
도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a 및 도 16b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 18은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 2a 및 도 2b는 도 1에 도시된 메모리 셀 어레이에 대한 일 실시 예를 나타내는 도면들이다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다.
도 5는 도 4a에 도시된 제1 레벨과 제2 레벨 사이에서 수직부에 교차되는 평면에 나란하게 절취한 제1 내지 제3 면적들을 나타낸다.
도 6a 내지 도 6c는 본 발명의 다양한 실시 예들의 따른 캐패시터들 및 수직콘택플러그들을 나타내는 평면도들이다.
도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a 및 도 16b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다.
도 17은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 18은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 개념에 따른 실시 예를 설명하기 위한 목적으로 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 다양한 형태로 실시될 수 있으며, 본 발명의 범위는 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않는다.
도 1은 본 발명의 일 실시 예에 따른 반도체 메모리 장치(10)를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(10)는 주변회로(30) 및 메모리 셀 어레이(40)를 포함한다.
주변회로(30)는 메모리 셀 어레이(40)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(40)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(40)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로(30)는 제어로직(Control Logic: 39), 동작전압생성부(Operation Voltage Generator: 31), 로우디코더(Row decoder: 33), 및 페이지 버퍼 그룹(Page Buffer Group: 35)을 포함할 수 있다.
메모리 셀 어레이(40)는 다수의 메모리 블록들을 포함할 수 있다. 메모리 블록들 각각은 드레인 셀렉트 라인들(DSLs), 워드라인들(WLs), 소스 셀렉트 라인들(SSLs), 및 비트라인들(BLs)에 연결될 수 있다.
제어로직(39)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 주변회로(30)를 제어할 수 있다.
동작전압생성부(31)는 제어로직(39)의 제어에 응답하여 프로그램 동작 및 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(VOPs)을 생성할 수 있다. 동작 전압들(VOPs)은 프로그램 전압, 검증 전압, 패스 전압, 셀렉트 라인 전압 등을 포함할 수 있다.
로우디코더(33)는 제어로직(39)의 제어에 응답하여 메모리 블록을 선택할 수 있다. 로우디코더(33)는 선택된 메모리 블록에 연결된 드레인 셀렉트 라인들(DSLs), 워드라인들(WLs) 및 소스 셀렉트 라인들(SSLs)에 동작 전압들(VOPs)을 인가하도록 구성될 수 있다.
페이지 버퍼 그룹(35)은 비트라인들(BLs)을 통해 메모리 셀 어레이(40)에 연결될 수 있다. 페이지 버퍼 그룹(35)은 제어로직(39)의 제어에 응답하여 프로그램 동작시 입출력 회로(미도시)로부터 수신되는 데이터를 임시 저장할 수 있다. 페이지 버퍼 그룹(35)은 제어로직(39)의 제어에 응답하여 리드 동작 또는 검증 동작 시, 비트 라인들(BLs)의 전압 또는 전류를 센싱할 수 있다.
도 2a 및 도 2b는 도 1에 도시된 메모리 셀 어레이(40)에 대한 일 실시 예를 나타내는 도면들이다.
도 2a는 메모리 셀 어레이(40)에 대한 개략적인 구성을 나타내는 블록도이다.
도 2a를 참조하면, 메모리 셀 어레이(40)는 다수의 메모리 블록들(BLK1 내지 BLKz)을 포함할 수 있다. 메모리 블록들(BLK1 내지 BLKz) 각각은 다수의 메모리 셀 스트링들을 포함할 수 있다.
도 2b는 메모리 셀 스트링들(CS)에 대한 일 실시 예를 나타내는 회로도이다.
도 2b를 참조하면, 각각의 메모리 블록을 구성하는 메모리 셀 스트링들(CS)은 다수의 행들 및 다수의 열들에 배열될 수 있다. 도 2b는 인식의 편의를 위해, 다수의 행들 중 하나의 행을 구성하는 메모리 셀 스트링들(CS)을 나타낸다.
각 행을 구성하는 메모리 셀 스트링들(CS)은 비트라인들(BL)에 각각 연결될 수 있다. 메모리 셀 스트링들(CS)은 공통소스구조(CSL)에 연결될 수 있다.
메모리 셀 스트링들(CS) 각각은 공통소스구조(CSL)와 그에 대응하는 비트라인(BL) 사이에 적층된 소스 셀렉트 트랜지스터(SST), 다수의 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다.
소스 셀렉트 트랜지스터(SST)는 그에 대응하는 메모리 셀 스트링(CS)과 공통소스구조(CSL) 사이의 전기적인 연결을 제어할 수 있다. 드레인 셀렉트 트랜지스터(DST)는 그에 대응하는 메모리 셀 스트링(CS)과 그에 대응하는 비트라인(BL) 사이의 전기적인 연결을 제어할 수 있다.
공통소스구조(CSL)와 다수의 메모리 셀들(MC) 사이에 하나의 소스 셀렉트 트랜지스터(SST)가 배치되거나, 직렬로 연결된 2이상의 소스 셀렉트 트랜지스터들(SST)이 배치될 수 있다. 비트라인(BL)과 다수의 메모리 셀들(MC) 사이에 하나의 드레인 셀렉트 트랜지스터(DST)가 배치되거나, 직렬로 연결된 2이상의 드레인 셀렉트 트랜지스터들(DST)이 배치될 수 있다.
다수의 메모리 셀들(MC)은 다수의 워드라인들(WL)에 연결될 수 있다. 다수의 메모리 셀들(MC)의 동작은 다수의 워드라인들(WL)에 인가되는 셀 게이트 신호들에 의해 제어될 수 있다. 소스 셀렉트 트랜지스터(SST)는 소스 셀렉트 라인(SSL)에 연결될 수 있다. 소스 셀렉트 트랜지스터(SST)의 동작은 소스 셀렉트 라인(SSL)에 인가되는 소스 셀렉트 게이트 신호에 의해 제어될 수 있다. 드레인 셀렉트 트랜지스터(DST)는 드레인 셀렉트 라인(DSL)에 연결될 수 있다. 드레인 셀렉트 트랜지스터(DST)의 동작은 드레인 셀렉트 라인(DSL)에 인가되는 드레인 셀렉트 게이트 신호에 의해 제어될 수 있다.
워드라인들(WL)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 서로 이격되어 배치될 수 있다. 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드라인들(WL) 각각은 행 방향으로 연장될 수 있다.
소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드라인들(WL)은, 서로 이격되어 적층된 도전패턴들에 의해 구현될 수 있다. 도전패턴들은 층간 절연막들과 교대로 적층되어 게이트 적층체를 구성할 수 있다. 메모리 셀 스트링들(CS) 각각의 소스 셀렉트 트랜지스터(SST), 메모리 셀들(MC) 및 드레인 셀렉트 트랜지스터(DST)는 게이트 적층체를 관통하는 채널구조를 통해 직렬로 연결될 수 있다.
소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드라인들(WL)은 블록선택회로(BSC)에 연결될 수 있다. 블록선택회로(BSC)는 도 1을 참조하여 설명한 로우디코더(33)의 일부를 구성할 수 있다. 일 실시 예에 따른 블록선택회로(BSC)는 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드라인들(WL)에 각각 연결된 패스 트랜지스터들(PT)를 포함할 수 있다. 패스 트랜지스터들(PT)의 게이트들은 블록선택라인(BSEL)에 연결될 수 있다. 패스 트랜지스터들(PT)은 블록선택라인(BSEL)에 인가되는 블록선택신호에 응답하여 글로벌 라인들(GSSL, GWL, GDSL)에 인가된 전압들을 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드라인들(WL)에 전달하도록 구성될 수 있다.
블록선택회로(BSC)는 연결구조들(CN)을 경유하여 소스 셀렉트 라인(SSL), 드레인 셀렉트 라인(DSL) 및 워드라인들(WL)을 구성하는 도전패턴들에 연결될 수 있다. 연결구조들(CN)은 게이트 적층체의 도전패턴들로부터 각각 연장된 게이트콘택플러그들, 주변회로에 연결된 인터커넥션 패턴들, 인터커넥션 패턴들에 각각 연결된 주변콘택플러그들, 및 주변콘택플러그들과 게이트콘택플러그들을 서로 연결하는 상부도전패턴들을 포함할 수 있다.
도 3a 및 도 3b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도들이다. 도 3a는 채널구조들(CH)에 교차하는 평면을 따라 절취한 평면도이고, 도 3b는 비트라인들(BL) 및 상부도전패턴들(L1 내지 L3)의 레이아웃을 나타내는 평면도이다.
도 3a 및 도 3b를 참조하면, 반도체 메모리 장치는 셀 어레이 영역(CEA), 콘택영역(CTA), 및 캐패시터 영역(CAP)을 포함할 수 있다.
채널구조들(CH)은 셀 어레이 영역(CEA)에 배치될 수 있다. 채널구조들(CH)은 게이트 적층체들(GST)을 관통할 수 있다. 게이트 적층체들(GST) 각각은 콘택영역(CTA)으로 연장될 수 있다. 게이트 적층체들(GST)은 서로 연결된 제1 및 제2 슬릿들(S1, S2)에 의해 서로 분리될 수 있다.
게이트 적층체들(GST) 각각은 도 4b에 도시된 바와 같이 다수의 도전패턴들(CP1 내지 CPn: n은 자연수)을 포함할 수 있다. 도전패턴들(CP1 내지 CPn)은 도 2b를 참조하여 설명한 소스 셀렉트 라인(SSL), 워드라인들(WL) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 도전패턴들(CP1 내지 CPn) 중 적어도 최상층에 배치된 도전패턴들(CPn)은 셀렉트 라인 분리구조(SS)에 의해 다수의 드레인 셀렉트 라인들로 분리될 수 있다. 인식의 편의를 위해, 도면에서 생략되었으나, 게이트 적층체들(GST) 각각을 관통하는 채널구조들(CH)은 셀렉트 라인 분리구조(SS)를 기준으로 대칭되게 배열될 수 있다.
채널구조들(CH) 각각은 그에 대응하는 메모리 셀 스트링의 채널영역으로 이용될 수 있다. 채널구조들(CH) 각각은 메모리막(ML)으로 둘러싸일 수 있다. 메모리막(ML)은 그에 대응하는 메모리 셀의 데이터 저장영역으로 이용되는 데이터 저장막을 포함할 수 있다.
채널구조들(CH)은 지그재그로 배열될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 채널구조들(CH)의 배열은 매트릭스 구조를 구성할 수 있다.
도전패턴들(CP1 내지 CPn) 각각은 콘택영역(CTA)에서 그에 대응하는 게이트콘택플러그(GCT)에 연결될 수 있다. 게이트콘택플러그(GCT)는 도 2b를 참조하여 설명한 연결구조(CN)에 포함될 수 있다. 연결구조(CN)는 콘택영역(CTA)에 배치된 주변콘택플러그(PCT)를 포함할 수 있다.
캐패시터들(Cap_a) 및 수직콘택플러그들(VCT)은 캐패시터 영역(CAP)에 배치될 수 있다.
캐패시터들(Cap_a) 각각은 제1 캐패시터 전극(E1), 제2 캐패시터 전극(E2) 및 제1 캐패시터 전극(E1)과 제2 캐패시터 전극(E2) 사이에 배치된 유전막(DL)을 포함할 수 있다. 캐패시터들(Cap_a)의 배열은 다수의 열들 및 다수의 행들을 갖는 매트릭스 구조를 구성할 수 있다. 본 발명은 이에 제한되지 않는다. 다른 실시 예로서, 캐패시터들(Cap_a)의 배열은 지그재그 패턴을 구성할 수 있다.
수직콘택플러그들(VCT)은 일렬로 배열될 수 있다. 본 발명은 이에 제한되지 않는다. 다른 실시 예로서, 수직콘택플러그들(VCT)은 지그재그로 배열될 수 있다.
캐패시터들(Cap_a)은 제1 더미 적층체(DM1)를 관통하는 제1 관통영역들(He) 내부에 각각 배치될 수 있다. 수직콘택플러그들(VCT)은 제1 더미 적층체(DM1)를 관통하는 제2 관통영역들(Hv) 내부에 각각 배치될 수 있다. 제1 더미 적층체(DM1)는 도 4a에 도시된 바와 같이 교대로 배치된 제1 더미 층간 절연막들(ILd1) 및 제1 희생 절연막들(SC1)을 포함할 수 있다. 채널구조들(CH)에 교차하는 평면에서, 제1 더미 적층체(DM1)는 게이트 적층체들(GST)로부터 이격될 수 있다.
제1 캐패시터 전극(E1)을 형성하는 동안 제2 관통영역들(Hv) 각각이 그에 대응하는 수직콘택플러그(VCT)로 채워질 수 있도록 캐패시터들(Cap_a)과 수직콘택플러그들(VCT) 각각의 구조를 설계할 수 있다. 일 실시 예로서, 동일레벨에서 캐패시터들(Cap_a) 각각의 면적은 수직콘택플러그들(VCT) 각각의 면적보다 넓게 형성될 수 있다. 달리 표현하면, 동일레벨에서 제1 관통영역들(He) 각각의 면적은 제2 관통영역들(Hv) 각각의 면적보다 넓게 형성될 수 있다.
수직콘택플러그들(VCT) 각각이 그에 대응하는 제2 관통영역(Hv)을 완전히 채우더라도, 제1 캐패시터 전극(E1)의 중심영역에 도 4a에 도시된 바와 같은 홈(GV)이 정의될 수 있도록, 제1 캐패시터 전극(E1)의 폭(We)을 설계할 수 있다. 일 실시 예로서, 제1 캐패시터 전극(E1)의 폭(We)은 수직콘택플러그들(VCT) 각각의 폭(Wv)보다 좁게 형성될 수 있다.
주변콘택플러그(PCT)는 제2 더미 적층체(DM2)를 관통하는 콘택홀(Hp) 내부에 배치될 수 있다. 제2 더미 적층체(DM2)는 도 4c에 도시된 바와 같이 교대로 배치된 제2 더미 층간 절연막들(ILd2) 및 제2 희생 절연막들(SC2)을 포함할 수 있다. 채널구조들(CH)에 교차하는 평면에서, 제2 더미 적층체(DM2)는 게이트 적층체들(GST)로부터 이격될 수 있다. 제2 더미 적층체(DM2)는 제1 슬릿(S1)에 의해 게이트 적층체들(GST)로부터 이격될 수 있다.
제1 캐패시터 전극(E1)을 형성하는 동안, 콘택홀(Hp)이 주변콘택플러그(PCT)로 채워질 수 있도록 주변콘택플러그(PCT)의 구조를 설계할 수 있다. 일 실시 예로서, 동일레벨에서 캐패시터들(Cap_a) 각각의 면적은 주변콘택플러그(PCT)의 면적보다 넓게 형성될 수 있다. 다시 말해, 동일레벨에서 제1 관통영역들(He) 각각의 면적은 콘택홀(Hp)의 면적보다 넓게 형성될 수 있다.
주변콘택플러그(PCT)가 콘택홀(Hp)을 완전히 채우더라도, 제1 캐패시터 전극(E1)의 중심영역에 도 4a에 도시된 바와 같은 홈(GV)이 정의될 수 있도록, 제1 캐패시터 전극(E1)의 폭(We)은 주변콘택플러그(PCT)의 폭(Wp)보다 좁게 형성될 수 있다.
도 3a에 콘택홀(Hp), 게이트콘택플러그(GCT), 제1 관통영역들(He), 및 제2 관통영역들(Hv) 각각의 횡단면 형상이 사각형으로 예시되었으나, 본 발명은 이에 제한되지 않는다. 콘택홀(Hp), 게이트콘택플러그(GCT), 제1 관통영역들(He), 및 제2 관통영역들(Hv) 각각의 횡단면 형상은 원형, 타원형, 및 직선형 등 다양하게 설계될 수 있다.
게이트콘택플러그(GCT), 주변콘택플러그(PCT), 캐패시터들(Cap_a) 및 수직콘택플러그(VCT)는 채널구조들(CH)에 교차하는 평면에서 서로 이격된다. 주변콘택플러그(PCT), 캐패시터들(Cap_a) 및 수직콘택플러그(VCT)는 채널구조들(CH)에 교차하는 평면에서 게이트 적층체들(GST)로부터 이격된다.
도 3b를 참조하면, 비트라인들(BL) 및 상부도전패턴들(L1 내지 L3)은 도 3a를 참조하여 설명한 게이트 적층체들(GST), 제1 더미 적층체(DM1) 및 제2 더미 적층체(DM2)가 배치된 레벨보다 상위 레벨에 배치될 수 있다.
상부도전패턴들(L1 내지 L3)은 제1 상부도전패턴(L1), 제2 상부도전패턴(L2) 및 제3 상부도전패턴(L3)을 포함할 수 있다. 제1 상부도전패턴(L1)은 제1 캐패시터콘택구조들(CCT1)을 경유하여 도 3a를 참조하여 설명한 수직콘택플러그들(VCT)에 연결될 수 있다. 제2 상부도전패턴(L2)은 제2 캐패시터콘택구조들(CCT2)을 경유하여 도 3a를 참조하여 설명한 캐패시터들(Cap_a) 각각의 제2 캐패시터 전극(E2)에 연결될 수 있다. 제3 상부도전패턴(L3)의 일단은 그에 대응하는 게이트콘택플러그(GCT)에 연결될 수 있다. 제3 상부도전패턴(L3)의 타단은 그에 대응하는 상부콘택구조(UCT)에 연결될 수 있다. 상부콘택구조(UCT) 도 3a를 참조하여 설명한 주변콘택플러그(PCT)에 중첩될 수 있다. 주변콘택플러그(PCT)는 상부콘택구조(UCT)를 경유하여 제3 상부도전패턴(L3)에 연결될 수 있다.
비트라인들(BL)은 비트라인콘택구조들(BCT)을 경유하여 도 3a를 참조하여 설명한 채널구조들(CH)에 연결될 수 있다.
도 4a 내지 도 4c는 본 발명의 일 실시 예에 따른 반도체 메모리 장치를 나타내는 단면도들이다. 이하, 제1 방향(SD)은 제1 더미 층간 절연막들(ILd1) 및 제1 희생 절연막들(SC1)이 적층된 방향으로 정의될 수 있다. 또는 제1 방향(SD)은 도 3a를 참조하여 설명한 채널구조(CH), 수직콘택플러그(VCT) 및 주변콘택플러그(PCT)에 교차하는 평면에 직교하는 방향으로 정의될 수 있다.
도 4a는 도 3a 및 도 3b에 도시된 선 Ⅰ-Ⅰ'를 따라 절취한 단면도이다.
도 4a를 참조하면, 제1 더미 적층체(DM1)는 하부도전패턴(LCP)에 중첩될 수 있다. 하부도전패턴(LCP)은 하부절연막(LIL) 내부에 매립될 수 있다. 하부절연막(LIL)은 도 1을 참조하여 설명한 주변회로(30)를 포함하는 기판(미도시)을 덮도록 연장된 절연막으로서, 다중층의 절연막들을 포함할 수 있다.
제1 더미 적층체(DM1)의 제1 더미 층간 절연막들(ILd1) 및 제1 희생 절연막들(SC1)은 제1 방향(SD)으로 교대로 적층될 수 있다. 하부절연막(LIL)은 제1 더미 적층체(DM1)와 하부도전패턴(LCP) 사이로 연장될 수 있다.
제1 더미 적층체(DM1)는 더미 반도체 패턴(SEa)을 사이에 두고 하부절연막(LIL) 상에 배치될 수 있다. 더미 반도체 패턴(SEa)은 제1 절연패턴들(13A) 및 제2 절연패턴들(13B)에 의해 관통될 수 있다.
제1 관통영역들(He) 각각은 그에 대응하는 제1 절연패턴(13A) 및 제1 더미 적층체(DM1)를 관통할 수 있다. 제1 관통영역들(He) 각각은 제1 더미 적층체(DM1) 상부에 적층된 제1 상부절연막(41) 및 제2 상부절연막(63)을 관통하도록 제1 방향(SD)으로 연장될 수 있다. 제1 관통영역들(He) 각각은 하부절연막(LIL)을 관통하고, 하부도전패턴(LCP)의 상면에 의해 정의된 바닥면을 가질 수 있다.
캐패시터들(Cap_a) 각각의 제1 캐패시터 전극(E1)은 하부도전패턴(LCP)에 접촉되도록 연장될 수 있다. 제1 절연패턴들(13A) 각각은 그에 대응하는 제1 캐패시터 전극(E1)의 하단을 감싸는 구조로 잔류될 수 있다.
제1 캐패시터 전극(E1)은 수평부(P1) 및 수직부(P2)를 포함할 수 있다. 수평부(P1)는 하부도전패턴(LCP)에 접촉되고, 하부도전패턴(LCP)에 나란하게 연장될 수 있다. 수직부(P2)는 수평부(P1)로부터 제1 방향(SD)으로 연장될 수 있다. 수직부(P2)는 수평부(P1)의 가장자리로부터 연장될 수 있고, 수평부(P2) 및 수직부(P2)에 의해 제1 캐패시터 전극(E1)에 홈(GV)이 정의될 수 있다.
도 3a를 참조하여 설명한 제1 캐패시터 전극(E1)의 폭(We)은 제1 레벨(LV1)과 제2 레벨(LV2) 사이의 평면에서 측정한 수직부(P1)의 폭일 수 있다. 제1 레벨(LV1)은 제1 캐패시터 전극(E1)과 하부도전패턴(LCP)이 접촉된 면이 배치된 레벨이고, 제2 레벨(LV2)은 제1 더미 적층체(DM1)의 상면이 배치된 레벨일 수 있다.
캐패시터들(Cap_a) 각각의 유전막(DL)은 제1 캐패시터 전극(E1) 상에 형성되고, 홈(GV)의 표면을 따라 형성될 수 있다. 유전막(DL)은 다양한 절연물로 형성될 수 있다. 일 실시 예로서, 유전막(DL)은 산화막을 포함할 수 있다. 유전막(DL)은 제2 상부절연막(63)을 덮도록 연장될 수 있다.
캐패시터들(Cap_a) 각각의 제2 캐패시터 전극(E2)은 유전막(DL) 상에서 홈(GV)을 채울 수 있다. 제2 캐패시터 전극(E2)은 수직부(P2)에 나란하게 제1 방향(SD)으로 연장될 수 있다.
제1 캐패시터 전극(E1)과 유전막(DL)은 제2 캐패시터 전극(E2)과 하부도전패턴(LCP) 사이로 연장될 수 있다.
제2 관통영역들(Hv) 각각은 그에 대응하는 제2 절연패턴(13B) 및 제1 더미 적층체(DM1)를 관통할 수 있다. 제2 관통영역들(Hv) 각각은 제1 상부절연막(41) 및 제2 상부절연막(63)을 관통하도록 제1 방향(SD)으로 연장될 수 있다. 제2 관통영역들(Hv) 각각은 하부절연막(LIL)을 관통하고, 하부도전패턴(LCP)의 상면에 의해 정의된 바닥면을 가질 수 있다.
제2 관통영역들(Hv) 각각을 채우는 수직콘택플러그(VCT)는 하부도전패턴(LCP)에 접촉되고 제1 방향(SD)으로 연장될 수 있다. 제2 절연패턴들(13B) 각각은 그에 대응하는 수직콘택플러그(VCT)의 하단을 감싸는 구조로 잔류될 수 있다. 수직콘택플러그(VCT)는 제1 캐패시터 전극(E1)의 수직부(P2) 및 제2 캐패시터 전극(E1)에 나란하게 제1 방향(SD)으로 연장될 수 있다.
유전막(DL)은 수직콘택플러그(VCT)를 덮도록 연장될 수 있다. 유전막(DL) 및 제2 캐패시터 전극들(E2)은 제3 상부절연막(91)으로 덮일 수 있다. 제1 상부도전패턴(L1) 및 제2 상부도전패턴(L2)은 제3 상부절연막(91) 상에서 서로 이격될 수 있다.
제1 상부도전패턴(L1)은 수직콘택플러그(VCT)로부터 제1 방향(SD)으로 연장된 제1 캐패시터콘택구조(CCT1)에 중첩될 수 있다. 제1 상부도전패턴(L1)은 제1 캐패시터콘택구조(CCT1)를 경유하여 수직콘택플러그(VCT)에 전기적으로 연결될 수 있다.
제1 캐패시터콘택구조(CCT1)는 제1 상부도전패턴(L1)과 수직콘택플러그(VCT) 사이로 연장된 유전막(DL) 및 제3 상부절연막(91)을 관통할 수 있다. 제1 캐패시터콘택구조(CCT1)는 유전막(DL)을 관통하는 하부플러그(Ca) 및 제3 상부절연막(91)을 관통하는 상부플러그(Cb)를 포함할 수 있다.
제2 상부도전패턴(L2)은 제1 상부도전패턴(L1)에 마주하도록 배치될 수 있다. 제2 상부도전패턴(L2)은 제2 캐패시터 전극(E2)으로부터 제1 방향(SD)으로 연장된 제2 캐패시터콘택구조(CCT2)에 중첩될 수 있다. 제2 상부도전패턴(L2)은 제2 캐패시터콘택구조(CCT2)를 경유하여 제2 캐패시터 전극(E2)에 전기적으로 연결될 수 있다.
제1 상부도전패턴(L1)과 제2 상부도전패턴(L2) 사이에 상부 캐패시터(Cap_b)가 정의될 수 있다.
하부도전패턴(LCP)과 제2 상부도전패턴(L2)에 2개 이상의 캐패시터들(Cap_a)이 병렬로 연결될 수 있다. 예를 들어, 하부도전패턴(LCP)과 제2 상부도전패턴(L2)에 제1 캐패시터 및 제2 캐패시터가 병렬로 연결될 수 있다.
상술한 구조에 따르면, 캐패시터들(Cap_a)에 전하를 축적하기 위해, 제1 상부도전패턴(L1)과 제2 상부도전패턴(L2)에 인가되는 전압들을 서로 다르게 제어할 수 있다. 예를 들어, 제1 상부도전패턴(L1)에 제1 전압을 인가하고, 제2 상부도전패턴(L2)에 제1 전압보다 낮은 제2 전압을 인가할 수 있다. 제1 전압은 제1 캐패시터콘택구조(CCT1), 수직콘택플러그(VCP) 및 하부도전패턴(LCP)을 경유하여 캐패시터들(Cap_a) 각각의 제1 캐패시터 전극(E1)에 인가될 수 있고, 제2 전압은 제2 캐패시터콘택구조(CCT2)를 경유하여 캐패시터들(Cap_a) 각각의 제2 캐패시터 전극(E2)에 인가될 수 있다.
도 4b는 도 3a 및 도 3b에 도시된 선 Ⅱ-Ⅱ'를 따라 절취한 단면도이고, 도 4c는 도 3a 및 도 3b에 도시된 선 Ⅲ-Ⅲ'를 따라 절취한 단면도이다.
도 4b 및 도 4c를 참조하면, 하부절연막(LIL)은 게이트 적층체들(GST) 및 제2 더미 적층체(DM2)에 중첩되도록 연장될 수 있다. 하부절연막(LIL) 내부에 인터커넥션 패턴들(IP)이 배치될 수 있다. 도 4b 및 도 4c는 도 4a를 참조하여 설명한 하부도전패턴(LCP)과 동일 레벨에 배치된 인터커넥션 패턴들(IP)을 나타낸다.
인터커넥션 패턴들(IP) 중 일부는 도 2b를 참조하여 설명한 연결구조들(CN)에 포함될 수 있다. 일 실시 예로서, 제2 더미 적층체(DM2)에 중첩된 인터커넥션 패턴(IP)은 연결구조들(CN) 중 어느 하나에 포함될 수 있다.
도 4b를 참조하면, 게이트 적층체들(GST) 각각은 제1 방향(SD)으로 교대로 적층된 층간 절연막들(IL) 및 도전패턴들(CP1 내지 CPn)을 포함할 수 있다. 도전패턴들(CP1 내지 CPn) 각각은 도프트 실리콘막, 금속막, 금속 실리사이드막 및 베리어막등의 다양한 도전물을 포함할 수 있고, 2종 이상의 도전물을 포함할 수 있다.
도전패턴들(CP1 내지 CPn)은 도 2b를 참조하여 설명한 소스 셀렉트 라인(SSL), 워드 라인들(WL) 및 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 예를 들어, 도전패턴들(CP1 내지 CPn) 중 제1 도전패턴(CP1)은 소스 셀렉트 라인(SSL)으로 이용되고, 제n 도전패턴(CPn)은 드레인 셀렉트 라인(DSL)으로 이용될 수 있다. 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이의 도전패턴들(예를 들어, CP2 내지 CPn-1)은 워드 라인들(WL)로 이용될 수 있다.
게이트 적층체들(GST)은 제2 슬릿(S2)을 사이에 두고 서로 이격될 수 있다. 제2 슬릿(S2)의 내부는 절연물로 채워지거나, 절연물 및 도전물로 채워질 수 있다.
채널구조(CH)는 그에 대응하는 게이트 적층체(GST)를 관통할 수 있다. 채널구조(CH)는 메모리막(ML)으로 둘러싸일 수 있다.
메모리막(ML)은 터널 절연막, 터널 절연막의 외벽을 따라 연장된 데이터 저장막, 및 데이터 저장막의 외벽을 따라 연장된 블로킹 절연막을 포함할 수 있다. 데이터 저장막은 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 예를 들어, 데이터 저장막은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질막으로 형성될 수 있다. 이를 위해, 데이터 저장막은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 본 발명의 이에 한정되지 않으며, 데이터 저장막은 실리콘, 상변화 물질, 나노닷 등을 포함할 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화막을 포함할 수 있다. 터널 절연막은 전하 터널링이 가능한 실리콘 산화막으로 형성될 수 있다.
채널구조(CH)는 제1 반도체막(21), 코어 절연막(23) 및 제2 반도체막(25)을 포함할 수 있다. 코어 절연막(23) 및 제2 반도체막(25)은 채널구조(CH)의 중심영역에 배치될 수 있다. 제2 반도체막(25)은 코어 절연막(23) 상에 배치될 수 있다. 제1 반도체막(21)은 코어 절연막(23)의 측벽 및 바닥면을 따라 연장되고, 제2 반도체막(25)을 감싸도록 연장될 수 있다. 본 발명은 이에 제한되지 않는다. 예를 들어, 코어 절연막(23)이 생략되고, 제1 반도체막(21)으로 채널구조(CH)의 중심영역을 채울 수 있다. 제2 반도체막(25)은 도프트 실리콘을 포함할 수 있다. 일 실시 예로서, 제2 반도체막(25)은 n타입 불순물을 포함할 수 있다.
게이트 적층체들(GST)은 도프트 반도체 패턴(SEb)을 사이에 두고 하부절연막(LIL) 상에 배치될 수 있다. 도프트 반도체 패턴(SEb)은 n타입 불순물 및 p타입 불순물 중 적어도 하나를 포함할 수 있다. 일 실시 예로서, 도프트 반도체 패턴(SEb)은 도 2b를 참조하여 설명한 공통소스구조(CSL)로 이용될 수 있다. 공통소스구조(CSL)로 이용되는 도프트 반도체 패턴(SEb)은 n타입 불순물을 포함할 수 있다.
채널구조(CH)는 도프트 반도체 패턴(SEb)에 접촉된 접촉면을 통해 도프트 반도체 패턴(SEb)에 전기적으로 연결될 수 있다. 일 실시 예로서, 채널구조(CH)의 하단은 도프트 반도체 패턴(SEb)으로 둘러싸일 수 있고, 상기 접촉면은 채널구조(CH)의 측벽에 정의될 수 있다. 즉, 도프트 반도체 패턴(SEb)은 채널구조(CH)의 측벽에 접촉될 수 있다. 이 때, 채널구조(CH)를 감싸는 메모리막(ML)은 도프트 반도체 패턴(SEb)에 의해 관통되고, 제1 메모리패턴(MLa) 및 제2 메모리패턴(MLb)으로 분리될 수 있다. 제1 메모리패턴(MLa)은 도프트 반도체 패턴(SEb)과 채널구조(CH) 사이에 배치되고, 제2 메모리 패턴(MLb)은 게이트 적층체(GST)와 채널구조(CH) 사이에 배치될 수 있다. 도프트 반도체 패턴(SEb)은 제1 메모리패턴(MLa)에 의해 채널구조(CH)로부터 이격된 제1 도프트 반도체막(5) 및 채널구조(CH)의 측벽에 접촉된 제2 도프트 반도체막(55)을 포함할 수 있다. 일 실시 예로서, 제1 도프트 반도체막(5) 및 제2 도프트 반도체막(55) 각각은 n타입 도프트 실리콘막을 포함할 수 있다.
도프트 반도체 패턴(SEb)에 접촉된 채널구조(CH)의 접촉면은 도면에 도시된 바로 제한되지 않고, 다양하게 변경될 수 있다. 다른 실시 예로서, 도프트 반도체 패턴(SEb)은 채널구조(CH)의 바닥면에 접촉될 수 있다.
도 4a를 참조하여 설명한 제1 상부절연막(41), 제2 상부절연막(63), 유전막(DL), 및 제3 상부절연막(91)은 게이트 적층체들(GST)에 중첩되도록 연장될 수 있다. 비트라인(BL)은 제1 상부절연막(41), 제2 상부절연막(63), 유전막(DL), 및 제3 상부절연막(91)을 사이에 두고 게이트 적층체들(GST)로부터 이격될 수 있다. 비트라인(BL)은 비트라인콘택구조(BCT)를 통해 그에 대응하는 채널구조(CH)에 전기적으로 연결될 수 있다.
비트라인콘택구조(BCT)는 제1 드레인콘택플러그(Ba) 및 제2 드레인콘택플러그(Bb)를 포함할 수 있다. 제1 드레인콘택플러그(Ba)는 유전막(DL), 제2 상부절연막(63) 및 제1 상부절연막(41)을 관통하고, 채널구조(CH)에 연결될 수 있다. 제2 드레인콘택플러그(Bb)는 제3 상부절연막(91)을 관통하고, 제1 드레인콘택플러그(Ba)에 연결될 수 있다. 비트라인(BL)은 제2 드레인콘택플러그(Bb)에 연결될 수 있다.
도 4c를 참조하면, 제2 더미 적층체(DM2)의 제2 더미 층간 절연막들(ILd2) 및 제2 희생 절연막들(SC2)은 제1 방향(SD)으로 교대로 적층될 수 있다. 도프트 반도체 패턴(SEb)은 하부절연막(LIL)과 제2 더미 적층체(DM2) 사이로 연장될 수 있다. 도프트 반도체 패턴(SEb)은 제3 절연패턴(13C)에 의해 관통될 수 있다. 제1 상부절연막(41) 및 제2 상부절연막(63)은 제2 더미 적층체(DM2)에 중첩되도록 연장될 수 있다.
콘택홀(Hp)은 제2 상부절연막(63), 제1 상부절연막(41), 제2 더미 적층체(DM2), 제3 절연패턴(13C), 및 하부절연막(LIL)을 관통할 수 있다. 콘택홀(Hp)은 그에 대응하는 인터커넥션 패턴(IP)의 상면에 의해 정의된 바닥면을 가질 수 있다.
주변콘택플러그(PCT)는 그에 대응하는 인터커넥션 패턴(IP)에 접촉되고, 콘택홀(Hp) 내부를 채우도록 제1 방향(SD)으로 연장될 수 있다. 제3 절연패턴(13C)은 주변콘택플러그(PCT)의 하단을 감싸는 구조로 잔류될 수 있다.
주변콘택플러그(PCT)에 연결된 인터커넥션 패턴(IP)은 도 2b를 참조하여 설명한 블록선택회로(BSC)에 전기적으로 연결될 수 있다. 인터커넥션 패턴(IP)과 블록선택회로(BSC)를 전기적으로 연결하기 위한 배선들의 구조는 다양하게 설계될 수 있다.
유전막(DL) 및 제3 상부절연막(91)은 제2 더미 적층체(DM2)에 중첩되도록 연장될 수 있다. 제3 상부도전패턴(L3)은 상부콘택구조(UCT)를 경유하여 주변콘택플러그(PCT)에 연결될 수 있다. 상부콘택구조(UCT)는 제1 콘택플러그(Ua) 및 제2 콘택플러그(Ub)를 포함할 수 있다. 제1 콘택플러그(Ua)는 유전막(DL)을 관통하고, 주변콘택플러그(PCT)에 연결될 수 있다. 제2 콘택플러그(Ub)는 제3 상부절연막(91)을 관통하고, 제1 콘택플러그(Ua)에 연결될 수 있다. 제3 상부도전패턴(L3)은 제2 콘택플러그(Ub)에 연결될 수 있다.
도 2b를 참조하여 설명한 연결구조들(CN) 각각은 도 4c에 도시된 인터커넥션 패턴(IP), 주변콘택플러그(PCT), 상부콘택구조(UCT) 및 제3 상부도전패턴(L3)과 도 3a에 도시된 게이트 콘택 플러그(GCT)로 구성될 수 있다.
도 4a 내지 도 4c를 참조하면, 제1 캐패시터 전극(E1), 수직콘택플러그(VCT)와 주변콘택플러그(PCT)는 동일한 공정을 통해 동일한 도전물로 형성될 수 있다. 제2 캐패시터 전극(E2), 하부플러그(Ca), 제1 드레인콘택플러그(Ba), 및 제1 콘택플러그(Ua)는 동일한 공정을 통해 동일한 도전물로 형성될 수 있다. 상부플러그(Cb), 제2 드레인콘택플러그(Bb), 및 제2 콘택플러그(Ub)는 동일한 공정을 통해 동일한 도전물로 형성될 수 있다. 제1 내지 제3 상부도전패턴들(L1 내지 L3) 및 비트라인(BL)은 동일한 공정을 통해 동일한 도전물로 형성될 수 있다.
더미 반도체 패턴(SEa)은 제1 도프트 반도체막(5) 및 제1 도프트 반도체막(5) 상에 적층된 보호막(7)을 포함할 수 있다. 더미 반도체 패턴(SEa)은 제1 도프트 반도체막(5) 상에 적층된 희생막(9)을 포함할 수 있다. 희생막(9)은 언도프트 실리콘막을 포함할 수 있다.
게이트 적층체들(GST)과 제1 및 제2 더미 적층체들(DM1, DM2)을 포함하는 적층체 어레이와 하부절연막(LIL) 사이에 배치된 구조는 도 4a 내지 도 4c에 도시된 바로 제한되지 않고 반도체 메모리 장치의 설계에 따라 다양하게 변경될 수 있다.
도 5는 도 4a에 도시된 제1 레벨(LV1)과 제2 레벨(LV2) 사이에서 수직부(P2)에 교차되는 평면에 나란하게 절취한 제1 내지 제3 면적들(A1, A2, A3)을 나타낸다.
도 5를 참조하면, 제1 면적(A1)은 도 3a 및 도 4a에 도시된 캐패시터(Cap_a)의 면적, 도 3a 및 도 4a에 제1 관통영역(He)의 면적 또는 도 4a에 도시된 수평부(P1)과 하부도전패턴(LCP) 사이의 접촉면적일 수 있다. 제2 면적(A2)은 도 3a 및 도 4a에 도시된 수직콘택플러그(VCT)의 면적 또는 도 3a 및 도 4a에 제2 관통영역(Hv)의 면적일 수 있다. 제3 면적(A3)은 도 3a 및 도 4c에 도시된 주변콘택플러그(PCT) 면적 또는 도 3a 및 도 4c에 도시된 콘택홀(Hp)의 면적일 수 있다.
캐패시터(Cap_a)의 제1 캐패시터 전극(E1)을 형성하는 동안, 수직콘택플러그(VCT) 및 주변콘택플러그(PCT)가 형성될 수 있도록, 제1 면적(A1)은 제2 면적(A2) 및 제3 면적(A3)보다 넓게 정의될 수 있다. 제3 면적(A3)은 제2 면적(A2)과 동일하거나 상이할 수 있다.
도 6a 내지 도 6c는 본 발명의 다양한 실시 예들의 따른 캐패시터들(Cap_a1, Cap_a2, Cap_a3) 및 수직콘택플러그들(VCTa, VCTb, VCTc)을 나타내는 평면도들이다.
도 6a 및 도 6c를 참조하면, 수직구조의 캐패시터들(Cap_a1, Cap_a2, Cap_a3)은 다양한 구조로 설계될 수 있다.
일 실시 예로서, 도 6a에 도시된 바와 같이 캐패시터(Cap_a1)의 횡단면 형상은 타원형일 수 있다. 제1 캐패시터 전극(E1a)은 타원형을 갖는 제1 관통영역(HeA)의 표면 상에 형성될 수 있다.
다른 실시 예로서, 도 6b에 도시된 바와 같이 캐패시터(Cap_a2)의 횡단면 형상은 직사각형일 수 있다. 제1 캐패시터 전극(E1b)은 직사각형을 갖는 제1 관통영역(HeB)의 표면 상에 형성될 수 있다.
또 다른 실시 예로서, 도 6c에 도시된 바와 같이 캐패시터(Cap_a3)의 횡단면 형상은 라인형일 수 있다. 제1 캐패시터 전극(E1c)은 라인형을 갖는 제1 관통영역(HeC)의 측벽 상에 형성될 수 있다.
유전막들(DLa, DLb, DLc)은 제1 캐패시터 전극들(E1a, E1b, E1c)의 표면들 상에 각각 형성되고, 제2 캐패시터 전극들(E1a, E1b, E1c)은 제1 관통영역들(HeA, HeB, Hec)의 중심영역들을 각각 채울 수 있다.
수직콘택플러그들(VCTa, VCTb, VCTc)은 다양한 구조로 설계될 수 있다.
일 실시 예로서, 도 6a에 도시된 바와 같이 수직콘택플러그(VCTa)는 타원형의 횡단면 형상을 갖는 제2 관통영역(HvA)을 채울 수 있다.
다른 실시 예로서, 도 6b에 도시된 바와 같이 수직콘택플러그(VCTb)는 직사각형의 횡단면 형상을 갖는 제2 관통영역(HvB)을 채울 수 있다.
또 다른 실시 예로서, 도 6c에 도시된 바와 같이 수직콘택플러그(VCTc)는 라인형의 횡단면 형상을 갖는 제2 관통영역(HvC)을 채울 수 있다.
도 7a, 도 7b, 도 8a, 도 8b, 도 9, 도 10a, 도 10b, 도 11a, 도 11b, 도 12a, 도 12b, 도 13a, 도 13b, 도 14a, 도 14b, 도 15a, 도 15b, 도 16a 및 도 16b는 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 나타내는 단면도들이다. 반도체 메모리 장치의 캐패시터 영역(CAP)은 도 7a, 도 8a, 도 10a 내지 도 16a에 나타내고, 반도체 메모리 장치의 셀 어레이 영역(CEA)은 도 7b, 도 8b, 도 9, 도 10b 내지 도 16b에 나타내고, 반도체 메모리 장치의 콘택영역(CTA)은 도 7b, 도 8b, 도 10b 내지 도 16b에 나타낸다.
도 7a 및 도 7b는 하부구조(LST)를 형성하는 단계 및 채널구조(CH)를 감싸는 예비 적층체(120)를 형성하는 단계를 나타내는 단면도들이다.
도 7a 및 도 7b를 참조하면, 하부구조(LST)를 형성하는 단계는 하부도전패턴(101A) 및 인터커넥션 패턴들(101B, 101C)이 내부에 매립된 하부절연막(103)을 형성하는 단계, 및 하부절연막(103) 상에 반도체 구조(110)를 형성하는 단계를 포함할 수 있다.
하부절연막(103)은 도 1을 참조하여 설명한 주변회로(30)를 포함하는 기판(미도시) 상에 형성될 수 있다. 하부도전패턴(101A) 및 인터커넥션 패턴들(101B, 101C)은 다양한 도전물로 형성될 수 있다. 인터커넥션 패턴들(101B, 101C)은 셀 어레이 영역(CEA)에 배치된 제1 인터커넥션 패턴들(101B) 및 콘택영역(CTA)에 배치된 제2 인터커넥션 패턴(101C)을 포함할 수 있다.
반도체 구조(110)는 하부절연막(103) 상에 순차로 적층된 제1 도프트 반도체막(105), 보호막(107) 및 희생막(109)을 포함할 수 있다. 본 발명의 반도체 구조(110)는 이에 제한되지 않는다. 다른 실시 예로서, 반도체 구조(110)는 도프트 반도체막의 단일층으로 구성될 수 있다.
제1 도프트 반도체막(105)은 n타입 불순물 및 p타입 불순물 중 적어도 어느 하나를 포함할 수 있다. 제1 도프트 반도체막(105)은 도 2b를 참조하여 설명한 공통소스구조(CSL)로 이용될 수 있다. 이 경우, 제1 도프트 반도체막(105)은 n타입 도프트 실리콘막을 포함할 수 있다. 보호막(107)은 산화막을 포함할 수 있다. 희생막(109)은 언도프트 실리콘막을 포함할 수 있다.
반도체 구조(110)를 형성한 후, 반도체 구조(110)를 관통하는 절연패턴들(113A, 113B, 113C)을 형성할 수 있다. 절연패턴들(113A, 113B, 113C)은 캐패시터 영역(CAP)에 배치된 제1 절연패턴(113A) 및 제2 절연패턴(113B)과 콘택영역(CTA)에 배치된 제3 절연패턴(113C)을 포함할 수 있다. 제1 절연패턴(113A) 및 제2 절연패턴(113B)은 하부도전패턴(101A)에 중첩되고, 제3 절연패턴(113C)은 제2 인터커넥션 패턴(101C)에 중첩될 수 있다.
이어서, 제1 내지 제3 절연패턴들(113A 내지 113C)에 의해 관통되는 반도체 구조(110) 상에 층간 절연막들(121) 및 희생 절연막들(123)을 제1 방향으로 교대로 적층할 수 있다. 이 후, 셀 어레이 영역(CEA)의 층간 절연막들(121) 및 희생 절연막들(123)을 관통하고, 반도체 구조(110) 내부로 연장된 채널홀(131)을 형성하는 단계, 채널홀(131)의 표면 상에 메모리막(133)을 형성하는 단계, 및 메모리막(133) 상에 채널홀(131)을 채우는 채널구조(140)를 형성하는 단계를 순차로 수행할 수 있다. 이로써, 채널구조(140)를 감싸고, 교대로 적층된 층간 절연막들(121) 및 희생 절연막들(123)을 포함하는 예비 적층체(120)를 형성할 수 있다.
희생 절연막들(123)은 층간 절연막들(121)과 다른 식각률을 갖는 물질로 형성될 수 있다. 예를 들어, 층간 절연막들(121)은 실리콘 산화물등의 산화막을 포함하고, 희생 절연막들(123)은 실리콘 질화물등의 질화막을 포함할 수 있다.
메모리막(133)은 도 4b를 참조하여 설명한 메모리막(ML)과 동일한 물질들로 구성될 수 있다. 채널구조(140)는 메모리 스트링의 채널영역으로 이용될 수 있는 반도체막을 포함할 수 있다. 일 실시 예로서, 채널구조(140)는 메모리막(133) 상에 형성된 제1 반도체막(135), 채널홀(131)의 중심영역을 채우도록 제1 반도체막(135) 상에 형성된 코어 절연막(137) 및 제2 반도체막(139)을 포함할 수 있다. 제2 반도체막(139)은 n타입 도프트 실리콘을 포함할 수 있다.
도 8a 및 도 8b와 도 9는 셀 어레이 영역(CEA)에 배치된 희생 절연막들(123)의 일부들을 도전패턴들(147)로 교체하는 단계를 나타내는 단면도들이다. 희생 절연막들(123)의 일부들을 도전패턴들(147)로 교체하기 전, 제1 상부절연막(141)을 예비 적층체(120) 상에 형성할 수 있다.
희생 절연막들(123)을 도전패턴들(147)로 교체하는 단계는 도 8a 및 도 8b에 도시된 바와 같이 셀 어레이 영역(CEA)의 층간 절연막들(121) 사이에서 제1 수평 공간들(145)을 개구하는 단계, 및 도 9에 도시된 바와 같이 제1 수평 공간들(145)을 도전패턴들(147)로 채우는 단계를 포함할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 수평 공간들(145)을 개구하는 단계는 셀 어레이 영역(CEA)에서 예비 적층체(120)를 관통하는 슬릿(143)을 형성하는 단계 및 슬릿(143)을 통해 셀 어레이 영역(CEA)에서 희생 절연막들(123) 각각의 일부를 제거하는 단계를 포함할 수 있다. 슬릿(143)을 형성하는 식각 공정 동안, 희생막(109)이 식각정지막 역할을 할 수 있다.
희생 절연막들(123)은 제1 더미 적층체(120D1) 및 제2 더미 적층체(120D2)를 구성하도록 캐패시터 영역(CAP)과 콘택영역(CTA)에 잔류될 수 있다. 도면에 도시되진 않았으나, 제1 수평 공간들(145)을 형성하기 전, 콘택영역(CTA)의 희생 절연막들(123)을 보호하기 위한 베리어 구조를 형성할 수 있다. 베리어 구조는 도 3a에 도시된 제1 슬릿(S1)을 채우는 절연막일 수 있다.
도 9를 참조하면, 도전패턴들(147)을 형성하는 단계는 도 8b에 도시된 제1 수평 공간들(145) 각각을 도전물로 채우는 단계 및 도전물이 도전패턴들(147)로 분리될 수 있도록 슬릿(143) 내부의 도전물을 제거하는 단계를 포함할 수 있다. 이로써, 슬릿(143)에 의해 서로 분리되고, 각각이 교대로 적층된 층간 절연막들(121) 및 도전패턴들(145)을 포함하는 게이트 적층체들(120G)이 형성될 수 있다.
채널구조(140)에 연결된 도프트 반도체 패턴을 형성하기 위해, 제2 수평 공간(153)을 형성할 수 있다. 제2 수평 공간(153)을 형성하기 앞서, 게이트 적층체들(120G) 각각의 측벽 상에 스페이서 절연막(151)을 형성할 수 있다.
제2 수평 공간(153)을 형성하는 단계는 메모리막(133)이 노출되도록 도 8b에 도시된 셀 어레이 영역(CEA)의 희생막(109)을 제거하는 단계 및 채널구조(140)가 노출되도록 메모리막(133)의 노출된 부분을 제거하는 단계를 포함할 수 있다. 메모리막(133)의 노출된 부분을 제거하는 동안, 도 8b에 도시된 셀 어레이 영역(CEA)의 보호막(107)이 제거될 수 있다. 도 8b에 도시된 콘택영역(CTA)에 배치된 희생막(109) 및 보호막(107)이 셀 어레이 영역(CEA)에 인접한 경우, 제2 수평 공간(153)은 콘택영역(CTA)으로 확장될 수 있다.
제1 도프트 반도체막(105) 및 채널구조(140)의 제1 반도체막(135)은 제2 수평 공간(153)에 의해 노출될 수 있다. 메모리막(133)은 제2 수평 공간(153)에 의해 제1 메모리패턴(133a) 및 제2 메모리패턴(133b)으로 분리될 수 있다.
도 10a 및 도 10b는 도프트 반도체 패턴(150D)을 형성하는 단계 및 제1 내지 제3 개구부들(171A 내지 171C)을 형성하는 단계를 나타내는 단면도들이다.
도 10a 및 도 10b를 참조하면, 도프트 반도체 패턴(150D)을 형성하는 단계는 도 9에 도시된 제2 수평 공간(153)을 제2 도프트 반도체막(155)으로 채우는 단계를 포함할 수 있다. 제2 도프트 반도체막(155)은 제1 반도체막(135)과 제1 도프트 반도체막(105)에 접촉되도록 형성될 수 있다. 일 실시 예로서, 제2 도프트 반도체막(155)은 n타입 도프트 실리콘막을 포함할 수 있다.
도프트 반도체 패턴(150D)은 셀 어레이 영역(CEA)에 인접한 콘택영역(CTA)으로 확장될 수 있다. 캐패시터 영역(CAP)에 배치된 제1 도프트 반도체막(105), 보호막(107) 및 희생막(109)은 더미 반도체 패턴(110D)으로서 잔류될 수 있다.
이어서, 슬릿(143)을 절연물 및 도전물 중 적어도 어느 하나로 채울 수 있다. 일 실시 예로서, 슬릿(143)은 절연막(161)으로 채워질 수 있다.
이 후, 제1 상부절연막(141) 상에 제2 상부절연막(163)을 형성할 수 있다. 제2 상부절연막(163)은 제1 더미 적층체(120D1), 게이트 적층체들(120G), 절연막(161), 및 제2 더미 적층체(120D2)에 중첩되도록 연장될 수 있다.
제2 상부절연막(163)을 형성한 후, 제1 내지 제3 개구부들(171A 내지 171C)을 형성할 수 있다. 제1 내지 제3 개구부들(171A 내지 171C)을 형성하는 단계는 제2 상부절연막(163) 상에 제1 마스크 패턴(165)을 형성하는 단계 및 제1 마스크 패턴(165)을 식각 베리어로 이용하여 제1 더미 적층체(120D1), 제2 더미 적층체(120D2), 제1 내지 제3 절연패턴들(113A 내지 113C), 및 하부절연막(103)을 식각하는 단계를 포함할 수 있다. 제1 마스크 패턴(165)은 포토리소그래피 공정을 이용하여 형성된 포토레지스트 패턴일 수 있다.
제1 개구부(171A)는 제2 상부절연막(163), 제1 상부절연막(141), 제1 더미 적층체(120D1), 제1 절연패턴(113A), 및 하부절연막(103)을 관통하고, 하부도전패턴(101A)을 노출시킬 수 있다. 제1 개구부(171A)는 도 3a, 도 4a, 도 6a 내지 도 6c에 도시된 제1 관통영역들(He, HeA 내지 HeC) 중 어느 하나에 대응될 수 있다.
제2 개구부(171B)는 제2 상부절연막(163), 제1 상부절연막(141), 제1 더미 적층체(120D1), 제2 절연패턴(113B), 및 하부절연막(103)을 관통하고, 하부도전패턴(101A)을 노출시킬 수 있다. 제2 개구부(171B)는 도 3a, 도 4a, 도 6a 내지 도 6c에 도시된 제2 관통영역들(Hv, HvA 내지 HvC) 중 어느 하나에 대응될 수 있다.
제3 개구부(171C)는 제2 상부절연막(163), 제1 상부절연막(141), 제2 더미 적층체(120D2), 제3 절연패턴(113C), 및 하부절연막(103)을 관통하고 제2 인터커넥션 패턴(101C)을 노출시킬 수 있다. 제3 개구부(171C)는 도 3a 및 도 4c 각각에 도시된 콘택홀(Hp)에 대응될 수 있다.
제1 개구부(171A)의 제1 폭(W1)은 제2 개구부의 제2 폭(W2) 및 제3 개구부의 제3 폭(W3)보다 넓게 형성될 수 있다. 일 실시 예로서, 동일 레벨에서 제1 폭(W1)은 제2 폭(W2)의 2배 이상 또는 제3 폭(W3)의 2배 이상으로 형성될 수 있다.
도 11a 및 도 11b는 제1 캐패시터 전극(173A), 수직콘택플러그(173B), 및 주변콘택플러그(173C)를 형성하는 단계를 나타내는 단면도들이다.
도 11a 및 도 11b를 참조하면, 제1 캐패시터 전극(173A), 수직콘택플러그(173B), 및 주변콘택플러그(173C)를 형성하기에 앞서, 도 10a 및 도 10b에 도시된 제1 마스크 패턴(165)을 제거할 수 있다.
제1 캐패시터 전극(173A), 수직콘택플러그(173B), 및 주변콘택플러그(173C)를 형성하는 단계는 제2 개구부(171B) 및 제3 개구부(171C)가 채워지도록 제1 내지 제3 개구부들(171A 내지 171C) 내부에 도전물을 형성하는 단계, 및 도전물을 제1 캐패시터 전극(173A), 수직콘택플러그(173B), 및 주변콘택플러그(173C)로 분리하는 단계를 포함할 수 있다.
도전물은 베리어막 및 베리어막 상에 형성된 금속막을 포함할 수 있다. 베리어막은 제1 내지 제3 개구부들(171A 내지 171C) 각각의 표면 상에 형성될 수 있다. 금속막은 제1 개구부(171A)의 표면을 따라 형성되고, 제2 개구부(171B) 및 제3 개구부(171C)를 채우도록 형성될 수 있다. 제1 개구부(171A)는 제2 개구부(171B) 및 제3 개구부(171C)보다 넓은 폭을 갖는다. 이에 따라, 제1 개구부(171A)의 중심영역이 개구될 수 있도록 금속막의 증착 두께를 제어하더라도, 제2 개구부(171B)와 제3 개구부(171C) 각각의 중심영역은 금속막으로 채워질 수 있다.
도전물을 제1 캐패시터 전극(173A), 수직콘택플러그(173B), 및 주변콘택플러그(173C)로 분리하는 단계는 화학적기계적연마(CMP: Chemical Mechanical Polishing) 방식 등의 평탄화 공정을 이용하여 실시될 수 있다. 제1 캐패시터 전극(173A)은 제1 개구부(171A)의 표면 상에 잔류되고, 제1 개구부(171A)의 중심영역은 제1 캐패시터 전극(173A)으로 채워지지 않고 개구될 수 있다. 제2 개구부(171B)는 수직콘택플러그(173B)로 채워지고, 제3 개구부(171C)는 주변콘택플러그(173C)로 채워질 수 있다.
제1 캐패시터 전극(173A) 및 수직콘택플러그(173B)는 하부도전패턴(101A)에 연결될 수 있다. 주변콘택플러그(173C)는 제2 인터커넥션 패턴(101C)에 연결될 수 있다.
도 12a 및 도 12b는 유전막(175)을 형성하는 단계를 나타내는 단면도들이다.
도 12a 및 도 12b를 참조하면, 유전막(175)은 제1 캐패시터 전극(173A)의 표면 상에 형성되고, 제2 상부절연막(163), 수직콘택플러그(173B) 및 주변콘택플러그(173C)를 덮도록 연장될 수 있다. 유전막(175)은 산화막등 다양한 절연물로 형성될 수 있다. 유전막(175)의 증착두께는 제1 개구부(171A)의 중심영역이 개구될 수 있도록 제어될 수 있다.
도 13a 및 도 13b는 제1 내지 제3 콘택홀들(183A 내지 183C)을 형성하는 단계를 나타내는 단면도들이다.
도 13a 및 도 13b를 참조하면, 제1 내지 제3 콘택홀들(183A 내지 183C)을 형성하는 단계는 유전막(175) 상에 제2 마스크 패턴(181)을 형성하는 단계 및 제2 마스크 패턴(181)을 식각 베리어로 이용하여 유전막(175), 제2 상부절연막(163), 및 제1 상부절연막(141)을 식각하는 단계를 포함할 수 있다. 제2 마스크 패턴(181)은 포토리소그래피 공정을 이용하여 형성된 포토레지스트 패턴일 수 있다. 제2 마스크 패턴(181)은 유전막(175) 상에서 제1 개구부(171A)의 중심영역을 채울 수 있다.
제1 콘택홀(183A)은 수직콘택플러그(173B)에 중첩된 유전막(175)을 관통하고, 수직콘택플러그(173B)를 노출시킬 수 있다. 제2 콘택홀(183B)은 채널구조(140)에 중첩된 유전막(175), 제2 상부절연막(163) 및 제1 상부절연막(141)을 관통하고, 채널구조(140)의 제2 반도체막(139)을 노출시킬 수 있다. 제3 콘택홀(183C)은 주변콘택플러그(173C)에 중첩된 유전막(175)을 관통하고, 주변콘택플러그(173C)를 노출시킬 수 있다.
도 14a 및 도 14b는 제2 캐패시터 전극(185A), 하부플러그(185B), 제1 드레인콘택플러그(185C), 및 제1 콘택플러그(185D)를 형성하는 단계를 나타내는 단면도들이다.
도 14a 및 도 14b를 참조하면, 제2 캐패시터 전극(185A), 하부플러그(185B), 제1 드레인콘택플러그(185C), 및 제1 콘택플러그(185D)를 형성하는 단계는 도 13a 및 도 13b에 도시된 제2 마스크 패턴(181)을 제거하는 단계, 제1 개구부(171A)와 제1 내지 제3 콘택홀들(183A 내지 183C)이 채워지도록 도전물을 형성하는 단계, 및 도전물을 제2 캐패시터 전극(185A), 하부플러그(185B), 제1 드레인콘택플러그(185C), 및 제1 콘택플러그(185D)로 분리하는 단계를 포함할 수 있다.
도 13a 및 도 13b에 도시된 제2 마스크 패턴(181)이 제거됨에 따라, 제1 개구부(171A)의 중심영역이 노출될 수 있다.
도전물은 베리어막 및 베리어막 상에 형성된 금속막을 포함할 수 있다. 베리어막은 제1 개구부(171A)와 제1 내지 제3 콘택홀들(183A 내지 183C) 각각의 표면 상에 형성될 수 있다. 금속막은 제1 개구부(171A)와 제1 내지 제3 콘택홀들(183A 내지 183C)를 채우도록 형성될 수 있다.
도전물을 제2 캐패시터 전극(185A), 하부플러그(185B), 제1 드레인콘택플러그(185C), 및 제1 콘택플러그(185D)로 분리하는 단계는 CMP 방식 등의 평탄화 공정을 이용하여 실시될 수 있다. 제2 캐패시터 전극(185A)은 유전막(175) 상에서 제1 개구부(171A)의 중심영역을 채울 수 있다. 하부플러그(185B)는 제1 콘택홀(183A)을 채우고, 수직콘택플러그(173B)에 연결될 수 있다. 제1 드레인콘택플러그(185C)는 제2 콘택홀(183B)을 채우고, 채널구조(140)의 제2 반도체막(139)에 연결될 수 있다. 제1 콘택플러그(185D)는 제3 콘택홀(183C)을 채우고, 주변콘택플러그(173C)에 연결될 수 있다.
도 15a 및 도 15b는 제1 캐패시터콘택구조(190A)의 상부플러그(193B), 제2 캐패시터콘택구조(193A), 제2 드레인콘택플러그(193C), 및 제2 콘택플러그(193D)를 형성하는 단계를 나타내는 단면도들이다.
도 15a 및 도 15b를 참조하면, 상부플러그(193B), 제2 캐패시터콘택구조(193A), 제2 드레인콘택플러그(193C), 및 제2 콘택플러그(193D)는 제3 상부절연막(191)을 관통할 수 있다. 제3 상부절연막(191)은 제1 더미 적층체(120D1), 게이트 적층체들(120G) 및 제2 더미 적층체(120D2)에 중첩되도록 유전막(175) 상에 형성될 수 있다.
상부플러그(193B)는 하부플러그(185B)에 중첩된 제3 상부절연막(191)을 관통하고, 하부플러그(185B)에 연결될 수 있다. 상부플러그(193B) 및 하부플러그(185B)는 수직콘택플러그(173B)에 연결된 제1 캐패시터콘택구조(190A)를 구성할 수 있다. 제2 캐패시터콘택구조(193A)는 제2 캐패시터 전극(185A)에 중첩된 제3 상부절연막(191)을 관통하고, 제2 캐패시터 전극(185A)에 연결될 수 있다. 제2 드레인콘택플러그(193C)는 제1 드레인콘택플러그(185C)에 중첩된 제3 상부절연막(191)을 관통하고, 제1 드레인콘택플러그(185C)에 연결될 수 있다. 제2 드레인콘택플러그(193C) 및 제1 드레인콘택플러그(185C)는 채널구조(140)에 연결된 비트라인콘택구조(190B)를 구성할 수 있다. 제2 콘택플러그(193D)는 제1 콘택플러그(185D)에 중첩된 제3 상부절연막(191)을 관통하고, 제1 콘택플러그(185D)에 연결될 수 있다. 제2 콘택플러그(193D) 및 제1 콘택플러그(185D)는 주변콘택플러그(173C)에 연결된 상부콘택구조(190C)를 구성할 수 있다.
도 16a 및 도 16b는 제1 상부도전패턴(197A), 제2 상부도전패턴(197B), 비트라인(197C) 및 제3 상부도전패턴(197D)을 형성하는 단계를 나타내는 단면도들이다.
도 16a 및 도 16b를 참조하면, 제1 상부도전패턴(197A), 제2 상부도전패턴(197B), 비트라인(197C) 및 제3 상부도전패턴(197D)은 제4 상부절연막(195)을 관통할 수 있다. 제4 상부절연막(195)은 제1 캐패시터콘택구조(190A), 제2 캐패시터콘택구조(193A), 비트라인콘택구조(190B), 및 상부콘택구조(190C)를 덮도록 제3 상부절연막(191) 상에 형성될 수 있다.
제1 상부도전패턴(197A)은 제1 캐패시터콘택구조(190A)에 중첩된 제4 상부절연막(195)을 관통하고, 제1 캐패시터콘택구조(190A)의 상부플러그(193B)에 연결될 수 있다. 제2 상부도전패턴(197B)은 제2 캐패시터콘택구조(193B)에 중첩된 제4 상부절연막(195)을 관통하고, 제2 캐패시터콘택구조(193B)에 연결될 수 있다. 비트라인(197C)은 비트라인콘택구조(190B)에 중첩된 제4 상부절연막(195)을 관통하고, 비트라인콘택구조(190B)의 제2 드레인콘택플러그(193C)에 연결될 수 있다. 제3 상부도전패턴(197D)은 상부콘택구조(190C)에 중첩된 제4 상부절연막(195)을 관통하고, 상부콘택구조(190C)의 제2 콘택플러그(193D)에 연결될 수 있다.
상술한 본 발명의 실시 예에 따르면, 하부도전패턴(101A)에 연결된 제1 캐패시터 전극(173A)을 형성하는 동안, 제1 캐패시터 전극(173A)에 연결된 수직콘택플러그(173C)를 형성할 수 있고, 주변회로에 연결된 주변콘택플러그(173C)를 형성할 수 있다.
또한, 본 발명의 실시 예에 따르면, 제2 캐패시터 전극(185A)을 형성하는 동안, 제1 캐패시터콘택구조(190A)의 하부플러그(185B), 비트라인콘택구조(190B)의 제1 드레인콘택플러그(185C), 및 상부콘택구조(190C)의 제1 콘택플러그(185D)를 형성할 수 있다.
도 17은 본 발명의 일 실시 예에 따른 메모리 시스템의 구성(1100)을 나타내는 블록도이다.
도 17을 참조하면, 본 발명의 실시 예에 따른 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 도 3a, 도 4a, 도 6a 내지 도 6c를 참조하여 설명한 캐패시터들 중 적어도 어느 하나를 포함할 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 또한, 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출 및 정정하고, 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 이 밖에도 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 18은 본 발명의 일 실시 예에 따른 컴퓨팅 시스템(1200)의 구성을 나타내는 블록도이다.
도 18을 참조하면, 본 발명의 실시예에 따른 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 또한, 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 카메라 이미지 프로세서(CIS), 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212), 메모리 컨트롤러(1211)로 구성될 수 있다. 메모리 장치(1212)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1212)는 도 3a, 도 4a, 도 6a 내지 도 6c를 참조하여 설명한 캐패시터들 중 적어도 어느 하나를 포함할 수 있다.
30: 주변회로
40: 메모리 셀 어레이
101A, LCP: 하부도전패턴 IP, 101B, 101C: 인터커넥션 패턴
LIL, 103: 하부절연막 SD: 제1 방향
IL, 121: 층간 절연막 CP1 내지 CPn, 147: 도전패턴
GST, 120G: 게이트 적층체 CH, 140: 채널구조
ML, 133: 메모리막 S1, S2, 143: 슬릿
DM1, DM2, 120D1, 120D2: 더미 적층체
ILd1, ILd2: 더미 층간 절연막
VCT, VCTa, VCTb, VCTc, 173A: 수직콘택플러그
Cap_a, Cap_b, Cap_a1, Cap_a2, Cap_a3: 캐패시터
GV: 홈
E1, E2, E1a, E2a, E1b, E2b, E1c, E2c, 173B, 185B: 캐패시터 전극
P1: 수평부 P2: 수직부
DL, DLa, DLb, DLc, 175: 유전막
PCT, 173C: 주변콘택플러그
CCT1, CCT2, 190A, 193B: 캐패시터콘택구조
Ca, 185A: 하부플러그 Cb, 193A: 상부플러그
L1, L2, L3, 197A, 197B, 197D: 상부도전패턴
BL, 197C: 비트라인 13A, 13B, 13C, 113A, 113B, 113C: 절연패턴
Sea, 110D: 더미 반도체 패턴 SEb, 150D: 도프트 반도체 패턴
110: 반도체 구조 120: 예비 적층체
SC1, SC2, 123: 희생 절연막 131: 채널홀
171A, 171B, 171C: 개구부 183A, 183B, 183C: 콘택홀
101A, LCP: 하부도전패턴 IP, 101B, 101C: 인터커넥션 패턴
LIL, 103: 하부절연막 SD: 제1 방향
IL, 121: 층간 절연막 CP1 내지 CPn, 147: 도전패턴
GST, 120G: 게이트 적층체 CH, 140: 채널구조
ML, 133: 메모리막 S1, S2, 143: 슬릿
DM1, DM2, 120D1, 120D2: 더미 적층체
ILd1, ILd2: 더미 층간 절연막
VCT, VCTa, VCTb, VCTc, 173A: 수직콘택플러그
Cap_a, Cap_b, Cap_a1, Cap_a2, Cap_a3: 캐패시터
GV: 홈
E1, E2, E1a, E2a, E1b, E2b, E1c, E2c, 173B, 185B: 캐패시터 전극
P1: 수평부 P2: 수직부
DL, DLa, DLb, DLc, 175: 유전막
PCT, 173C: 주변콘택플러그
CCT1, CCT2, 190A, 193B: 캐패시터콘택구조
Ca, 185A: 하부플러그 Cb, 193A: 상부플러그
L1, L2, L3, 197A, 197B, 197D: 상부도전패턴
BL, 197C: 비트라인 13A, 13B, 13C, 113A, 113B, 113C: 절연패턴
Sea, 110D: 더미 반도체 패턴 SEb, 150D: 도프트 반도체 패턴
110: 반도체 구조 120: 예비 적층체
SC1, SC2, 123: 희생 절연막 131: 채널홀
171A, 171B, 171C: 개구부 183A, 183B, 183C: 콘택홀
Claims (25)
- 제1 방향으로 적층된 층간 절연막들 및 도전패턴들을 포함하는 게이트 적층체;
상기 게이트 적층체를 관통하는 채널구조;
상기 채널구조에 교차하는 평면에서 상기 게이트 적층체로부터 이격되고, 상기 제1 방향으로 연장된 주변콘택플러그; 및
상기 평면에서, 상기 게이트 적층체 및 상기 주변콘택플러그로부터 이격되고 상기 주변콘택플러그보다 넓은 면적을 갖는 캐패시터를 포함하고,
상기 캐패시터는,
홈(groove)을 갖는 제1 캐패시터 전극;
상기 홈의 표면 상에 형성된 유전막; 및
상기 유전막 상에서 상기 홈을 채우는 제2 캐패시터 전극을 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 제1 캐패시터 전극은 상기 평면에 나란한 수평부 및 상기 수평부로부터 상기 제1 방향으로 연장된 수직부를 포함하는 반도체 메모리 장치. - 제 2 항에 있어서,
상기 수직부는 상기 주변콘택플러그보다 좁게 형성된 반도체 메모리 장치. - 제 1 항에 있어서,
상기 게이트 적층체 아래에 배치되고, 상기 주변콘택플러그 및 상기 캐패시터에 중첩되도록 연장된 하부절연막; 및
상기 하부절연막 내부에 매립된 하부도전패턴을 더 포함하고,
상기 제1 캐패시터 전극은 상기 하부도전패턴에 접촉되도록 연장된 반도체 메모리 장치. - 제 4 항에 있어서,
상기 제1 캐패시터 전극과 상기 유전막 각각은 상기 제2 캐패시터 전극과 상기 하부도전패턴 사이로 연장된 반도체 메모리 장치. - 제 4 항에 있어서,
상기 하부도전패턴으로부터 상기 제1 방향으로 연장되고, 상기 평면에서 상기 캐패시터로부터 이격된 수직콘택플러그;
상기 수직콘택플러그로부터 상기 제1 방향으로 연장된 제1 캐패시터콘택구조; 및
상기 제1 캐패시터콘택구조 상에 배치된 제1 상부도전패턴을 더 포함하는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 수직콘택플러그는 상기 캐패시터보다 좁은 면적을 갖는 반도체 메모리 장치. - 제 6 항에 있어서,
상기 제2 캐패시터 전극으로부터 상기 제1 방향으로 연장된 제2 캐패시터콘택구조; 및
상기 제2 캐패시터콘택구조 상에 배치되고, 상기 제1 상부도전패턴에 마주하는 제2 상부도전패턴을 더 포함하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 평면에서 상기 캐패시터로부터 이격되고, 상기 제2 캐패시터 전극에 나란한 수직콘택플러그;
상기 제1 캐패시터 전극의 하단을 감싸는 제1 절연패턴;
상기 수직콘택플러그의 하단을 감싸는 제2 절연패턴;
상기 주변콘택플러그의 하단을 감싸는 제3 절연패턴;
상기 채널구조의 하단을 감싸는 도프트 반도체 패턴; 및
상기 제1 및 제2 절연패턴들에 의해 관통되는 더미 반도체 패턴을 더 포함하는 반도체 메모리 장치. - 제 9 항에 있어서,
상기 도프트 반도체 패턴 아래에 배치되고, 상기 제1 내지 제3 절연패턴들 및 상기 더미 반도체 패턴에 중첩되도록 연장된 하부절연막;
상기 하부절연막 내부에 매립되고, 상기 제1 캐패시터 전극 및 상기 수직콘택플러그에 중첩되도록 연장된 하부도전패턴; 및
상기 하부절연막 내부에 매립되고, 주변회로에 연결된 인터커넥션 패턴을 더 포함하고,
상기 제1 캐패시터 전극 및 상기 수직콘택플러그는 상기 하부도전패턴에 접촉되도록 상기 하부절연막을 관통하고,
상기 주변콘택플러그는 상기 인터커넥션 패턴에 접촉되도록 상기 하부절연막을 관통하는 반도체 메모리 장치. - 제 1 항에 있어서,
상기 평면에서 상기 게이트 적층체로부터 이격되고, 상기 제1 방향으로 교대로 적층된 제1 더미 층간 절연막들 및 제1 희생 절연막들을 포함하는 제1 더미 적층체;
상기 평면에서 상기 게이트 적층체 및 상기 제1 더미 적층체로부터 이격되고, 상기 제1 방향으로 교대로 적층된 제2 더미 층간 절연막들 및 제2 희생 절연막들을 포함하는 제2 더미 적층체;
상기 제1 더미 적층체를 관통하고, 상기 캐패시터로 채워지는 관통영역; 및
상기 제2 더미 적층체를 관통하고, 상기 주변콘택플러그로 채워지는 콘택홀을 포함하고,
동일레벨에서 상기 관통영역의 면적은 상기 콘택홀의 면적보다 넓은 반도체 메모리 장치. - 하부도전패턴;
상기 하부도전패턴으로부터 제1 방향으로 연장된 수직콘택플러그;
상기 수직콘택플러그에 연결된 제1 상부도전패턴;
상기 하부도전패턴에 연결된 제1 캐패시터;
상기 하부도전패턴에 연결된 제2 캐패시터; 및
상기 제1 캐패시터 및 상기 제2 캐패시터에 연결된 제2 상부도전패턴을 포함하고,
상기 제1 캐패시터 및 상기 제2 캐패시터 각각은,
상기 하부도전패턴에 접촉되고 상기 하부도전패턴에 나란하게 연장된 수평부 및 상기 수평부로부터 상기 제1 방향으로 연장된 수직부를 포함하는 제1 캐패시터 전극;
상기 제1 캐패시터 전극 상에 형성된 유전막; 및
상기 유전막 상에 형성되고, 상기 수직부에 나란하게 연장된 제2 캐패시터 전극을 포함하는 반도체 메모리 장치. - 제 12 항에 있어서,
상기 하부도전패턴과 상기 수평부 사이의 접촉면적은 상기 하부도전패턴과 상기 수직콘택플러그 사이의 접촉면적보다 넓은 반도체 메모리 장치. - 제 12 항에 있어서,
상기 수직부는 상기 수직콘택플러그보다 좁게 형성된 반도체 메모리 장치. - 제 12 항에 있어서,
상기 하부도전패턴에 중첩되고, 상기 제1 방향에 교대로 적층된 더미 층간 절연막들 및 희생 절연막들을 포함하는 더미 적층체;
상기 더미 적층체와 상기 하부도전패턴 사이에 배치된 하부절연막;
상기 하부절연막과 상기 더미 적층체 사이에 배치된 더미 반도체 패턴; 및
상기 더미 반도체 패턴을 관통하는 제1 및 제2 절연패턴들을 더 포함하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 제1 캐패시터 및 상기 제2 캐패시터 각각은 상기 더미 적층체, 상기 제1 절연패턴, 및 상기 하부절연막을 관통하고,
상기 수직콘택플러그는 상기 더미 적층체, 상기 제2 절연패턴, 및 상기 하부절연막을 관통하는 반도체 메모리 장치. - 제 15 항에 있어서,
상기 유전막은, 상기 더미 적층체 및 상기 제1 상부도전패턴 사이와 상기 더미 적층체 및 상기 제2 상부도전패턴 사이로 연장된 반도체 메모리 장치. - 인터커넥션 패턴 및 하부도전패턴이 내부에 매립된 하부절연막을 형성하는 단계;
상기 하부절연막 상에 제1 방향으로 교대로 적층된 층간 절연막들 및 희생 절연막들을 포함하는 적층체를 형성하는 단계;
상기 적층체 및 상기 하부절연막을 관통하고, 상기 하부도전패턴을 노출하는 제1 개구부 및 제2 개구부를 형성하는 단계;
상기 제1 개구부의 표면 상에 제1 캐패시터 전극을 형성하는 단계;
상기 제1 캐패시터 전극의 표면 상에 유전막을 형성하는 단계; 및
상기 유전막 상에 상기 제1 개구부를 채우는 제2 캐패시터 전극을 형성하는 단계를 포함하고,
상기 제1 캐패시터 전극을 형성하는 동안, 상기 제2 개구부 내부가 수직콘택플러그로 채워지는 반도체 메모리 장치의 제조방법. - 제 18 항에 있어서,
상기 유전막은 상기 수직콘택플러그를 덮도록 연장되고,
상기 제2 캐패시터 전극을 형성하기 전, 상기 유전막을 관통하여 상기 수직콘택플러그를 노출하는 콘택홀을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법. - 제 19 항에 있어서,
상기 제2 캐패시터 전극을 형성하는 동안, 상기 콘택홀 내부가 하부플러그로 채워지는 반도체 메모리 장치의 제조방법. - 제 18 항에 있어서,
상기 적층체, 상기 유전막, 상기 수직콘택플러그, 및 상기 제2 캐패시터 전극을 덮는 절연막을 형성하는 단계;
상기 절연막을 관통하고, 상기 수직콘택플러그 및 상기 제2 캐패시터 전극에 각각 연결된 캐패시터콘택구조들을 형성하는 단계; 및
상기 캐패시터콘택구조들에 각각 연결된 상부도전패턴들을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법. - 제 18 항에 있어서,
상기 제1 개구부 및 상기 제2 개구부를 형성하는 동안, 상기 인터커넥션 패턴을 노출하는 제3 개구부가 형성되고,
상기 제1 캐패시터 전극을 형성하는 동안, 상기 제3 개구부 내부가 주변 콘택 플러그로 채워지는 반도체 메모리 장치의 제조방법. - 제 18 항에 있어서,
상기 제1 개구부 및 상기 제2 개구부를 형성하는 단계 이전,
상기 적층체의 셀 어레이 영역을 관통하는 채널홀을 형성하는 단계;
상기 채널홀의 표면 상에 메모리막을 형성하는 단계;
상기 메모리막 상에 상기 채널홀을 채우는 채널구조를 형성하는 단계;
상기 적층체의 셀 어레이 영역을 관통하는 슬릿을 형성하는 단계; 및
상기 슬릿을 통해 상기 적층체의 셀 어레이 영역에 배치된 상기 희생 절연막들 각각의 일부를 도전패턴들로 교체하는 단계를 포함하는 반도체 메모리 장치의 제조방법. - 제 18 항에 있어서,
상기 적층체를 형성하기 전,
상기 하부절연막 상에 반도체 구조를 형성하는 단계; 및
상기 반도체 구조를 관통하고, 상기 하부도전패턴에 중첩된 제1 및 제2 절연패턴들을 형성하는 단계를 더 포함하는 반도체 메모리 장치의 제조방법. - 제 24 항에 있어서,
상기 제1 개구부 및 상기 제2 개구부를 형성하는 단계는,
상기 하부도전패턴이 노출되도록 상기 제1 및 제2 절연패턴들을 식각하는 단계를 포함하는 반도체 메모리 장치의 제조방법.
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