KR20230136465A - 반도체 메모리 장치 - Google Patents

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KR20230136465A KR1020220034262A KR20220034262A KR20230136465A KR 20230136465 A KR20230136465 A KR 20230136465A KR 1020220034262 A KR1020220034262 A KR 1020220034262A KR 20220034262 A KR20220034262 A KR 20220034262A KR 20230136465 A KR20230136465 A KR 20230136465A
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곽상현
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에스케이하이닉스 주식회사
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Abstract

본 기술은 소스구조, 상기 소스구조로부터 이격된 제1 드레인 셀렉트 라인, 상기 제1 드레인 셀렉트 라인으로부터 이격되어 배치된 제1 그룹의 제1 내지 제4 비트라인들, 상기 제1 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 연장된 제1 열의 제1 내지 제4 채널구조들 및 상기 제1 열의 제1 내지 제4 채널구조들을 상기 제1 그룹의 제1 내지 제4 비트라인에 각각 연결하는 제1 그룹의 제1 내지 제4 콘택 플러그들을 포함하고, 상기 제1 열의 제1 내지 제4 채널구조들 각각이 상기 제1 그룹의 제1 내지 제4 비트라인들에 중첩되도록 연장된 반도체 메모리 장치를 제공한다.

Description

반도체 메모리 장치{SEMICONDUCTOR MEMORY DEVICE}
본 발명은 반도체 메모리 장치에 관한 것으로, 보다 구체적으로 3차원 반도체 메모리 장치에 관한 것이다.
반도체 메모리 장치의 집적도 향상을 위해, 3차원 반도체 메모리 장치가 제안된 바 있다. 3차원 반도체 메모리 장치는 채널구조를 따라 정의된 메모리 셀 스트링을 포함할 수 있다. 3차원 반도체 메모리 장치에서, 복수의 채널구조들은 기판 상에 서로 이격되어 적층된 복수의 도전패턴들을 관통할 수 있다. 복수의 도전패턴들은 메모리 셀 스트링에 액세스를 위해 제공될 수 있다.
상술한 복수의 도전패턴들의 적층 수를 증가시킴으로써, 3차원 반도체 메모리 장치의 집적도를 향상시킬 수 있으나, 제조공정의 안정성이 저하될 수 있다.
본 발명의 실시 예는 제조공정의 안정성을 향상시킬 수 있는 반도체 메모리 장치를 제공한다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 다른 제1 방향 및 제2 방향으로 연장된 표면을 갖는 소스구조; 상기 소스구조의 상기 표면에 교차되는 제3 방향으로 상기 소스구조로부터 이격된 제1 드레인 셀렉트 라인; 상기 제3 방향으로 상기 제1 드레인 셀렉트 라인으로부터 이격되어 배치되고, 상기 제1 방향으로 연장되고, 상기 제2 방향으로 서로 이격된 제1 그룹의 제1 내지 제4 비트라인들; 상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 제1 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 상기 제3 방향으로 연장된 제1 열의 제1 내지 제4 채널구조들; 상기 제1 열의 제1 내지 제4 채널구조들을 상기 제1 그룹의 제1 내지 제4 비트라인에 각각 연결하는 제1 그룹의 제1 내지 제4 콘택 플러그들; 및 상기 제1 드레인 셀렉트 라인과 상기 소스구조 사이에 배치되고, 상기 제1 열의 제1 내지 제4 채널구조들을 감싸는 워드라인을 포함할 수 있다. 상기 제1 열의 제1 내지 제4 채널구조들 각각은 상기 제1 그룹의 제1 내지 제4 비트라인들에 중첩되도록 상기 제2 방향으로 연장될 수 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치는 서로 다른 제1 방향 및 제2 방향으로 연장된 표면을 갖는 소스구조; 상기 소스구조의 상기 표면에 교차되는 제3 방향으로 상기 소스구조로부터 이격되어 배치된 워드라인; 상기 워드라인에 중첩되고 상기 제2 방향으로 연장된 절연구조; 상기 워드라인으로부터 상기 제3 방향으로 이격되어 배치되고, 상기 절연구조를 사이에 두고 상기 제1 방향으로 이격된 제1 드레인 셀렉트 라인 및 제2 드레인 셀렉트 라인; 상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 워드라인 및 상기 제1 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 상기 제3 방향으로 연장된 제1 열의 제1 내지 제4 채널구조들; 상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 워드라인 및 상기 제2 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 상기 제3 방향으로 연장된 제1 열의 제5 내지 제8 채널구조들; 상기 제2 방향으로 서로 이격되고, 상기 제1 열의 제1 내지 제4 채널구조들 및 상기 제1 열의 제5 내지 제8 채널구조들에 중첩되도록 상기 제1 방향으로 연장된 제1 그룹의 제1 내지 제4 비트라인들; 상기 제1 열의 제1 내지 제4 채널구조들을 상기 제1 그룹의 제1 내지 제4 비트라인들에 각각 연결하는 제1 그룹의 제1 내지 제4 콘택 플러그들; 및 상기 제1 열의 제5 내지 제8 채널구조들을 상기 제1 그룹의 제1 내지 제4 비트라인들에 각각 연결하는 제1 그룹의 제5 내지 제8 콘택 플러그들을 포함할 수 있다.
본 기술에 따르면, 적어도 4개의 비트라인들에 중첩될 수 있도록 채널구조의 폭을 제어함으로써, 채널구조 형성공정의 안정성을 향상시킬 수 있다. 이에 따라, 본 기술에 따르면, 반도체 메모리 장치의 제조공정의 안정성이 향상될 수 있다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 스트링을 나타내는 회로도이다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 주변회로구조, 메모리 셀 어레이, 복수의 비트라인들, 및 소스구조의 배열을 개략적으로 나타내는 도면들이다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 5는 도 4에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면을 나타낸다.
도 6은 본 발명의 실시 예에 따른 소스구조와 채널구조를 나타내는 단면도이다.
도 7은 도 4에 도시된 반도체 메모리 장치의 일부를 확대하여 나타내는 평면도이다.
도 8은 도 4에 도시된 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 9은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 평면도이다.
도 10a 내지 도 10e는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
본 명세서 또는 출원에 개시되어 있는 본 발명의 개념에 따른 실시 예들에 대해서 특정한 구조적 내지 기능적 설명들은 본 발명의 개념에 따른 실시 예를 설명하기 위해 예시된 것이다. 본 발명의 개념에 따른 실시 예들은 본 명세서 또는 출원에 설명된 실시 예들에 한정되는 것으로 해석되지 않고, 다양한 형태로 실시될 수 있다.
본 발명의 실시 예에서 제1 및 제2 등의 용어는 다양한 구성 요소들을 설명하는데 사용될 수 있지만, 상기 구성 요소들은 상기 용어들에 의해 한정되지 않는다. 상기 용어들은 하나의 구성 요소를 다른 구성 요소로부터 구별하는 목적으로 사용된다.
도 1은 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 블록도이다.
도 1을 참조하면, 반도체 메모리 장치(50)는 주변회로구조(40) 및 메모리 셀 어레이(10)를 포함한다.
주변회로구조(40)는 메모리 셀 어레이(10)에 데이터를 저장하기 위한 프로그램 동작(program operation), 메모리 셀 어레이(10)에 저장된 데이터를 출력하기 위한 리드 동작(read operation), 메모리 셀 어레이(10)에 저장된 데이터를 소거하기 위한 소거 동작(erase operation)을 수행하도록 구성될 수 있다. 일 실시 예로서, 주변회로구조(40)는 입출력 회로(INPUT/OUTPUT CIRCUIT: 21), 제어회로(CONTROL CIRCUIT: 23), 전압생성회로(VOLTAGE GENERATING CIRCUIT: 31), 로우 디코더(ROW DECODER: 33), 컬럼 디코더(COLUMN DECODER: 35), 페이지 버퍼(PAGE BUFFER: 37) 및 소스라인 드라이버(SOURCE LINE DRIVER: 39)를 포함할 수 있다.
메모리 셀 어레이(10)는 복수의 메모리 셀 스트링들을 포함할 수 있다. 메모리 셀 어레이(10)의 복수의 메모리 셀 스트링들은 공통소스라인(CSL)에 병렬로 접속될 수 있다. 복수의 메모리 셀 스트링들은 복수의 비트라인들(BL)에 접속될 수 있다. 각각의 메모리 셀 스트링은 드레인 셀렉트 라인(DSL), 복수의 워드라인들(WL), 소스 셀렉트 라인(SSL)에 접속될 수 있다.
입출력 회로(21)는 반도체 메모리 장치(50)의 외부장치(예를 들어, 메모리 컨트롤러)로부터 전달받은 커맨드(CMD) 및 어드레스(ADD)를 제어회로(23)에 전달할 수 있다. 입출력 회로(21)는 외부장치 및 컬럼 디코더(35)와 데이터(DATA)를 주고받을 수 있다.
제어회로(23)은 커맨드(CMD) 및 어드레스(ADD)에 응답하여 동작 신호(OP_S), 로우 어드레스(RADD), 소스라인 제어신호(SL_S), 페이지 버퍼 제어신호(PB_S), 및 컬럼 어드레스(CADD)를 출력할 수 있다.
전압생성회로(31)는 동작 신호(OP_S)에 응답하여 프로그램 동작, 리드 동작 및 소거 동작에 사용되는 다양한 동작 전압들(Vop)을 생성할 수 있다.
로우 디코더(33)는 로우 어드레스(RADD)에 응답하여 동작 전압들(Vop)을 드레인 셀렉트 라인(DSL), 워드라인(WL) 및 소스 셀렉트 라인(SSL)에 전달할 수 있다.
컬럼 디코더(35)는 컬럼 어드레스(CADD)에 응답하여 입출력 회로(21)로부터 입력된 데이터(DATA)를 페이지 버퍼(37)에 전송하거나, 페이지 버퍼(37)에 저장된 데이터(DATA)를 입출력 회로(21)에 전송할 수 있다. 컬럼 디코더(35)는 컬럼 라인(CL)을 통해 입출력 회로(21)와 데이터(DATA)를 주고 받을 수 있다. 컬럼 디코더(35)는 데이터 라인(DL)을 통해 페이지 버퍼(37)와 데이터(DATA)를 주고 받을 수 있다.
페이지 버퍼(37)는 페이지 버퍼 제어신호(PB_S)에 응답하여 비트라인(BL)을 통해 수신된 데이터(DATA)를 임시로 저장할 수 있다. 페이지 버퍼(37)는 리드 동작 시 비트라인(BL)의 전압 또는 전류를 센싱할 수 있다.
소스라인 드라이버(39)는 소스라인 제어신호(SL_S)에 응답하여 공통소스라인(CSL)에 인가되는 전압을 제어할 수 있다.
반도체 메모리 장치의 집적도 향상을 위해, 메모리 셀 어레이(10)는 주변회로구조(40)에 중첩될 수 있다.
도 2는 본 발명의 실시 예에 따른 메모리 셀 스트링을 나타내는 회로도이다.
도 2를 참조하면, 복수의 메모리 셀 스트링들(CS)은 소스구조(SL)에 병렬로 접속될 수 있다. 소스구조(SL)는 도 1에 도시된 공통소스라인(CSL)을 경유하여 주변회로구조(40)에 접속될 수 있다. 소스구조(SL)는 메모리 셀 스트링(CS)의 채널구조에 접속될 수 있다. 일 실시 예로서, 메모리 셀 스트링(CS)의 채널구조의 전위를 디스차지시키기 위한 동작전압이 소스구조(SL)에 인가될 수 있다.
복수의 메모리 셀 스트링들(CS)은 복수의 비트라인들(BL)에 접속될 수 있다. 복수의 메모리 셀 스트링들(CS)은 복수의 비트라인들(BL)에 의해 개별적으로 제어되는 복수의 열들로 구분될 수 있다. 각각의 비트라인(BL)은 그에 대응하는 열의 메모리 셀 스트링(CS)에 접속될 수 있다. 비트라인(BL)은 그에 대응하는 메모리 셀 스트링(CS)의 채널구조에 접속될 수 있다. 일 실시 예로서, 메모리 셀 스트링(CS)의 채널구조를 프리차지하기 위한 동작전압이 비트라인(BL)에 인가될 수 있다.
각각의 메모리 셀 스트링(CS)은 적어도 하나의 소스 셀렉트 트랜지스터(SST), 복수의 메모리 셀들(MC1 내지 MCn) 및 적어도 하나의 드레인 셀렉트 트랜지스터(DST)를 포함할 수 있다. 복수의 메모리 셀들(MC1 내지 MCn)은 소스 셀렉트 트랜지스터(SST)와 드레인 셀렉트 트랜지스터(DST) 사이에 직렬로 연결될 수 있다. 복수의 메모리 셀들(MC1 내지 MCn)은 소스 셀렉트 트랜지스터(SST)를 경유하여 소스구조(SL)에 접속될 수 있다. 복수의 메모리 셀들(MC1 내지 MCn)은 드레인 셀렉트 트랜지스터(DST)를 경유하여 그에 대응하는 비트라인(BL)에 접속될 수 있다.
각각의 메모리 셀 스트링(CS)은 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인(DSL1, DSL2, DSL3 또는 DSL4)에 접속될 수 있다. 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL1 내지 WLn) 및 드레인 셀렉트 라인(DSL1, DSL2, DSL3 또는 DSL4)에 인가되는 게이트 전압들에 의해 메모리 셀 스트링(CS)의 동작이 제어될 수 있다.
복수의 워드라인들(WL1 내지 WLn) 각각에 복수의 메모리 셀 스트링(CS)이 접속될 수 있다. 복수의 워드라인들(WL1 내지 WLn) 각각에 공통으로 접속된 복수의 메모리 셀 스트링들(CS)은 서로 분리된 드레인 셀렉트 라인들에 의해 개별적으로 제어될 수 있다. 일 실시 예로서, 서로 분리된 제1 드레인 셀렉트 라인(DSL1), 제2 드레인 셀렉트 라인(DSL2), 제3 드레인 셀렉트 라인(DSL3) 및 제4 드레인 셀렉트 라인(DSL4)은 서로 다른 제1 내지 제4 메모리 셀 스트링들에 개별적으로 접속될 수 있다. 복수의 워드라인들(WL1 내지 WLn) 각각은 제1 내지 제4 메모리 셀 스트링들에 공통으로 접속될 수 있다. 제1 내지 제4 메모리 셀 스트링들은 동일한 비트라인(BL)에 의해 제어될 수 있다. 동일한 비트라인(BL)에 접속된 제1 내지 제4 메모리 셀 스트링은 제1 내지 제4 드레인 셀렉트 라인들(DSL1 내지 DSL4)에 의해 개별적으로 제어될 수 있다. 소스 셀렉트 라인(SSL)은 복수의 워드라인들(WL1 내지 WLn)과 유사하게 제1 내지 제4 메모리 셀 스트링에 공통으로 접속될 수 있다. 본 발명의 실시 예는 상술한 바에 제한되지 않으며, 제1 내지 제4 메모리 셀 스트링과 소스 셀렉트 라인(SSL)의 접속구조는 다양하게 설계될 수 있다.
도 3a 및 도 3b는 본 발명의 실시 예들에 따른 주변회로구조, 메모리 셀 어레이, 복수의 비트라인들, 및 소스구조의 배열을 개략적으로 나타내는 도면들이다.
도 3a 및 도 3b를 참조하면, 주변회로구조(40)는 서로 다른 제1 방향(D1) 및 제2 방향(D2)으로 연장된 기판에 배치될 수 있다. 제1 방향(D1) 및 제2 방향(D2)은 서로 교차하는 축들이 향하는 방향들로 정의될 수 있다. 일 실시 예로서, 제1 방향(D1)은 XYZ좌표계의 X축 방향일 수 있고, 제2 방향(D2)은 XYZ좌표계의 Y축 방향일 수 있다.
소스구조(SL), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)은 주변회로구조(40)에 중첩될 수 있다. 메모리 셀 어레이(10)는 소스구조(SL)과 복수의 비트라인들(BL) 사이에 배치될 수 있다. 소스구조(SL)는 메모리 셀 어레이(10)를 향하는 표면(SU)을 가질 수 있다. 소스구조(SL)의 표면은 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다.
메모리 셀 어레이(10) 및 복수의 비트라인들(BL)은 소스구조(SL)의 표면(SU)에 교차되는 제3 방향(D3)으로 배치될 수 있다. 일 실시 예로서, 제3 방향(D3)은 XYZ좌표계의 Z축이 향하는 방향일 수 있다.
메모리 셀 어레이(10)는 주변회로구조(40)에 중첩될 수 있고, 메모리 셀 어레이(10)와 주변회로구조(40) 사이의 구성들은 다양하게 설계될 수 있다. 일 실시 예로서, 도 3a에 도시된 바와 같이, 메모리 셀 어레이(10)는 소스구조(SL)를 사이에 두고 주변회로구조(40)에 중첩될 수 있다. 이 경우, 주변회로구조(40)와 소스구조(SL) 사이에 인터커넥션(미도시)이 배치될 수 있다. 일 실시 예로서, 도 3b에 도시된 바와 같이, 메모리 셀 어레이(10)는 복수의 비트라인들(BL)을 사이에 두고 주변회로구조(40)에 중첩될 수 있다. 이 경우, 주변회로구조(40)와 복수의 비트라인들(BL) 사이에 인터커넥션(미도시)이 배치될 수 있다.
도면에 도시되진 않았으나, 도 3a 및 도 3b를 참조하여 설명한 인터커넥션은 주변회로구조(40)를 메모리 셀 어레이(10), 복수의 비트라인들(BL) 및 소스구조(SL)에 전기적으로 연결하기 위한 복수의 도전패턴들을 포함할 수 있다.
도 3a 및 도 3b에 도시된 주변회로구조(40), 메모리 셀 어레이(10), 복수의 비트라인들(BL) 및 소스구조(SL)의 형성공정은 다양한 방식으로 수행될 수 있다. 도 3a를 참조하면, 일 실시 예로서, 소스구조(SL), 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)을 형성하기 위한 공정은 주변회로구조(40) 상에서 수행될 수 있다. 도 3b를 참조하면, 일 실시 예로서, 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)를 형성하기 위한 공정은 주변회로구조(40)를 형성하기 위한 공정과 별도로 수행될 수 있다. 이 경우, 메모리 셀 어레이(10) 및 복수의 비트라인들(BL)은 본딩공정에 의해 주변회로구조(40)에 접속될 수 있으며, 소스구조(SL)는 본딩공정 이후 형성될 수 있다.
도 4는 본 발명의 실시 예에 따른 반도체 메모리 장치를 나타내는 평면도이다.
도 4를 참조하면, 반도체 메모리 장치의 메모리 셀 어레이는 복수의 게이트 적층체들(GST) 및 각각의 게이트 적층체(GST)를 관통하는 복수의 셀 플러그들(CP)을 포함할 수 있다. 반도체 메모리 장치의 복수의 비트라인들(BL)은 복수의 셀 플러그들(CP)에 중첩될 수 있다. 복수의 셀 플러그들(CP)은 복수의 콘택 플러그들(CT)을 경유하여 복수의 비트라인들(BL)에 연결될 수 있다.
복수의 게이트 적층체들(GST)은 제2 방향(D2)으로 이격될 수 있다. 서로 이웃한 게이트 적층체들(GST) 사이에 수직구조(VS)가 배치될 수 있다. 수직구조(VS)는 제1 방향(D1)을 따라 정의된 폭, 제2 방향(D2)을 따라 정의된 길이 및 제3 방향(D3)을 따라 정의된 높이를 가질 수 있다.
각각의 게이트 적층체(GST)는 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL1 내지 WLn) 및 2개 이상의 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 복수의 워드라인들(WL1 내지 WLn)은 제3 방향(D3)으로 소스 셀렉트 라인(SSL)으로부터 이격되어 배치될 수 있다. 복수의 워드라인들(WL1 내지 WLn)은 제3 방향(D3)으로 서로 이격되어 배치될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL)은 복수의 워드라인들(WL1 내지 WLn)로부터 제3 방향(D3)으로 이격되어 배치될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL)은 절연구조(151)를 사이에 두고 서로 이격될 수 있다. 2개 이상의 드레인 셀렉트 라인들(DSL)은 제1 방향(D1)으로 서로 이웃할 수 있다.
복수의 워드라인들(WL1 내지 WLn) 각각은 2개 이상의 드레인 셀렉트 라인들(DSL)에 중첩될 수 있다. 이를 위해, 복수의 워드라인들(WL1 내지 WLn)은 제1 방향(D1)으로 각각의 드레인 셀렉트 라인(DSL)보다 넓은 폭으로 형성될 수 있다. 일 실시 예로서, 게이트 적층체(GST)는 복수의 워드라인들(WL1 내지 WLn) 및 복수의 워드라인들(WL1 내지 WLn)에 중첩된 제1 내지 제4 드레인 셀렉트 라인들(DSL1 내지 DSL4)을 포함할 수 있다. 제1 내지 제4 드레인 셀렉트 라인들(DSL1 내지 DSL4)은 제1 방향(D1)으로 서로 이격되어 배치될 수 있다. 복수의 워드라인들(WL1 내지 WLn) 각각은 제1 내지 제4 드레인 셀렉트 라인들(DSL1 내지 DSL4)에 중첩되도록 제1 방향(D1)으로 연속적으로 연장될 수 있다.
절연구조(151)는 제1 방향(D1)으로 이웃한 제1 드레인 셀렉트 라인(DSL1)과 제2 드레인 셀렉트 라인(DSL2) 사이, 제1 방향(D1)으로 이웃한 제2 드레인 셀렉트 라인(DSL2)과 제3 드레인 셀렉트 라인(DSL3) 사이 및 제1 방향(D1)으로 이웃한 제3 드레인 셀렉트 라인(DSL3)과 제4 드레인 셀렉트 라인(DSL4) 사이에 배치될 수 있다. 절연구조(151)는 제1 방향(D1)을 따라 정의된 폭, 제2 방향(D2)을 따라 정의된 길이 및 제3 방향(D3)을 따라 정의된 높이를 가질 수 있다.
소스 셀렉트 라인(SSL)은 복수의 워드라인들(WL1 내지 WLn)에 나란하게 연장될 수 있다. 일 실시 예로서, 소스 셀렉트 라인(SSL)은 제1 내지 제4 드레인 셀렉트 라인들(DSL1 내지 DSL4)에 중첩되도록 제1 방향(D1)으로 연속적으로 연장될 수 있다.
복수의 비트라인들(BL)은 제1 내지 제4 드레인 셀렉트 라인들(DSL1 내지 DSL4)에 교차되는 방향으로 연장될 수 있다. 일 실시 예로서, 복수의 비트라인들(BL)은 제1 방향(D1)으로 연장될 수 있다.
복수의 셀 플러그들(CP)은 제3 방향(D3)으로 연장될 수 있다. 복수의 셀 플러그들(CP)은 소스 셀렉트 라인(SSL) 및 복수의 워드라인들(WL1 내지 WLn) 각각으로 둘러싸일 수 있다. 제1 내지 제4 드레인 셀렉트 라인들(DSL1 내지 DSL4) 각각은 그에 대응하는 셀 플러그(CP)에 의해 관통될 수 있다. 절연구조(151)는 복수의 셀 플러그들(CP) 중 일부에 중첩될 수 있다.
복수의 셀 플러그들(CP)은 복수의 비트라인들(BL)이 연장된 방향을 따라 이격된 복수의 열들 및 복수의 비트라인들(BL)에 교차되는 방향을 따라 이격된 복수의 행들에 배열될 수 있다. 일 실시 예로서, 복수의 셀 플러그들(CP)의 각 열은 제1 방향(D1)을 따라 일렬로 배열된 셀 플러그들로 구성될 수 있고, 복수의 셀 플러그들(CP)의 각 행은 제2 방향(D2)을 따라 일렬로 배열된 셀 플러그들로 구성될 수 있다. 복수의 셀 플러그들(CP)은 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격되어 배치될 수 있다.
각각의 셀 플러그(CP)에 적어도 4개의 비트라인들(BL)이 중첩될 수 있다. 이로써, 도 4에 도시된 비트라인들(BL)간 간격 및 각각의 비트라인(BL)의 폭이 공정의 제약에 따른 최소 임계치수로 형성되더라도, 셀 플러그(CP)를 위한 홀의 폭을 최소 임계치수 이상으로 형성할 수 있으므로, 홀을 형성하기 위한 식각공정의 안정성을 확보할 수 있다. 일 실시 예로서, 셀 플러그(CP)는 4개의 비트라인(BL)에 의해 중첩되도록 제2 방향(D2)으로 연장될 수 있다.
각각의 드레인 셀렉트 라인(DSL)을 관통하고, 비트라인(BL)의 연장방향(예를 들어, 제1 방향(D1))으로 일렬로 배열되는 셀 플러그들(CP)의 개수는 각 셀 플러그(CP)에 중첩된 비트라인들(BL)의 개수만큼인 적어도 4개일 수 있다. 이러한 본 발명의 실시 예에 따르면, 동일한 드레인 셀렉트 라인(DSL)에 의해 제어되고 제1 방향(D1)으로 일렬로 배열된 셀 플러그들(CP)의 개수가 각 셀 플러그(CP)에 중첩된 비트라인들(BL)의 개수보다 적은 경우에 비해 주변회로구조에 할애되는 면적을 줄일 수 있다. 예를 들어, 동일한 드레인 셀렉트 라인(DSL)에 의해 제어되고 제1 방향(D1)으로 일렬로 배열된 셀 플러그들(CP)의 개수가 각 셀 플러그(CP)에 중첩된 비트라인들(BL)의 개수보다 적은 경우, 본 발명의 실시 예에 비해 복수의 드레인 셀렉트 라인들(DSL)을 제어하기 위한 로우 디코더(도 1에 도시된 33)에 할애되는 면적이 증가될 수 있다. 또한, 본 발명의 실시 예에 따르면, 동일한 드레인 셀렉트 라인(DSL)에 의해 제어되고 제1 방향(D1)으로 일렬로 배열된 셀 플러그들(CP)의 개수가 각 셀 플러그(CP)에 중첩된 비트라인들(BL)의 개수보다 많은 경우에 비해 셀 플러그(CP)와 이에 대응하는 비트라인(BL)의 연결구조를 단순화할 수 있다.
복수의 콘택 플러그들(CT)은 복수의 셀 플러그들(CP)에 각각 연결될 수 있다. 복수의 셀 플러그들(CP)은 복수의 콘택 플러그들(CT)에 의해 복수의 비트라인들(BL)에 각각 전기적으로 연결될 수 있다. 일 실시 예로서, 동일한 드레인 셀렉트 라인(DSL)에 의해 제어되로 동일한 열에 배치된 4개의 셀 플러그들(CP)은 4개의 콘택 플러그들(CT)을 통해 4개의 셀 플러그들(CP) 각각에 중첩된 4개의 비트라인들(BL)에 각각 연결될 수 있다. 이로써, 동일한 드레인 셀렉트 라인(DSL)에 의해 제어되는 4개의 셀 플러그들(CP)이 4개의 비트라인들(BL)을 통해 개별적으로 제어될 수 있다.
도 5는 도 4에 도시된 선 I-I' 및 선 Ⅱ-Ⅱ'를 따라 절취한 반도체 메모리 장치의 단면을 나타낸다.
도 5를 참조하면, 반도체 메모리 장치의 게이트 적층체(GST)는 소스구조(SL) 상에 배치될 수 있다. 소스구조(SL)는 도전물로 구성될 수 있다. 소스구조(SL)는 도전형 불순물을 포함하는 적어도 한층의 도프트 반도체막을 포함할 수 있다. 일 실시 예로서, 소스구조(SL)는 제3 방향(D3)으로 적층된 제1 소스막(101), 제2 소스막(103) 및 제3 소스막(105)을 포함할 수 있다. 제1 소스막(101)은 도프트 반도체막을 포함하거나, 금속막 및 도프트 반도체막의 적층구조를 포함할 수 있다. 제1 소스막(101)의 도프트 반도체막은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다. 제2 소스막(103)은 n형 도프트 반도체막을 포함할 수 있다. 제3 소스막(105)은 n형 도프트 반도체막을 포함할 수 있다. 제3 소스막(105)은 생략될 수 있으며, 이 경우, 게이트 적층체(GST)의 층간 절연막들(111) 중 최하층 층간 절연막은 제2 소스막(103)에 접촉될 수 있다.
수직구조(VS)는 게이트 적층체(GST)의 측벽을 따라 제3 방향(D3)으로 연장될 수 있다. 수직구조(VS)는 제3 소스막(105)을 관통하도록 연장될 수 있다. 일 실시 예로서, 수직구조(VS)는 측벽 절연막(141) 및 도전성 소스콘택구조(143)를 포함할 수 있다. 도전성 소스콘택구조(143)는 제2 소스막(103)에 접촉됨으로써, 소스구조(SL)에 전기적으로 연결될 수 있다. 도전성 소스콘택구조(143)는 제2 소스막(103)으로부터 제3 방향(D3)으로 연장될 수 있다. 측벽 절연막(141)은 도전성 소스콘택구조(143)와 게이트 적층체(GST) 사이에 배치됨으로써, 도전성 소스콘택구조(143)를 복수의 도전패턴들(113)로부터 절연시킬 수 있다. 측벽 절연막(141)은 제3 소스막(105)과 도전성 소스콘택구조(143) 사이로 연장될 수 있다. 도면에 도시되진 않았으나, 일 실시 예로서, 수직구조(VS)는 서로 이웃한 게이트 적층체들(GST) 사이의 공간을 채우는 절연물로 구성될 수 있다.
각각의 비트라인(BL)은 도전물로 구성될 수 있다. 비트라인(BL)은 비트라인(BL)과 게이트 적층체(GST) 사이에 배치된 적어도 한층의 절연막에 의해 게이트 적층체(GST)로부터 제3 방향(D3)으로 이격될 수 있다. 일 실시 예로서, 제1 절연막(131) 및 제2 절연막(161)이 게이트 적층체(GST)와 비트라인(BL) 사이에 배치될 수 있다.
게이트 적층체(GST)는 제3 방향(D3)으로 교대로 적층된 복수의 층간 절연막들(111) 및 복수의 도전패턴들(113)을 포함할 수 있다. 복수의 도전패턴들(113)은 적어도 한층의 소스 셀렉트 라인(SSL), 복수의 워드라인들(WL1 내지 WLn) 및 적어도 한층에 배치된 2개 이상의 드레인 셀렉트 라인들(DSL)을 포함할 수 있다. 소스 셀렉트 라인(SSL)은 제3 방향(D3)으로 소스구조(SL)로부터 이격될 수 있다. 드레인 셀렉트 라인(DSL)은 소스 셀렉트 라인(SSL)으로부터 제3 방향(D3)으로 이격될 수 있다. 복수의 워드라인들(WL1 내지 WLn)은 소스 셀렉트 라인(SSL)과 드레인 셀렉트 라인(DSL) 사이에 배치될 수 있고, 제3 방향(D3)으로 서로 이격될 수 있다.
복수의 워드라인들(WL1 내지 WLn)에 절연구조(151)가 중첩될 수 있다. 절연구조(151)는 도 4에 도시된 바와 같이 제1 방향(D1)으로 이웃한 드레인 셀렉트 라인들(DSL) 사이에 배치될 수 있다. 절연구조(151)는 제1 절연막(131)을 관통하도록 연장될 수 있다.
복수의 셀 플러그들(CP)은 게이트 적층체(GST)를 관통할 뿐 아니라, 제3 소스막(105) 및 제2 소스막(103)을 관통할 수 있다. 복수의 셀 플러그들(CP)은 제1 소스막(101) 내부로 연장될 수 있다. 복수의 셀 플러그들(CP)은 게이트 적층체(GST)보다 제3 방향(D3)으로 돌출될 수 있다. 게이트 적층체(GST)보다 돌출된 복수의 셀 플러그들(CP)의 상단은 제1 절연막(131)으로 덮일 수 있다.
각각의 셀 플러그(CP)는 채널구조(CH), 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 포함할 수 있다.
채널구조(CH)는 게이트 적층체(GST)를 관통할 뿐 아니라, 제3 소스막(105) 및 제2 소스막(103)을 관통할 수 있다. 채널구조(CH)는 제1 소스막(101)의 내부 및 제1 절연막(131)의 내부로 연장될 수 있다. 채널구조(CH)는 채널막(121), 코어 절연막(123) 및 도프트 반도체막(125)을 포함할 수 있다. 코어 절연막(123) 및 도프트 반도체막(125)은 채널구조(CH)의 중심영역에 배치될 수 있고, 제3 방향(D3)으로 적층될 수 있다. 도프트 반도체막(125)은 도전형 불순물을 포함할 수 있다. 일 실시 예로서, 도프트 반도체막(125)은 n형 불순물을 포함할 수 있다. 채널막(121)은 도프트 반도체막(125)의 측벽을 감쌀 수 있고, 코어 절연막(123)의 측벽을 감싸도록 연장될 수 있다. 채널막(121)은 코어 절연막(123)의 바닥면을 따라 연장될 수 있다. 채널막(121)은 실리콘, 게르마늄등의 반도체 물질로 구성될 수 있다.
터널 절연막(TI)은 채널구조(CH)의 측벽 및 바닥면을 따라 연장될 수 있다. 데이터 저장막(DS)은 터널 절연막(TI)의 측벽 및 바닥면을 따라 연장될 수 있다. 블로킹 절연막(BI)을 데이터 저장막(DS)의 측벽 및 바닥면을 따라 연장될 수 있다. 데이터 저장막(DS)은 파울러 노드 하임 터널링을 이용하여 변경되는 데이터를 저장할 수 있는 물질을 포함할 수 있다. 일 실시 예로서, 데이터 저장막(DS)은 전하 트랩이 가능한 질화막으로 형성될 수 있다. 본 발명의 실시 예는 이에 제한되지 않으며, 데이터 저장막(DS)은 나노 닷, 가변저항막 등으로 구성될 수 있다. 블로킹 절연막은 전하 차단이 가능한 산화물을 포함할 수 있고, 터널 절연막은 전하 터널링이 가능한 실리콘 산화물을 포함할 수 있다.
제2 소스막(103)은 채널구조(CH)의 채널막(121)에 접촉되도록 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)을 관통할 수 있다. 이에 따라, 터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)은 제2 소스막(103)에 의해 제1 메모리 패턴(ML1) 및 제2 메모리 패턴(ML2)으로 분리될 수 있다. 제1 메모리 패턴(ML1)은 채널구조(CH)와 게이트 적층체(GST) 사이에 배치될 수 있고, 채널구조(CH)와 제3 소스막(105) 사이로 연장될 수 있다. 제2 메모리 패턴(ML2)은 채널구조(CH)와 제1 소스막(101) 사이에 배치될 수 있다.
복수의 셀 플러그들(CP)은 적어도 2개의 그룹들로 분리될 수 있다. 각 그룹은 제1 방향(D1)을 따라 일렬로 배열된 적어도 4개의 채널구조들(CH)을 포함할 수 있다. 각 그룹의 셀 플러그들(CP)는 절연구조(151)에 인접한 에지 셀 플러그(CP_EG)를 포함할 수 있다. 절연구조(151)는 에지 셀 플러그(CP_EG)에 중첩된 부분을 포함할 수 있다. 일 실시 예로서, 에지 셀 플러그(CP_EG)의 채널구조(CH)는 제3 방향(D3)으로 절연구조(151)에 의해 중첩된 제1 영역(AR1) 및 제1 영역(AR1)으로부터 동일 그룹의 다른 셀 플러그(CP)를 향해 연장된 제2 영역(AR2)을 포함할 수 있다. 에지 셀 플러그(CP_EG)의 채널구조(CH)는 제1 영역(AR1)에서 제2 영역(AR2)보다 제3 방향(D3)으로 짧게 형성될 수 있다. 에지 셀 플러그(CP_EG)의 채널구조(CH)는 제2 영역(AR2)에서 절연구조(151)의 측벽을 따라 제3 방향(D3)으로 연장될 수 있다.
제1 절연막(131)은 수직구조(VS)에 의해 관통될 수 있다. 제2 절연막(161)은 제1 절연막(131) 및 수직구조(VS)를 덮을 수 있다. 비트라인(BL)은 제2 절연막(161)에 의해 도전성 소스콘택구조(143)로부터 절연될 수 있다. 비트라인(BL)은 콘택 플러그(CT)를 통해 그에 대응하는 셀 플러그(CP)의 채널구조(CH)에 연결될 수 있다. 콘택 플러그(CT)는 도전물로 구성될 수 있다.
소스구조(SL)와 채널구조(CH)간 접촉구조는 도 5에 도시된 바로 제한되지 않는다.
도 6은 본 발명의 실시 예에 따른 소스구조와 채널구조를 나타내는 단면도이다. 이하, 도 4와 동일한 구성에 대한 중복된 설명은 생략한다.
도 6을 참조하면, 소스구조(SL)는 도프트 반도체막(200)을 포함할 수 있다. 도프트 반도체막(200)은 n형 불순물 및 p형 불순물 중 적어도 하나를 포함할 수 있다.
채널구조(CH)는 층간 절연막(111) 및 소스 셀렉트 라인(SSL)을 관통할 수 있다. 채널구조(CH)의 채널막(121)은 코어 절연막(123)의 측벽 및 바닥면을 따라 연장될 수 있다. 코어 절연막(123)의 바닥면을 따라 연장된 채널막(121)의 수평부(HP)는 도프트 반도체막(200)에 접촉될 수 있다.
터널 절연막(TI), 데이터 저장막(DS) 및 블로킹 절연막(BI)은 채널구조(CH)의 측벽을 따라 연장된 메모리막(ML)을 구성할 수 있다.
도 7은 도 4에 도시된 반도체 메모리 장치의 일부를 확대하여 나타내는 평면도이다.
도 5에 도시된 바와 같이, 도 4에 도시된 복수의 셀 플러그들(CP)은 복수의 채널구조들(CH)을 포함할 수 있다. 도 5에 도시된 복수의 채널구조들(CH)은 도 4를 참조하여 설명한 복수의 셀 플러그들(CP)의 배열규칙을 따라 배열될 수 있다.
도 7은 도 4에 도시된 복수의 셀 플러그들(CP)에 대응하는 복수의 채널구조들 중 제1 열의 제1 내지 제8 채널구조들(CH11 내지 CH18) 및 제2 열의 제1 내지 제8 채널구조들(CH21 내지 CH28)을 나타낸다.
도 7을 참조하면, 제1 열의 제1 내지 제8 채널구조들(CH11 내지 CH18)은 제1 방향(D1)으로 서로 이격되어 일렬로 배치될 수 있다. 제1 열의 제1 내지 제8 채널구조들(CH11 내지 CH18)은 제1 방향(D1)으로 실질적으로 일정한 간격으로 이격될 수 있다. 제2 열의 제1 내지 제8 채널구조들(CH21 내지 CH28)은 제1 방향(D1)으로 서로 이격되어 일렬로 배치될 수 있다. 제2 열의 제1 내지 제8 채널구조들(CH21 내지 CH28)은 제1 방향(D1)으로 실질적으로 일정한 간격으로 이격될 수 있다. 제1 열의 제1 내지 제8 채널구조들(CH11 내지 CH18)은 제2 열의 제1 내지 제8 채널구조들(CH21 내지 CH28)로부터 제2 방향(D2)으로 이격되어 제2 열의 제1 내지 제8 채널구조들(CH21 내지 CH28)에 이웃할 수 있다.
도 4에 도시된 복수의 비트라인들(BL)은 제1 그룹의 제1 내지 제4 비트라인들(BL11 내지 BL14) 및 제2 그룹의 제1 내지 제4 비트라인들(BL21 내지 BL24)을 포함할 수 있다. 제1 그룹의 제1 내지 제4 비트라인들(BL11 내지 BL14)은 제1 열의 제1 내지 제8 채널구조들(CH11 내지 CH18) 각각에 중첩될 수 있다. 제1 그룹의 제1 내지 제4 비트라인들(BL11 내지 BL14)은 제2 방향(D2)으로 이격될 수 있고, 제1 방향(D1)으로 연장될 수 있다. 제2 그룹의 제1 내지 제4 비트라인들(BL21 내지 BL24)은 제2 열의 제1 내지 제8 채널구조들(CH21 내지 CH28) 각각에 중첩될 수 있다. 제2 그룹의 제1 내지 제4 비트라인들(BL21 내지 BL24)은 제2 방향(D2)으로 이격될 수 있고, 제1 방향(D1)으로 연장될 수 있다. 제1 그룹의 제1 내지 제4 비트라인들(BL11 내지 BL14)은 제2 그룹의 제1 내지 제4 비트라인들(BL21 내지 BL24)로부터 제2 방향(D2) 방향으로 이격되어 배치될 수 있다.
상술한 배열에 따르면, 제1 그룹의 제1 내지 제4 비트라인들(BL11 내지 BL14)은 제2 열의 제1 내지 제8 채널구조들(CH21 내지 CH28)에 비중첩될 수 있고, 제2 그룹의 제1 내지 제4 비트라인들(BL21 내지 BL24)은 제1 열의 제1 내지 제8 채널구조들(CH11 내지 CH18)에 비중첩될 수 있다.
제2 열의 제1 내지 제8 채널구조들(CH21 내지 CH28)은 제1 열의 제1 내지 제8 채널구조들(CH11 내지 CH18)로부터 제1 그룹의 제1 내지 제4 비트라인들(BL11 내지 BL14) 및 제2 그룹의 제1 내지 제4 비트라인들(BL21 내지 BL24)에 대해 사선방향(D4)으로 변위된 위치에 배치될 수 있다. 예를 들어, 제2 열의 제1 채널구조(CH21)의 중심점(P2)은 제1 열의 제1 채널구조(CH11)의 중심점(P1)으로부터 사선방향(D4)으로 변위된 위치에 배치될 수 있다.
제1 그룹의 제1 내지 제4 비트라인들(BL11 내지 BL14) 및 제2 그룹의 제1 내지 제4 비트라인들(BL21 내지 BL24)은 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)으로부터 제3 방향(D3)으로 이격되어 배치될 수 있다.
제2 드레인 셀렉트 라인(DSL2)은 제1 드레인 셀렉트 라인(DSL1)으로부터 제1 방향(D1)으로 이격될 수 있다. 제1 드레인 셀렉트 라인(DSL1)과 제2 드레인 셀렉트 라인(DSL2)은 이들 사이에 배치된 절연구조(151)에 의해 상호 전기적으로 분리될 수 있다.
제1 드레인 셀렉트 라인(DSL1)은 제1 열의 제1 내지 제4 채널구조들(CH11 내지 CH14)과 제2 열의 제1 내지 제4 채널구조들(CH21 내지 CH24)에 의해 관통될 수 있다.
제1 열의 제5 내지 제8 채널구조들(CH15 내지 CH18)은 제1 열의 제1 내지 제4 채널구조들(CH11 내지 CH14)에 제1 방향(D1)으로 이웃할 수 있고, 제2 열의 제5 내지 제8 채널구조들(CH25 내지 CH28)은 제2 열의 제1 내지 제4 채널구조들(CH21 내지 CH24)에 제1 방향(D1)으로 이웃할 수 있다. 제2 드레인 셀레트 라인(DSL2)은 제1 열의 제5 내지 제8 채널구조들(CH15 내지 CH18)과 제2 열의 제5 내지 제8 채널구조들(CH25 내지 CH28)에 의해 관통될 수 있다.
제1 열의 제4 채널구조(CH14)와 제1 열의 제5 채널구조(CH15)는 절연구조(151)를 사이에 두고 서로 이웃할 수 있다. 제1 열의 제4 채널구조(CH14)는 절연구조(151)에 의해 중첩된 제1 영역(AR1)과 제1 영역(AR1)으로부터 제1 열의 제5 채널구조(CH15)로부터 멀어지는 방향으로 연장된 제2 영역(AR2)을 포함할 수 있다. 제1 열의 제5 채널구조(CH15)는 절연구조(151)로부터 제1 방향(D1)으로 이격될 수 있다.
제2 열의 제4 채널구조(CH24)와 제2 열의 제5 채널구조(CH25)는 절연구조(151)를 사이에 두고 서로 이웃할 수 있다. 절연구조(151)는 제2 열의 제4 채널구조(CH24)로부터 제1 방향(D1)으로 이격될 수 있다. 제2 열의 제5 채널구조(CH25)는 절연구조(151)에 의해 중첩된 제1 영역(AR1)과 제1 영역(AR1)으로부터 제2 열의 제4 채널구조(CH24)로부터 멀어지는 방향으로 연장된 제2 영역(AR2)을 포함할 수 있다.
제1 열의 제4 채널구조(CH14) 및 제2 열의 제5 채널구조(CH25)은 도 5에 도시된 바와 같이, 제1 영역(AR1)에서 제2 영역(AR2)보다 제3 방향(D3)으로 짧게 형성될 수 있다. 제1 열의 제4 채널구조(CH14) 및 제2 열의 제5 채널구조(CH25)은 도 5에 도시된 바와 같이, 제2 영역(AR2)에서 절연구조(151)의 측벽을 따라 제3 방향(D3)으로 연장될 수 있다.
제1 열의 제1 내지 제8 채널구조들(CH11 내지 CH18)은 제2 열의 제1 내지 제8 채널구조들(CH21 내지 CH28)은 소스 셀렉트 라인(SSL) 및 복수의 워드라인들(WL1 내지 WLn)을 관통하도록 제3 방향(D3)으로 연장될 수 있다. 소스 셀렉트 라인(SSL) 및 복수의 워드라인들(WL1 내지 WLn) 각각은 제1 열의 제1 내지 제4 채널구조들(CH11 내지 CH14)과 제2 열의 제1 내지 제4 채널구조들(CH21 내지 CH24)을 감쌀뿐 아니라, 제1 열의 제5 내지 제8 채널구조들(CH15 내지 CH18) 및 제2 열의 제5 내지 제8 채널구조들(CH25 내지 CH28)을 감싸도록 제1 방향(D1)으로 연속적으로 연장될 수 있다.
제1 열의 제1 내지 제4 채널구조들(CH11 내지 CH14)은 제1 그룹의 제1 내지 제4 콘택 플러그들(CT11 내지 CT14)을 통해 제1 그룹의 제1 내지 제4 비트라인들(BL11 내지 BL14)에 각각 연결될 수 있다. 제1 열의 제5 내지 제8 채널구조들(CH15 내지 CH18)은 제1 그룹의 제5 내지 제8 콘택 플러그들(CT15 내지 CT18)을 통해 제1 그룹의 제1 내지 제4 비트라인들(BL11 내지 BL14)에 각각 연결될 수 있다.
제2 열의 제1 내지 제4 채널구조들(CH21 내지 CH24)은 제2 그룹의 제1 내지 제4 콘택 플러그들(CT21 내지 CT24)을 통해 제2 그룹의 제1 내지 제4 비트라인들(BL21 내지 BL24)에 각각 연결될 수 있다. 제2 열의 제5 내지 제8 채널구조들(CH25 내지 CH28)은 제2 그룹의 제5 내지 제8 콘택 플러그들(CT25 내지 CT28)을 통해 제2 그룹의 제1 내지 제4 비트라인들(BL21 내지 BL24)에 각각 연결될 수 있다.
도 8은 도 4에 도시된 반도체 메모리 장치의 일부를 나타내는 사시도이다.
도 8을 참조하면, 수직구조(VS) 양측에 게이트 적층체들(GST)이 배치될 수 있다. 각각의 게이트 적층체(GST)는 제3 방향(D3)으로 교대로 배치된 복수의 층간 절연막들(111) 및 복수의 도전패턴들(113)을 포함할 수 있다. 수직구조(VS)의 도전성 소스콘택구조(143)는 측벽 절연막(141)에 의해 복수의 도전패턴들(113)과 전기적으로 분리될 수 있다.
복수의 도전패턴들(113)은 소스 셀렉트 라인(SSL), 소스 셀렉트 라인(SSL)으로부터 제3 방향(D3)으로 이격되어 배치된 복수의 워드라인들(WL1 내지 WLn) 및 복수의 워드라인들(WL1 내지 WLn)로부터 제3 방향(D3)으로 이격되어 배치된 제1 드레인 셀렉트 라인(DSL1) 및 제2 드레인 셀렉트 라인(DSL2)을 포함할 수 있다.
절연구조(151)는 게이트 적층체(GST)의 제1 드레인 셀렉트 라인(DSL1)과 제2 드레인 셀렉트 라인(DSL2) 사이로 연장될 수 있다. 절연구조(151)의 깊이는 소스 셀렉트 라인(SSL) 및 복수의 워드라인들(WL1 내지 WLn)을 관통하지 않도록 제어될 수 있다.
복수의 셀 플러그들(CP)은 게이트 적층체(GST) 내에서 제1 방향(D1) 및 제2 방향(D2)으로 서로 이격될 수 있다. 복수의 셀 플러그들(CP) 중 일부는 절연구조(151)에 중첩된 영역을 포함할 수 있다.
이하, 본 발명의 일 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명한다.
도 9은 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 평면도이다.
도 9를 참조하면, 기판, 다층막, 소스구조, 주변회로구조 등을 포함하는 하부구조(미도시) 상에 예비 적층체(PST)를 형성할 수 있다. 예비 적층체(PST)는 서로 다른 제1 방향(D1) 및 제2 방향(D2)으로 연장될 수 있다. 예비 적층체(PST)는 제1 방향(D1)으로 서로 이격된 복수의 셀 어레이 영역들을 포함할 수 있다. 일 실시 예로서, 예비 적층체(PST)는 서로 이격된 제1 내지 제3 셀 어레이 영역들(CR1 내지 CR3)을 포함할 수 있다. 제1 셀 어레이 영역(CR1)은 제1 셀 어레이 영역(CR1)은 제2 셀 어레이 영역(CR2) 및 제3 셀 어레이 영역(CR3) 사이에 배치될 수 있다. 제1 셀 어레이 영역(CR1)은 제2 셀 어레이 영역(CR2)으로부터 제1 방향(D1)으로 이격될 수 있고, 제3 셀 어레이 영역(CR3)은 제1 셀 어레이 영역(CR1)으로부터 제1 방향(D1)으로 이격될 수 있다.
이어서, 제1 내지 제3 셀 어레이 영역들(CR1 내지 CR3) 각각에서 예비 적층체(PST)를 관통하는 복수의 셀 플러그들(CP)을 형성할 수 있다. 복수의 셀 플러그들(CP)은 제1 방향(D1) 및 제2 방향(D2)으로 이격되어 배열될 수 있다. 복수의 셀 플러그들(CP)은 도 4 및 도 5를 참조하여 설명한 배열규칙에 맞추어 예비 적층체(PST)를 관통할 수 있다.
도 10a 내지 도 10e는 본 발명의 실시 예에 따른 반도체 메모리 장치의 제조방법을 설명하기 위한 사시도들이다.
도 10a는 도 9에 도시된 예비 적층체(PST)의 일부를 나타내는 사시도이다.
도 10a를 참조하면, 예비 적층체(PST)는 제3 방향(D3)으로 교대로 적층된 복수의 제1 물질막들 및 복수의 제2 물질막들을 포함할 수 있다. 복수의 제2 물질막들은 복수의 제1 물질막들에 대한 식각 선택비를 갖는 물질로 구성될 수 있다. 일 실시 예로서, 복수의 제1 물질막들은 복수의 층간 절연막들(111)로 구성될 수 있고, 복수의 제2 물질막들은 복수의 층간 절연막들(111)에 대해 1보다 큰 식각 선택비를 갖는 복수의 희생막들(213)로 구성될 수 있다. 예를 들어, 복수의 층간 절연막들(111)은 실리콘 산화물 등의 산화물로 구성될 수 있고, 복수의 희생막들(213)은 실리콘 질화물등의 질화물로 구성될 수 있다. 본 발명의 실시 예는 이에 제한되지 않는다. 예를 들어, 복수의 제1 물질막들은 복수의 층간 절연막들(111)로 구성될 수 있고, 복수의 제2 물질막들은 도전패턴들을 위한 도전물로 구성될 수 있다. 도전패턴들을 위한 도전물은 도프트 실리콘, 금속막 및 금속 실리사이드막 중 적어도 하나를 포함할 수 있다.
각각의 셀 어레이 영역(CR1, CR2)에서 예비 적층체(PST)는 복수의 셀 플러그들(CP)에 의해 관통될 수 있다. 각각의 셀 플러그(CP)는 도 5를 참조하여 설명한 바와 같이, 블로킹 절연막(BI), 데이터 저장막(DS), 터널 절연막(TI) 및 채널구조(CH)를 포함할 수 있다. 채널구조(CH)는 도 5를 참조하여 설명한 바와 같이, 채널막(121), 코어 절연막(123) 및 도프트 반도체막(125)을 포함할 수 있다.
복수의 셀 플러그들(CP)을 형성하는 단계는 각각의 셀 어레이 영역(CR1, CR2)에서 예비 적층체(PST)를 관통하는 복수의 홀들(H)을 형성하는 단계, 각각의 홀(H)의 측벽을 따라 블로킹 절연막(BI)을 형성하는 단계, 블로킹 절연막(BI)을 따라 데이터 저장막(DS)을 형성하는 단계, 데이터 저장막(DS)을 따라 터널 절연막(TI)을 형성하는 단계 및 터널 절연막(TI)을 따라 채널막(121)을 형성하는 단계를 포함할 수 있다. 홀(H)의 중심영역이 채널막(121)으로 채워지지 않고 개구된 경우, 홀(H)의 중심영역에 코어 절연막(121)을 형성할 수 있다. 이어서, 코어 절연막(121)의 일부를 제거하여 홀(H)의 상부에서 홀(H)의 중심영역을 개구시키는 리세스 영역을 형성할 수 있다. 이후, 리세스 영역 내에 도프트 반도체막(125)을 형성할 수 있다. 도프트 반도체막(125) 내부의 도전형 불순물은 도프트 반도체막(125)을 감싸는 채널막(121)의 일부영역 내부로 확산될 수 있다.
복수의 셀 플러그들(CP)은 제2 방향(D2)으로 이격된 복수의 열들에 배치될 수 있다. 예를 들어, 복수의 셀 플러그들(CP)은 제1 방향(D1)으로 일렬로 배열된 제1 열의 복수의 제1 셀 플러그들(CP1) 및 제1 방향(D1)으로 일렬로 배열된 제2 열의 복수의 제2 셀 플러그들(CP2)을 포함할 수 있다. 제1 열의 복수의 제1 셀 플러그들(CP1)은 제2 열의 복수의 제2 셀 플러그들(CP2)로부터 제2 방향(D2)으로 이격될 수 있다. 예를 들어, 서로 이웃한 제1 셀 플러그(CP1)와 제2 셀 플러그(CP2)의 중심점들(PP1, PP2)간 제2 방향(D2)으로의 이격거리(S)는 각각의 셀 플러그(CP)의 제2 방향(D2)으로의 폭(W)에 비해 크게 정의될 수 있다.
도 10b 및 도 10c는 도 10a에 도시된 공정 이후 이어지는 후속공정들에 대한 일 실시 예를 나타낸다.
도 10b를 참조하면, 제1 방향(D1)으로 이웃한 셀 어레이 영역들(예를 들어, CR1, CR2) 사이에서 예비 적층체(PST)를 관통하는 슬릿(221)을 형성할 수 있다.
도 10c를 참조하면, 슬릿(221)을 통해 도 10b에 도시된 복수의 희생막들(213)을 복수의 도전패턴들(113)로 교체하는 리플레이스 공정을 수행할 수 있다. 도 10a에 도시된 바와 같이, 제1 셀 플러그(CP1)의 중심점(PP1)과 제2 셀 플러그(CP2)의 중심점(PP2) 간 제2 방향(D2)으로의 이격거리(S)가 각각의 셀 플러그(CP)의 제2 방향(D2)으로의 폭(W)에 비해 크게 정의될 수 있다. 이로써, 리플레이스 공정을 수행하는 동안 도 10b에 도시된 희생막(213)을 제2 방향(D2)으로 이웃한 셀 플러그들(CP) 사이의 공간을 통해 용이하게 제거할 수 있다. 또한, 리플레이스 공정을 수행하는 동안, 제2 방향(D2)으로 이웃한 셀 플러그들(CP) 사이의 공간을 통해 각 셀 어레이 영역의 센터부(예를 들어, CR1C)에 도전패턴(113)을 용이하게 유입시킬 수 있다. 셀 어레이 영역의 센터부(CR1C)는 셀 어레이 영역의 에지부(CR1E)에 비해 슬릿(221)으로부터 더 멀리 이격된 위치에 배치된 영역으로 정의될 수 있다.
도 10a를 참조하여 설명한 제2 물질막이 도전패턴을 위한 도전물로 구성된 경우, 상술한 리플레이스 공정은 생략될 수 있다.
도 10d는 슬릿(221)에 의해 관통되고 제3 방향(D3)으로 교대로 배치된 층간 절연막들(111) 및 도전패턴들(113)이 제공된 이후, 이어지는 후속공정에 대한 일 실시 예를 설명하기 위한 도면이다.
도 10d를 참조하면, 도 10c에 도시된 슬릿(221) 내부에 수직구조(VS)를 형성할 수 있다. 일 실시 예로서, 수직구조(VS)를 형성하는 단계는 도 10c에 도시된 슬릿(221)의 측벽 상에 측벽 절연막(143)을 형성하는 단계 및 측벽 절연막(143)에 의해 개구된 슬릿(221)의 내부에 도전성 소스콘택구조(143)를 형성하는 단계를 포함할 수 있다.
도 10e는 복수의 도전패턴들(113) 중 일부를 복수의 드레인 셀렉트 라인들(DSL)로 분리하는 공정에 대한 일 실시 예를 나타내는 도면이다.
도 10e를 참조하면, 복수의 도전패턴들(113) 중 최상층에 배치된 적어도 한층의 도전패턴을 관통하는 트렌치(231)를 형성할 수 있다. 트렌치(231)는 복수의 셀 플러그들(CP) 중 일부(예를 들어, CP_OL)에 중첩될 수 있다. 트렌치(231)에 중첩된 셀 플러그(CP_OL)에서 채널구조(CH)의 일부가 트렌치(231)를 형성하는 동안 제거될 수 있다.
상술한 트렌치(231)에 의해 제1 방향(D1)으로 이격된 드레인 셀렉트 라인들(DSL)이 정의될 수 있다. 드레인 셀렉트 라인들(DSL) 하부의 도전패턴들(113)은 트렌치(231)에 의해 관통되지 않고, 복수의 워드라인들(WL1 내지 WLn) 및 소스 셀렉트 라인(SSL)으로 정의될 수 있다.
이어서, 트렌치(231)를 도 8에 도시된 절연구조(151)로 채울 수 있다. 이후, 도 5에 도시된 복수의 콘택 플러그들(CT) 및 복수의 비트라인들(BL)을 형성하기 위한 후속공정들을 수행할 수 있다.
도 11은 본 발명의 실시 예에 따른 메모리 시스템의 구성을 나타내는 블록도이다.
도 11을 참조하면, 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)를 포함한다.
메모리 장치(1120)는 복수의 플래시 메모리 칩들로 구성된 멀티-칩 패키지일 수 있다. 메모리 장치(1120)는 소스구조로부터 이격된 드레인 셀렉트 라인, 드레인 셀렉트 라인으로부터 이격된 제1 그룹의 제1 내지 제4 비트라인들, 드레인 셀렉트 라인을 관통하도록 소스구조로부터 연장된 제1 열의 제1 내지 제4 채널구조들 및 제1 열의 제1 내지 제4 채널구조들을 제1 그룹의 제1 내지 제4 비트라인에 각각 연결하는 제1 그룹의 제1 내지 제4 콘택 플러그들을 포함할 수 있다. 제1 열의 제1 내지 제4 채널구조들 각각은 제1 그룹의 제1 내지 제4 비트라인들에 중첩되도록 연장될 수 있다.
메모리 컨트롤러(1110)는 메모리 장치(1120)를 제어하도록 구성되며, SRAM(Static Random Access Memory)(1111), CPU(Central Processing Unit)(1112), 호스트 인터페이스(1113), 에러정정블록(Error Correction Block)(1114), 메모리 인터페이스(1115)를 포함할 수 있다. SRAM(1111)은 CPU(1112)의 동작 메모리로 사용되고, CPU(1112)는 메모리 컨트롤러(1110)의 데이터 교환을 위한 제반 제어 동작을 수행하고, 호스트 인터페이스(1113)는 메모리 시스템(1100)과 접속되는 호스트의 데이터 교환 프로토콜을 구비한다. 에러정정블록(1114)은 메모리 장치(1120)로부터 리드된 데이터에 포함된 에러를 검출하고, 검출된 에러를 정정한다. 메모리 인터페이스(1115)는 메모리 장치(1120)와의 인터페이싱을 수행한다. 메모리 컨트롤러(1110)는 호스트와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(Read Only Memory) 등을 더 포함할 수 있다.
상술한 메모리 시스템(1100)은 메모리 장치(1120)와 메모리 컨트롤러(1110)가 결합된 메모리 카드 또는 SSD(Solid State Drive)일 수 있다. 예를 들어, 메모리 시스템(1100)이 SSD인 경우, 메모리 컨트롤러(1110)는 USB(Universal Serial Bus), MMC(MultiMedia Card), PCI-E(Peripheral Component Interconnection-Express), SATA(Serial Advanced Technology Attachment), PATA(Parallel Advanced Technology Attachment), SCSI(Small Computer Small Interface), ESDI(Enhanced Small Disk Interface), IDE(Integrated Drive Electronics) 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들어, 호스트)와 통신할 수 있다.
도 12는 본 발명의 실시 예에 따른 컴퓨팅 시스템의 구성을 나타내는 블록도이다.
도 12를 참조하면, 컴퓨팅 시스템(1200)은 시스템 버스(1260)에 전기적으로 연결된 CPU(1220), RAM(Random Access Memory: 1230), 유저 인터페이스(1240), 모뎀(1250), 메모리 시스템(1210)을 포함할 수 있다. 컴퓨팅 시스템(1200)이 모바일 장치인 경우, 컴퓨팅 시스템(1200)에 동작 전압을 공급하기 위한 베터리가 더 포함될 수 있으며, 응용 칩셋, 이미지 프로세서, 모바일 디렘 등이 더 포함될 수 있다.
메모리 시스템(1210)은 메모리 장치(1212) 및 메모리 컨트롤러(1211)로 구성될 수 있다.
메모리 장치(1212)는 소스구조로부터 이격된 드레인 셀렉트 라인, 드레인 셀렉트 라인으로부터 이격된 제1 그룹의 제1 내지 제4 비트라인들, 드레인 셀렉트 라인을 관통하도록 소스구조로부터 연장된 제1 열의 제1 내지 제4 채널구조들 및 제1 열의 제1 내지 제4 채널구조들을 제1 그룹의 제1 내지 제4 비트라인에 각각 연결하는 제1 그룹의 제1 내지 제4 콘택 플러그들을 포함할 수 있다. 제1 열의 제1 내지 제4 채널구조들 각각은 제1 그룹의 제1 내지 제4 비트라인들에 중첩되도록 연장될 수 있다.
SL: 소스구조 WL1 내지 WLn: 워드라인
DSL: 드레인 셀렉트 라인
DSL1 내지 DSL4: 제1 내지 제4 드레인 셀렉트 라인
151: 절연구조 CH: 채널구조
AR1: 제1 영역 AR2: 제2 영역
CH11 내지 CH18: 제1 열의 제1 내지 제8 채널구조들
CH21 내지 CH28: 제2 열의 제1 내지 제8 채널구조들
CT: 콘택 플러그
CT11 내지 CT18: 제1 그룹의 제1 내지 제8 콘택 플러그들
CT21 내지 CT28: 제2 그룹의 제1 내지 제8 콘택 플러그들
BL: 비트라인
BL11 내지 BL14: 제1 그룹의 제1 내지 제4 비트라인들
BL21 내지 BL24: 제2 그룹의 제1 내지 제4 비트라인들

Claims (15)

  1. 서로 다른 제1 방향 및 제2 방향으로 연장된 표면을 갖는 소스구조;
    상기 소스구조의 상기 표면에 교차되는 제3 방향으로 상기 소스구조로부터 이격된 제1 드레인 셀렉트 라인;
    상기 제3 방향으로 상기 제1 드레인 셀렉트 라인으로부터 이격되어 배치되고, 상기 제1 방향으로 연장되고, 상기 제2 방향으로 서로 이격된 제1 그룹의 제1 내지 제4 비트라인들;
    상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 제1 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 상기 제3 방향으로 연장된 제1 열의 제1 내지 제4 채널구조들;
    상기 제1 열의 제1 내지 제4 채널구조들을 상기 제1 그룹의 제1 내지 제4 비트라인에 각각 연결하는 제1 그룹의 제1 내지 제4 콘택 플러그들; 및
    상기 제1 드레인 셀렉트 라인과 상기 소스구조 사이에 배치되고, 상기 제1 열의 제1 내지 제4 채널구조들을 감싸는 워드라인을 포함하고,
    상기 제1 열의 제1 내지 제4 채널구조들 각각은 상기 제1 그룹의 제1 내지 제4 비트라인들에 중첩되도록 상기 제2 방향으로 연장된 반도체 메모리 장치.
  2. 제 1 항에 있어서,
    상기 제1 열의 제1 내지 제4 채널구조들로부터 상기 제1 그룹의 제1 내지 제4 비트라인들에 대해 사선방향으로 변위된 위치에 배치되고, 상기 제1 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 상기 제3 방향으로 연장된 제2 열의 제1 내지 제4 채널구조들;
    상기 제2 열의 제1 내지 제4 채널구조들 각각에 중첩되고, 상기 제1 방향으로 연장되고, 상기 제2 방향으로 서로 이격된 제2 그룹의 제1 내지 제4 비트라인들; 및
    상기 제2 열의 제1 내지 제4 채널구조들을 상기 제2 그룹의 제1 내지 제4 비트라인들에 각각 연결하는 제2 그룹의 제1 내지 제4 콘택 플러그들을 더 포함하는 반도체 메모리 장치.
  3. 제 2 항에 있어서,
    상기 제1 열의 제1 내지 제4 채널구조들은 상기 제2 방향으로 상기 제2 열의 제1 내지 제4 채널구조들로부터 이격된 반도체 메모리 장치.
  4. 제 2 항에 있어서,
    상기 제1 그룹의 제1 내지 제4 비트라인들은 상기 제2 열의 제1 내지 제4 채널구조들에 비중첩되고,
    상기 제2 그룹의 제1 내지 제4 비트라인들은 상기 제1 열의 제1 내지 제4 채널구조들에 비중첩된 반도체 메모리 장치.
  5. 제 1 항에 있어서,
    상기 제1 드레인 셀렉트 라인으로부터 상기 제1 방향으로 이격된 제2 드레인 셀렉트 라인;
    상기 제1 방향으로 상기 제1 열의 제1 내지 제4 채널구조들에 이웃하고, 상기 제2 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 상기 제3 방향으로 연장된 제1 열의 제5 내지 제8 채널구조들; 및
    상기 제1 열의 제5 내지 제8 채널구조들을 상기 제1 그룹의 제1 내지 제4 비트라인들에 각각 연결하는 제1 그룹의 제5 내지 제8 콘택 플러그들을 더 포함하는 반도체 메모리 장치.
  6. 제 5 항에 있어서,
    상기 워드라인은 상기 제1 열의 제5 내지 제8 채널구조들을 감싸도록 상기 제1 방향으로 연속적으로 연장된 반도체 메모리 장치.
  7. 제 5 항에 있어서,
    상기 제1 드레인 셀렉트 라인 및 상기 제2 드레인 셀렉트 라인 사이에 배치된 절연구조를 더 포함하는 반도체 메모리 장치.
  8. 제 7 항에 있어서,
    상기 제1 열의 제4 채널구조와 상기 제1 열의 제5 채널구조는 상기 절연구조를 사이에 두고 서로 이웃하고,
    상기 제1 열의 제5 채널구조는 상기 절연구조로부터 상기 제1 방향으로 이격되고,
    상기 제1 열의 제4 채널구조는 상기 절연구조에 중첩된 제1 영역과 상기 제1 영역으로부터 상기 제1 열의 제5 채널구조로부터 멀어지는 방향으로 연장된 제2 영역을 포함하는 반도체 메모리 장치.
  9. 제 8 항에 있어서,
    상기 제1 열의 제4 채널구조는 상기 제3 방향으로 상기 제1 영역에서 상기 제2 영역보다 짧게 형성되고,
    상기 제1 열의 제4 채널구조는 상기 제2 영역에서 상기 절연구조의 측벽을 따라 상기 제3 방향으로 연장된 반도체 메모리 장치.
  10. 서로 다른 제1 방향 및 제2 방향으로 연장된 표면을 갖는 소스구조;
    상기 소스구조의 상기 표면에 교차되는 제3 방향으로 상기 소스구조로부터 이격되어 배치된 워드라인;
    상기 워드라인에 중첩되고 상기 제2 방향으로 연장된 절연구조;
    상기 워드라인으로부터 상기 제3 방향으로 이격되어 배치되고, 상기 절연구조를 사이에 두고 상기 제1 방향으로 이격된 제1 드레인 셀렉트 라인 및 제2 드레인 셀렉트 라인;
    상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 워드라인 및 상기 제1 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 상기 제3 방향으로 연장된 제1 열의 제1 내지 제4 채널구조들;
    상기 제1 방향을 따라 서로 이격되어 배열되고, 상기 워드라인 및 상기 제2 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 상기 제3 방향으로 연장된 제1 열의 제5 내지 제8 채널구조들;
    상기 제2 방향으로 서로 이격되고, 상기 제1 열의 제1 내지 제4 채널구조들 및 상기 제1 열의 제5 내지 제8 채널구조들에 중첩되도록 상기 제1 방향으로 연장된 제1 그룹의 제1 내지 제4 비트라인들;
    상기 제1 열의 제1 내지 제4 채널구조들을 상기 제1 그룹의 제1 내지 제4 비트라인들에 각각 연결하는 제1 그룹의 제1 내지 제4 콘택 플러그들; 및
    상기 제1 열의 제5 내지 제8 채널구조들을 상기 제1 그룹의 제1 내지 제4 비트라인들에 각각 연결하는 제1 그룹의 제5 내지 제8 콘택 플러그들을 포함하는 반도체 메모리 장치.
  11. 제 10 항에 있어서,
    상기 제1 열의 제1 내지 제4 채널구조들로부터 상기 제1 그룹의 제1 내지 제4 비트라인들에 대해 사선방향으로 변위된 위치에 배치되고, 상기 워드라인 및 상기 제1 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 상기 제3 방향으로 연장된 제2 열의 제1 내지 제4 채널구조들;
    상기 제1 열의 제5 내지 제8 채널구조들로부터 상기 제1 그룹의 제1 내지 제4 비트라인들에 대해 상기 사선방향으로 변위된 위치에 배치되고, 상기 워드라인 및 상기 제2 드레인 셀렉트 라인을 관통하도록 상기 소스구조로부터 상기 제3 방향으로 연장된 제2 열의 제5 내지 제8 채널구조들; 및
    상기 제2 방향으로 서로 이격되고, 상기 제2 열의 제1 내지 제4 채널구조들 및 상기 제2 열의 제5 내지 제8 채널구조들에 중첩되도록 상기 제1 방향으로 연장된 제2 그룹의 제1 내지 제4 비트라인들을 더 포함하는 반도체 메모리 장치.
  12. 제 11 항에 있어서,
    상기 제1 열의 제1 내지 제4 채널구조들은 상기 제2 열의 제1 내지 제4 채널구조들로부터 상기 제2 방향으로 이격되고,
    상기 제1 열의 제5 내지 제8 채널구조들은 상기 제2 열의 제5 내지 제8 채널구조들로부터 상기 제2 방향으로 이격된 반도체 메모리 장치.
  13. 제 11 항에 있어서,
    상기 제1 열의 제4 채널구조와 상기 제1 열의 제5 채널구조는 상기 절연구조를 사이에 두고 서로 이웃하고,
    상기 제2 열의 제4 채널구조와 상기 제2 열의 제5 채널구조는 상기 절연구조를 사이에 두고 서로 이웃하고,
    상기 제1 열의 제5 채널구조는 상기 절연구조로부터 상기 제1 방향으로 이격되고,
    상기 절연구조는 상기 제2 열의 제4 채널구조로부터 상기 제1 방향으로 이격되고,
    상기 제1 열의 제4 채널구조 및 상기 제2 열의 제5 채널구조 각각은 상기 절연구조에 의해 중첩된 제1 영역과 상기 제1 영역으로부터 연장된 제2 영역을 포함하는 반도체 메모리 장치.
  14. 제 13 항에 있어서,
    상기 제1 열의 제4 채널구조 및 상기 제2 열의 제5 채널구조 각각은 상기 제3 방향으로 상기 제1 영역에서 상기 제2 영역보다 짧게 형성되고,
    상기 제1 열의 제4 채널구조 및 상기 제2 열의 제5 채널구조 각각은 상기 제2 영역에서 상기 절연구조의 측벽을 따라 상기 제3 방향으로 연장된 반도체 메모리 장치.
  15. 제 11 항에 있어서,
    상기 제1 그룹의 제1 내지 제4 비트라인들은 상기 제2 열의 제1 내지 제4 채널구조들 및 상기 제2 열의 제5 내지 제8 채널구조들에 비중첩되고,
    상기 제2 그룹의 제1 내지 제4 비트라인들은 상기 제1 열의 제1 내지 제4 채널구조들 및 상기 제1 열의 제5 내지 제8 채널구조들에 비중첩된 반도체 메모리 장치.
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