CN116782659A - 半导体存储器装置 - Google Patents

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Abstract

提供了半导体存储器装置。半导体存储器装置包括源极结构、与源极结构间隔开的第一漏极选择线、与第一漏极选择线间隔开的第一组位线的第一位线至第四位线、从源极结构延伸以穿过第一漏极选择线的第一列沟道结构的第一沟道结构至第四沟道结构、以及分别将第一列沟道结构的第一沟道结构至第四沟道结构连接到第一组位线的第一位线至第四位线的第一接触组的接触插塞的第一接触插塞至第四接触插塞，并且其中第一列沟道结构的第一沟道结构至第四沟道结构中的每一个延伸以与第一组位线的第一位线至第四位线交叠。

Description

半导体存储器装置
技术领域
本公开的各种实施方式总体上涉及半导体存储器装置，并且更具体地，涉及三维半导体存储器装置。
背景技术
为了提高半导体存储器装置的集成度，已经提出了一种三维半导体存储器装置。三维半导体存储器装置可以包括沿着沟道结构限定的存储器单元串。在三维半导体存储器装置中，多个沟道结构可以穿过在基板上彼此分开层叠的多个导电图案。可以提供多个导电图案来访问存储器单元串。
通过增加上述多个导电图案的层叠数量，可以提高三维半导体存储器装置的集成度，但是制造工艺的稳定性可能会劣化。
发明内容
根据本公开的实施方式，一种半导体存储器装置可以包括：源极结构，其具有在第一方向和与第一方向不同的第二方向上延伸的表面；第一漏极选择线，其在第三方向上与源极结构间隔开，第三方向与源极结构的表面交叉；第一组位线，其包括第一位线、第二位线、第三位线和第四位线，其中第一组位线在第三方向上与第一漏极选择线间隔开，其中，第一组位线的第一位线至第四位线在第一方向上延伸，并且其中，第一组位线的第一位线至第四位线在第二方向上彼此间隔开；第一列沟道结构，其包括第一沟道结构、第二沟道结构、第三沟道结构和第四沟道结构，其中，第一列沟道结构的第一沟道结构至第四沟道结构在第一方向上彼此间隔开，并且其中，第一列沟道结构的第一沟道结构至第四沟道结构各自在第三方向上从源极结构延伸以穿过第一漏极选择线；第一接触组的接触插塞，其包括第一接触插塞、第二接触插塞、第三接触插塞和第四接触插塞，其中，第一接触组的接触插塞的第一接触插塞至第四接触插塞分别将第一列沟道结构的第一沟道结构至第四沟道结构连接到第一组位线的第一位线至第四位线；以及字线，其设置在第一漏极选择线和源极结构之间并围绕第一列沟道结构的第一沟道结构至第四沟道结构。第一列沟道结构的第一沟道结构至第四沟道结构中的每一个可以在第二方向上延伸以与第一组位线的第一位线至第四位线交叠。
根据本公开的实施方式，一种半导体存储器装置可以包括：源极结构，其具有在第一方向和与第一方向不同的第二方向上延伸的表面；字线，其设置为在第三方向上与源极结构间隔开，第三方向与源极结构的表面交叉；绝缘结构，其与字线交叠，绝缘结构在第二方向上延伸；第一漏极选择线和第二漏极选择线，其在第三方向上与字线间隔开，第一漏极选择线和第二漏极选择线在第一方向上彼此间隔开并且绝缘结构插置于其间；第一列沟道结构，其包括第一沟道结构、第二沟道结构、第三沟道结构、第四沟道结构、第五沟道结构、第六沟道结构、第七沟道结构和第八沟道结构，其中，第一列沟道结构的第一沟道结构至第八沟道结构沿着第一方向彼此间隔开，其中，第一列沟道结构的第一沟道结构至第八沟道结构中的每一个在第三方向上从源极结构延伸，其中，第一列沟道结构的第一沟道结构至第四沟道结构中的每一个穿过字线和第一漏极选择线，并且其中，第一列沟道结构的第五沟道结构至第八沟道结构中的每一个穿过字线和第二漏极选择线；第一组位线，其包括第一位线、第二位线、第三位线和第四位线，其中，第一组位线的第一位线至第四位线在第二方向上彼此间隔开，并且其中，第一组位线的第一位线至第四位线在第一方向上延伸以与第一列沟道结构的第一沟道结构至第八沟道结构交叠；以及第一接触组的接触插塞，其包括第一接触插塞、第二接触插塞、第三接触插塞、第四接触插塞、第五接触插塞、第六接触插塞、第七接触插塞和第八接触插塞，其中，第一接触组的接触插塞的第一接触插塞至第四接触插塞分别将第一列沟道结构的第一沟道结构至第四沟道结构连接到第一组位线的第一位线至第四位线，并且其中，第一接触组的接触插塞的第五接触插塞至第八接触插塞分别将第一列沟道结构的第五沟道结构至第八沟道结构连接到第一组位线的第一位线至第四位线。
附图说明
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
图2是例示根据本公开的实施方式的存储器单元串的电路图。
图3A和图3B是示意性地例示根据本公开的实施方式的外围电路结构、存储器单元阵列、多条位线和源极结构的布置的图。
图4是例示根据本公开的实施方式的半导体存储器装置的平面图。
图5例示了沿着图4所示的线I-I′和线II-II′截取的半导体存储器装置的截面图。
图6是例示根据本公开的实施方式的源极结构和沟道结构的截面图。
图7是图4所示的半导体存储器装置的一部分的放大平面图。
图8是例示图4所示的半导体存储器装置的一部分的立体图。
图9是例示根据本公开的实施方式的制造半导体存储器装置的方法的平面图。
图10A、图10B、图10C、图10D和图10E是例示根据本公开的实施方式的制造半导体存储器装置的方法的立体图。
图11是例示根据本公开的实施方式的存储器系统的配置的框图。
图12是例示根据本公开的实施方式的计算系统的配置的框图。
具体实施方式
本文公开的具体的结构性描述和功能性描述仅仅是出于描述根据本公开的构思的实施方式的目的而例示的。根据本公开的构思的实施方式可以以各种形式实现，并且他们不应被解释为限于本文提出的具体实施方式。
将理解的是，尽管术语“第一”、“第二”等可以用于描述各种元件，但这些元件不受这些术语的限制。这些术语用于将一个元件和另一元件区分开，而不是暗示元件的数量或顺序。
本公开的实施方式可以提供能够提高制造工艺的稳定性的半导体存储器装置。
图1是例示根据本公开的实施方式的半导体存储器装置的框图。
参照图1，半导体存储器装置50包括外围电路结构40和存储器单元阵列10。
外围电路结构40可以被配置为执行用于在存储器单元阵列10中存储数据的编程操作、用于输出存储器单元阵列10中存储的数据的读取操作以及用于擦除存储器单元阵列10中存储的数据的擦除操作。作为实施方式，外围电路结构40可以包括输入/输出电路21、控制电路23、电压生成电路31、行解码器33、列解码器35、页缓冲器37和源极线驱动器39。
存储器单元阵列10可以包括多个存储器单元串。存储器单元阵列10的多个存储器单元串可以并联连接到公共源极线CSL。多个存储器单元串可以连接到多条位线BL。每个存储器单元串可以连接到漏极选择线DSL、多条字线WL和源极选择线SSL。
输入/输出电路21可以向控制电路23发送从半导体存储器装置50的外部装置(例如，存储器控制器)接收到的命令CMD和地址ADD。输入/输出电路21可以与外部装置和列解码器35交换数据DATA。
控制电路23可以响应于命令CMD和地址ADD而输出操作信号OP_S、行地址RADD、源极线控制信号SL_S、页缓冲器控制信号PB_S和列地址CADD。
电压生成电路31可以响应于操作信号OP_S而生成用于编程操作、读取操作和擦除操作的各种操作电压Vop。
行解码器33可以响应于行地址RADD而向漏极选择线DSL、字线WL和源极选择线SSL发送操作电压Vop。
列解码器35可以响应于列地址CADD而向页缓冲器37发送从输入/输出电路21输入的数据DATA或者向输入/输出电路21发送页缓冲器37中存储的数据DATA。列解码器35可以通过列线CL与输入/输出电路21交换数据DATA。列解码器35可以通过数据线DL与页缓冲器37交换数据DATA。
页缓冲器37可以响应于页缓冲器控制信号PB_S而临时存储通过位线BL接收到的数据DATA。页缓冲器37可以在读取操作期间感测位线BL的电流或电压。
源极线驱动器39可以响应于源极线控制信号SL_S而控制向公共源极线CSL施加的电压。
为了提高半导体存储器装置的集成度，在实施方式中，存储器单元阵列10可以与外围电路结构40交叠。
图2是例示根据本公开的实施方式的存储器单元串的电路图。
参照图2，多个存储器单元串CS可以并联连接到源极结构SL。源极结构SL可以经由图1所示的公共源极线CSL连接到外围电路结构40。源极结构SL可以连接到存储器单元串CS的沟道结构。作为实施方式，可以向源极结构SL施加用于对存储器单元串CS的沟道结构的电位进行放电的操作电压。
多个存储器单元串CS可以连接到多条位线BL。多个存储器单元串CS可以被划分为由多条位线BL单独控制的多个列。每条位线BL可以连接到与其相对应的列的存储器单元串CS。位线BL可以连接到与其相对应的存储器单元串CS的沟道结构。作为实施方式，可以向位线BL施加用于对存储器单元串CS的沟道结构进行预充电的操作电压。
每个存储器单元串CS可以包括至少一个源极选择晶体管SST、多个存储器单元MC1至MCn、以及至少一个漏极选择晶体管DST。多个存储器单元MC1至MCn可以串联连接在源极选择晶体管SST和漏极选择晶体管DST之间。多个存储器单元MC1至MCn可以经由源极选择晶体管SST连接到源极结构SL。多个存储器单元MC1至MCn可以经由漏极选择晶体管DST连接到与其相对应的位线BL。
每个存储器单元串CS可以连接到源极选择线SSL、多条字线WL1至WLn以及漏极选择线DSL1、DSL2、DSL3或DSL4。存储器单元串CS的操作可以通过施加到源极选择线SSL、多条字线WL1至WLn以及漏极选择线DSL1、DSL2、DSL3或DSL4的栅极电压来控制。
多个存储器单元串CS可以连接到多条字线WL1至WLn中的每一条。共同连接到字线WL1至WLn中的每一条的多个存储器单元串CS可以由彼此分离的漏极选择线单独控制。作为实施方式，彼此分离的第一漏极选择线DSL1、第二漏极选择线DSL2、第三漏极选择线DSL3和第四漏极选择线DSL4可以单独连接到彼此不同的第一存储器单元串至第四存储器单元串。字线WL1至WLn中的每一条可以共同连接到第一存储器单元串至第四存储器单元串。第一存储器单元串至第四存储器单元串可以由同一位线BL控制。连接到同一位线BL的第一存储器单元串至第四存储器单元串可以由第一漏极选择线DSL1至第四漏极选择线DSL4单独控制。与多条字线WL1至WLn类似，源极选择线SSL可以共同连接到第一存储器单元串至第四存储器单元串。本公开的实施方式不限于上述内容，并且第一存储器单元串至第四存储器单元串与源极选择线SSL之间的连接结构可以是各种各样的。
图3A和图3B是示意性例示根据本公开的实施方式的外围电路结构、存储器单元阵列、多条位线和源极结构的布置的图。
参照图3A和图3B，外围电路结构40可以设置于在第一方向D1和不同于第一方向D1的第二方向D2上延伸的基板上。第一方向D1和第二方向D2可以定义为彼此交叉的轴所面向的方向。作为实施方式，第一方向D1可以是XYZ坐标系的X轴方向，并且第二方向D2可以是XYZ坐标系的Y轴方向。
源极结构SL、存储器单元阵列10和多条位线BL可以与外围电路结构40交叠。存储器单元阵列10可以设置在源极结构SL和多条位线BL之间。源极结构SL可以具有面向存储器单元阵列10的表面SU。源极结构SL的表面可以在第一方向D1和第二方向D2上延伸。
存储器单元阵列10和多条位线BL可以在与源极结构SL的表面SU交叉的第三方向D3上设置。作为实施方式，第三方向D3可以是XYZ坐标系的Z轴所面向的方向。
存储器单元阵列10可以与外围电路结构40交叠，并且存储器单元阵列10和外围电路结构40之间的配置可以是各种各样的。作为实施方式，如图3A所示，存储器单元阵列10可以与外围电路结构40交叠并且源极结构SL插置于其间。在这种情况下，互连件(未示出)可以设置在外围电路结构40和源极结构SL之间。作为实施方式，如图3B所示，存储器单元阵列10可以与外围电路结构40交叠并且多条位线BL插置于其间。在这种情况下，互连件(未示出)可以设置在外围电路结构40和多条位线BL之间。
尽管图中未示出，但是参照图3A和图3B描述的互连件可以包括用于将外围电路结构40电连接到存储器单元阵列10、多条位线BL和源极结构SL的多个导电图案。
可以以各种方式执行形成图3A和图3B所示的外围电路结构40、存储器单元阵列10、多条位线BL和源极结构SL的工艺。参照图3A，作为实施方式，可以在外围电路结构40上执行用于形成源极结构SL、存储器单元阵列10和多条位线BL的工艺。参照图3B，作为实施方式，用于形成存储器单元阵列10和多条位线BL的工艺可以与用于形成外围电路结构40的工艺分离地执行。在这种情况下，存储器单元阵列10和多条位线BL可以通过接合工艺连接到外围电路结构40，并且在接合工艺之后可以形成源极结构SL。
图4是例示根据本公开的实施方式的半导体存储器装置的平面图。
参照图4，半导体存储器装置的存储器单元阵列可以包括多个栅极层叠物GST和穿过每个栅极层叠物GST的多个单元插塞CP。半导体存储器装置的多条位线BL可以与多个单元插塞CP交叠。多个单元插塞CP可以经由多个接触插塞CT连接到多条位线BL。
多个栅极层叠物GST可以在第一方向D1上彼此间隔开。垂直结构VS可以设置在相邻的栅极层叠物GST之间。垂直结构VS可以具有沿着第一方向D1限定的宽度、沿着第二方向D2限定的长度以及沿着第三方向D3限定的高度。
图5例示了沿着图4所示的线I-I′和线II-II′截取的半导体存储器装置的截面图。
参照图4和图5，每个栅极层叠物GST可以包括源极选择线SSL、多条字线WL1至WLn、以及两条或更多条漏极选择线DSL。多条字线WL1至WLn可以设置为在第三方向D3上与源极选择线SSL间隔开。多条字线WL1至WLn可以设置为在第三方向D3上彼此间隔开。两条或多条漏极选择线DSL可以设置为在第三方向D3上与多条字线WL1至WLn间隔开。两条或更多条漏极选择线DSL可以彼此间隔开并且绝缘结构151插置于其间。两条或更多条漏极选择线DSL可以在第一方向D1上彼此相邻。
字线WL1至WLn中的每一条可以与两条或更多条漏极选择线DSL交叠。为此，多条字线WL1至WLn可以形成为在第一方向D1上具有比每条漏极选择线DSL的宽度更宽的宽度。作为实施方式，栅极层叠物GST可以包括多条字线WL1至WLn以及与多条字线WL1至WLn交叠的第一漏极选择线DSL1至第四漏极选择线DSL4。第一漏极选择线DSL1至第四漏极选择线DSL4可以设置为在第一方向D1上彼此间隔开。字线WL1至WLn中的每一条可以在第一方向D1上连续延伸以与第一漏极选择线DSL1至第四漏极选择线DSL4交叠。
绝缘结构151可以设置于在第一方向D1上相邻的第一漏极选择线DSL1和第二漏极选择线DSL2之间、在第一方向D1上相邻的第二漏极选择线DSL2和第三漏极选择线DSL3之间、以及在第一方向D1上相邻的第三漏极选择线DSL3和第四漏极选择线DSL4之间。绝缘结构151可以具有沿着第一方向D1限定的宽度、沿着第二方向D2限定的长度和沿着第三方向D3限定的高度。
源极选择线SSL可以平行于多条字线WL1至WLn(即，WL1-WLn)延伸。作为实施方式，源极选择线SSL可以在第一方向D1上连续延伸以与第一漏极选择线DSL1至第四漏极选择线DSL4交叠。
多条位线BL可以在与第一漏极选择线DSL1至第四漏极选择线DSL4交叠的方向上延伸。作为实施方式，多条位线BL可以在第一方向D1上延伸。
多个单元插塞CP可以在第三方向D3上延伸。多个单元插塞CP可以被每条源极选择线SSL以及字线WL1至WLn中的每一条围绕。第一漏极选择线DSL1至第四漏极选择线DSL4中的每一条可以被与其相对应的单元插塞CP贯穿。绝缘结构151可以与多个单元插塞CP中的一些交叠。
多个单元插塞CP可以布置成多个列和多个行，多个列在多条位线BL延伸的方向上彼此间隔开，多个行在与多条位线BL交叉的方向上彼此间隔开。作为实施方式，多个单元插塞CP的每一列可以由沿着第一方向D1布置成排的单元插塞来配置，并且多个单元插塞CP的每一行可以由沿着第二方向D2布置成排的两个或更多个单元插塞来配置。多个单元插塞CP可以设置成在第一方向D1和第二方向D2上彼此间隔开。
在一些实施方式中，至少四条位线BL可以与每个单元插塞CP交叠。因此，在实施方式中，即使图4所示的位线BL之间的距离和每条位线BL的宽度通过工艺限制而较窄地形成，因为用于单元插塞CP的孔的宽度可以比工艺限制的宽度更宽，因此可以确保用于形成孔的蚀刻工艺的稳定性。作为实施方式，单元插塞CP可以在第二方向D2上延伸以与四条位线BL交叠。
穿过每条漏极选择线DSL并在位线BL的延伸方向(例如，第一方向D1)上布置成排的单元插塞CP的数量可以是和与每个单元插塞CP交叠的位线BL的数量相对应的至少四个。根据本公开的实施方式，与由相同的漏极选择线DSL控制并在第一方向D1布置成排的单元插塞CP的数量少于与每个单元插塞CP交叠的位线BL的数量的情况相比，可以减少分配给外围电路结构的区域。例如，当由相同的漏极选择线DSL控制并且在第一方向D1上布置成排的单元插塞CP的数量少于与每个单元插塞CP交叠的位线BL的数量时，与本公开的实施方式相比，可以增加分配给图1所示的行解码器33的用于控制多条漏极选择线DSL的区域。另外，根据本公开的实施方式，与由相同的漏极选择线DSL控制并且在第一方向D1上布置成排的单元插塞CP的数量大于与每个单元插塞CP交叠的位线BL的数量的情况相比，可以简化单元插塞CP和与单元插塞CP相对应的位线BL之间的连接结构。
多个接触插塞CT可以分别连接到多个单元插塞CP。多个单元插塞CP可以分别通过多个接触插塞CT电连接到多条位线BL。作为实施方式，由相同的漏极选择线DSL控制并布置在同一列中的四个单元插塞CP可以通过四个接触插塞CT分别连接到与四个单元插塞CP中的每一个交叠的四条位线BL。因此，由相同的漏极选择线DSL控制的四个单元插塞CP可以通过四条位线BL单独控制。
参照图5，半导体存储器装置的栅极层叠物GST可以设置在源极结构SL上。源极结构SL可以由导电材料形成。源极结构SL可以包括包含导电型杂质的至少一层的掺杂半导体层。作为实施方式，源极结构SL可以包括在第三方向D3上层叠的第一源极层101、第二源极层103和第三源极层105。第一源极层101可以包括掺杂半导体层，或者可以包括金属层和掺杂半导体层的层叠结构。第一源极层101的掺杂半导体层可以包括n型杂质和p型杂质中的至少一种。第二源极层103可以包括n型掺杂半导体层。第三源极层105可以包括n型掺杂半导体层。可以省略第三源极层105，并且在这种情况下，栅极层叠物GST的层间绝缘层111当中的最下的层间绝缘层可以接触第二源极层103。
垂直结构VS可以沿着栅极层叠物GST的侧壁在第三方向D3上延伸。垂直结构VS可以延伸以穿过第三源极层105。作为实施方式，垂直结构VS可以包括侧壁绝缘层141和导电源极接触结构143。导电源极接触结构143可以与第二源极层103接触以电连接到源极结构SL。导电源极接触结构143可以在第三方向D3上从第二源极层103延伸。侧壁绝缘层141可以设置在导电源极接触结构143和栅极层叠物GST之间以使导电源极接触结构143与多个导电图案113绝缘。侧壁绝缘层141可以在第三源极层105和导电源极接触结构143之间延伸。尽管图中未示出，但是作为实施方式，垂直结构VS可以由填充相邻栅极层叠物GST之间的空间的绝缘体形成。
每条位线BL可以由导电材料构成。位线BL可以通过设置在位线BL和栅极层叠物GST之间的至少一个绝缘层而在第三方向D3上与栅极层叠物GST间隔开。作为实施方式，第一绝缘层131和第二绝缘层161可以设置在栅极层叠物GST和位线BL之间。
栅极层叠物GST可以包括在第三方向D3上交替地层叠的多个层间绝缘层111和多个导电图案113。多个导电图案113可以包括至少一层的源极选择线SSL、多条字线WL1至WLn、以及设置在至少一层上的两条或更多条漏极选择线DSL。源极选择线SSL可以在第三方向D3上与源极结构SL间隔开。漏极选择线DSL可以在第三方向D3上与源极选择线SSL间隔开。多条字线WL1至WLn可以设置在源极选择线SSL和漏极选择线DSL之间，并且可以在第三方向D3上彼此间隔开。
绝缘结构151可以与多条字线WL1至WLn交叠。绝缘结构151可以设置于在第一方向D1上相邻的漏极选择线DSL之间，如图4所示。绝缘结构151可以延伸以穿过第一绝缘层131。
多个单元插塞CP可以穿过栅极层叠物GST，并且可以穿过第三源极层105和第二源极层103。多个单元插塞CP可以延伸到第一源极层101中。多个单元插塞CP可以在第三方向D3上比栅极层叠物GST进一步突出。比栅极层叠物GST进一步突出的多个单元插塞CP的上端可以被第一绝缘层131覆盖。
每个单元插塞CP可以包括沟道结构CH、隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI。
沟道结构CH可以穿过栅极层叠物GST，并且可以穿过第三源极层105和第二源极层103。沟道结构CH可以延伸到第一源极层101的内部和第一绝缘层131的内部。沟道结构CH可以包括沟道层121、芯绝缘层123、以及掺杂半导体层125。芯绝缘层123和掺杂半导体层125可以设置在沟道结构CH的中央区域中，并且可以在第三方向D3上层叠。掺杂半导体层125可以包括导电型杂质。作为实施方式，掺杂半导体层125可以包括n型杂质。沟道层121可以围绕掺杂半导体层125的侧壁，并且可以延伸以围绕芯绝缘层123的侧壁。沟道层121可以沿着芯绝缘层123的底表面延伸。沟道层121可以由诸如硅或锗之类的半导体材料形成。
隧道绝缘层TI可以沿着沟道结构CH的侧壁和底表面延伸。数据储存层DS可以沿着隧道绝缘层TI的侧壁及底表面延伸。阻挡绝缘层BI可以沿着数据储存层DS的侧壁和底表面延伸。数据储存层DS可以包括能够存储使用Fowler-Nordheim(福勒-诺得海姆)隧穿改变的数据的材料。作为实施方式，数据储存层DS可以由能够捕获电荷的氮化物层形成。本公开的实施方式不限于此，并且数据储存层DS可以由纳米点、可变电阻层等形成。阻挡绝缘层可以包括能够阻挡电荷的氧化物，并且隧道绝缘层可以包括能够进行电荷隧穿的氧化硅。
第二源极层103可以穿过隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI以与沟道结构CH的沟道层121接触。因此，隧道绝缘层TI、数据储存层DS、和阻挡绝缘层BI可以通过第二源极层103分离为第一存储器图案ML1和第二存储器图案ML2。第一存储器图案ML1可以设置在沟道结构CH和栅极层叠物GST之间，并且可以延伸于沟道结构CH和第三源极层105之间。第二存储器图案ML2可以设置在沟道结构CH和第一源极层101之间。
多个单元插塞CP可以分为至少两组。每个组可以包括沿第一方向D1布置成排的至少四个沟道结构CH。每个组的单元插塞CP可以包括与绝缘结构151相邻的边缘单元插塞CP_EG。绝缘结构151可以包括与边缘单元插塞CP_EG交叠的部分。作为实施方式，边缘单元插塞CP_EG的沟道结构CH可以包括在第三方向D3上与绝缘结构151交叠的第一区域AR1、以及从第一区域AR1朝向另一单元插塞CP延伸的第二区域AR2。边缘单元插塞CP_EG的沟道结构CH可以形成为在第一区域AR1中比在第二区域AR2中在第三方向D3上更短。边缘单元插塞CP-EG的沟道结构CH可以在第二区域AR2中沿着绝缘结构151的侧壁在第三方向D3上延伸。
第一绝缘层131可以被垂直结构VS贯穿。第二绝缘层161可以覆盖第一绝缘层131和垂直结构VS。位线BL可以通过第二绝缘层161与导电源极接触结构143绝缘。位线BL可以通过接触插塞CT连接到与其相对应的单元插塞CP的沟道结构CH。接触插塞CT可以由导电材料形成。
源极结构SL和沟道结构CH之间的接触结构不限于图5所示的接触结构。
图6是例示根据本公开的实施方式的源极结构和沟道结构的截面图。在下文中，省略了与图4的配置相同的配置的重复描述。
参照图6，源极结构SL可以包括掺杂半导体层200。掺杂半导体层200可以包括n型杂质和p型杂质中的至少一种。
沟道结构CH可以穿过层间绝缘层111和源极选择线SSL。沟道结构CH的沟道层121可以沿着芯绝缘层123的侧壁和底表面延伸。沟道层121的沿着芯绝缘层123的底表面延伸的水平部分HP可以接触掺杂半导体层200。
存储器层ML可以包括隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI。隧道绝缘层TI、数据储存层DS和阻挡绝缘层BI中的每一个可以沿着沟道结构CH的侧壁延伸。
图7是图4所示的半导体存储器装置的一部分的放大平面图。
如图5所示，图4所示的多个单元插塞CP可以包括多个沟道结构CH。图5所述的多个沟道结构CH可以根据参照图4描述的多个单元插塞CP的布置规则进行布置。
图7例示了与图4所示的多个单元插塞CP相对应的多个沟道结构当中的第一列的第一沟道结构CH11至第八沟道结构CH18以及第二列的第一沟道结构CH21至第八沟道结构CH28。
参照图7，第一列的第一沟道结构CH11至第八沟道结构CH18可以在第一方向D1上彼此间隔开并且可以布置成排。第一列的第一沟道结构CH11至第八沟道结构CH18可以在第一方向D1上以基本恒定的距离彼此间隔开。第二列的第一沟道结构CH21至第八沟道结构CH28可以在第一方向D1上彼此间隔开并且可以布置成排。第二列的第一沟道结构CH21至第八沟道结构CH28可以在第一方向D1上以基本恒定的距离彼此间隔开。第一列的第一沟道结构CH11至第八沟道结构CH18可以在第二方向D2上与第二列的第一沟道结构CH21至第八沟道结构CH28间隔开，并且可以与第二列的第一沟道结构CH21至第八沟道结构CH28相邻。
图4所示的多条位线BL可以包括第一组的第一位线BL11至第四位线BL14以及第二组的第一位线BL21至第四位线BL24。第一组的第一位线BL11至第四位线BL14可以与第一列的第一沟道结构CH11至第八沟道结构CH18中的每一个交叠。第一组的第一位线BL11至第四位线BL14可以在第二方向D2上彼此间隔开并且可以在第一方向D1上延伸。第二组的第一位线BL21至第四位线BL24可以与第二列的第一沟道结构CH21至第八沟道结构CH28中的每一个交叠。第二组的第一位线BL21至第四位线BL24可以在第二方向D2上彼此间隔开并且可以在第一方向D1上延伸。第一组的第一位线BL11至第四位线BL14可以设置为在第二方向D2上与第二组的第一位线BL21至第四位线BL24间隔开。
根据上述布置，第一组的第一位线BL11至第四位线BL14可以与第二列的第一沟道结构CH21至第八沟道结构CH28不交叠，并且第二组的第一位线BL21至第四位线BL24可以与第一列的第一沟道结构CH11至第八沟道结构CH18不交叠。
第二列的第一沟道结构CH21至第八沟道结构CH28可以设置在从第一列的第一沟道结构CH11至第八沟道结构CH18在相对于第一组的第一位线BL11至第四位线BL14和第二组的第一位线BL21至第四位线BL24的对角方向上移位的位置。例如，第二列的第一沟道结构CH21的中心点P2可以设置在从第一列的第一沟道结构CH11的中心点P1在对角方向D4上移位的位置。
第一组的第一位线BL11至第四位线BL14和第二组的第一位线BL21至第四位线BL24可以设置为在第三方向D3上与第一漏极选择线DSL1和第二漏极选择线DSL2间隔开。
第二漏极选择线DSL2可以在第一方向D1上与第一漏极选择线DSL1间隔开。第一漏极选择线DSL1和第二漏极选择线DSL2可以通过设置于其间的绝缘结构151彼此电分离。
第一漏极选择线DSL1可以被第一列的第一沟道结构CH11至第四沟道结构CH14和第二列的第一沟道结构CH21至第四沟道结构CH24贯穿。
第一列的第五沟道结构CH15至第八沟道结构CH18可以在第一方向D1与第一列的第一沟道结构CH11至第四沟道结构CH14相邻，并且第二列的第五沟道结构CH25至第八沟道结构CH28可以在第一方向D1上与第二列的第一沟道结构CH21至第四沟道结构CH24相邻。第二漏极选择线DSL2可以被第一列的第五沟道结构CH15至第八沟道结构CH18和第二列的第五沟道结构CH25至第八沟道结构CH28贯穿。
第一列的第四沟道结构CH14和第一列的第五沟道结构CH15可以彼此相邻，并且绝缘结构151插置于其间。第一列的第四沟道结构CH14可以包括与绝缘结构151交叠的第一区域AR1、以及从第一区域AR1在远离第一列的第五沟道结构CH15的方向上延伸的第二区域AR2。第一列的第五沟道结构CH15可以在第一方向D1上与绝缘结构151间隔开。
第二列的第四沟道结构CH24和第二列的第五沟道结构CH25可以彼此相邻，并且绝缘结构151插置于其间。绝缘结构151可以在第一方向D1上与第二列的第四沟道结构CH24间隔开。第五沟道结构CH25可以包括与绝缘结构151交叠的第一区域AR1和从第一区域AR1在远离第二列的第四沟道结构CH24的方向上延伸的第二区域AR2。
如图5所示，第一列的第四沟道结构CH14和第二列的第五沟道结构CH25可以在第一区域AR1中比在第二区域AR2中沿第三方向D3形成得更短。如图5所示，第一列的第四沟道结构CH14和第二列的第五沟道结构CH25可以在第三方向D3上在第二区域AR2中沿着绝缘结构151的侧壁延伸。
第一列的第一沟道结构CH11至第八沟道结构CH18和第二列的第一沟道结构CH21至第八沟道结构CH28可以在第三方向D3延伸，以穿过源极选择线SSL和多条字线WL1至WLn。源极选择线SSL和多条字线WL1至WLn中的每一条可以在第一方向D1上连续延伸，以围绕第一列的第一沟道结构CH11至第四沟道结构CH14和第二列的第一沟道结构CH21至第四沟道结构CH24并且围绕第一列的第五沟道结构CH15至第八沟道结构CH18和第二列的第五沟道结构CH25至第八沟道结构CH28。
多个接触插塞可以包括第一接触组的第一接触插塞CT11至第八接触插塞CT18以及第二接触组的第一接触插塞CT21至第八接触插塞CT28。
第一列的第一沟道结构CH11至第四沟道结构CH14可以通过第一接触组的第一接触插塞CT11至第四接触插塞CT14分别连接到第一组的第一位线BL11至第四位线BL14。第一列的第五沟道结构CH15至第八沟道结构CH18可以通过第一接触组的第五接触插塞CT15至第八接触插塞CT18分别连接到第一组的第一位线BL11至第四位线BL14。
第二列的第一沟道结构CH21至第四沟道结构CH24可以通过第二接触组的第一接触插塞CT21至第四接触插塞CT24分别连接到第二组的第一位线BL21至第四位线BL24。第二列的第五沟道结构CH25至第八沟道结构CH28可以通过第二接触组的第五接触插塞CT25至第八接触插塞CT28分别连接到第二组的第一位线BL21至第四位线BL24。
图8是例示图4所示的半导体存储器装置的一部分的立体图。
参照图8，栅极层叠物GST可以设置在垂直结构VS的两侧。每个栅极层叠物GST可以包括在第三方向D3上交替地设置的多个层间绝缘层111和多个导电图案113。垂直结构VS的导电源极接触结构143可以通过侧壁绝缘层141与多个导电图案113电分离。
多个导电图案113可以包括源极选择线SSL、多条字线WL1至WLn、以及在第三方向D3上与多条字线WL1至WLn间隔开设置的第一漏极选择线DSL1和第二漏极选择线DSL2。
绝缘结构151可以在栅极层叠物GST的第一漏极选择线DSL1和第二漏极选择线DSL2之间延伸。可以控制绝缘结构151的深度，以便不穿过源极选择线SSL和多条字线WL1至WLn。
在栅极层叠物GST中，多个单元插塞CP可以在第一方向D1和第二方向D2上彼此间隔开。多个单元插塞CP中的一些可以包括与绝缘结构151交叠的区域。
在下文中，描述了根据本公开的实施方式的制造半导体存储器装置的方法。
图9是例示根据本公开的实施方式的制造半导体存储器装置的方法的平面图。
参照图9，可以在包括基板、多个层、源极结构、外围电路结构等的下结构(未示出)上形成初步层叠物PST。初步层叠物PST可以在彼此不同的第一方向D1和第二方向D2上延伸。初步层叠物PST可以包括在第一方向D1上彼此间隔开的多个单元阵列区域。作为实施方式，初步层叠物PST可以包括彼此间隔开的第一单元阵列区域CR1至第三单元阵列区域CR3。第一单元阵列区域CR1可以设置在第二单元阵列区域CR2和第三单元阵列区域CR3之间。第一单元阵列区域CR1可以在第一方向D1上与第二单元阵列区域CR2间隔开，并且第三单元阵列区域CR3可以在第一方向D1上与第一单元阵列区域CR1间隔开。
随后，可以在第一单元阵列区域CR1至第三单元阵列区域CR3中的每一个中形成穿过初步层叠物PST的多个单元插塞CP。多个单元插塞CP可以布置为在第一方向D1和第二方向D2上彼此间隔开。多个单元插塞CP可以根据参照图4和图5描述的布置规则穿过初步层叠物PST。
图10A至图10E是例示根据本公开的实施方式的制造半导体存储器装置的方法的立体图。
图10A是例示图9所示的初步层叠物PST的一部分的立体图。
参照图10A，初步层叠物PST可以包括在第三方向D3上交替地层叠的多个第一材料层和多个第二材料层。多个第二材料层可以由相对于多个第一材料层具有蚀刻选择性的材料形成。作为实施方式，多个第一材料层可以用作多个层间绝缘层111，并且多个第二材料层可以用作多个牺牲层213。多个牺牲层213可以相对于多个层间绝缘层111具有大于1的蚀刻选择性。例如，多个层间绝缘层111可以由诸如氧化硅之类的氧化物形成，并且多个牺牲层213可以由诸如氮化硅之类的氮化物形成。本公开的实施方式不限于此。例如，多个第一材料层可以用作多个层间绝缘层111，并且多个第二材料层可以用作用于导电图案的多个导电层。每个导电层可以包括掺杂硅、金属层和金属硅化物层中的至少一种。
在单元阵列区域CR1和CR2中的每一个中，初步层叠物PST可以被多个单元插塞CP贯穿。如参照图5所描述的，每个单元插塞CP可以包括阻挡绝缘层BI、数据储存层DS、隧道绝缘层TI和沟道结构CH。如参照图5所描述的，沟道结构CH可以包括沟道层121、芯绝缘层123和掺杂半导体层125。
形成多个单元插塞CP可以包括在单元阵列区域CR1和CR2中的每一个中形成穿过初步层叠物PST的多个孔H；沿着每个孔H的侧壁形成阻挡绝缘层BI；沿着阻挡绝缘层BI形成数据储存层DS；沿着数据储存层TS形成隧道绝缘层TI；以及沿着隧道绝缘层TI形成沟道层121。当孔H的中央区域被打开而没有用沟道层121填充时，可以在孔H的中央区域中形成芯绝缘层123。随后，可以去除芯绝缘层123的一部分以形成打开孔H的中央区域的一部分的凹陷区域。此后，可以在凹陷区域中形成掺杂半导体层125。掺杂半导体层125中的导电型杂质可以被扩散到围绕掺杂半导体层125的沟道层121的局部区域中。
多个单元插塞CP可以设置为在第二方向D2上彼此间隔开的多个列。例如，多个单元插塞CP可以包括在第一方向D1上布置成排的第一列的多个第一单元插塞CP1以及在第一方向D1上布置成排的第二列的多个第二单元插塞CP2。第一列的多个第一单元插塞CP1可以在第二方向上与第二列的多个第二单元插塞CP2间隔开。例如，彼此相邻的第一单元插塞CP1和第二单元插塞CP2的中心点PP1和PP2之间在第二方向D2上的间隔距离S可以限定为大于在第二方向D2上的宽度W。
图10B和图10C例示了跟随在图10A所示的工艺之后的后续工艺的实施方式。
参照图10B，可以在第一方向D1上相邻的单元阵列区域(例如，CR1和CR2)之间形成穿过初步层叠物PST的狭缝221。
参照图10C，可以通过狭缝221执行用多个导电图案113代替图10B所示的多个牺牲层213的代替工艺。如图10A所示，第一单元插塞CP1的中心点PP1和第二单元插塞CP2的中心点PP2之间在第二方向D2上的间隔距离S可以限定为大于每个单元插塞CP在第二方向D2上的宽度W。因此，在执行代替工艺的同时，可以通过在第二方向D2上相邻的单元插塞CP之间的空间去除图10B所示的牺牲层213。另外，在执行代替工艺的同时，导电图案113可以通过在第二方向D2上相邻的单元插塞CP之间的空间输入到每个单元阵列区域的中央部分(例如，CR1C)。单元阵列区域的中央部分CR1C可以限定为设置于比单元阵列区域的边缘部分CR1E距狭缝221更远的位置的区域。
当参照图10A描述的第二材料层由用于导电图案的导电层形成时，可以省略上述代替工艺。
图10D是例示在提供了被狭缝221贯穿并且在第三方向D3上交替地设置的层间绝缘层111和导电图案113之后的后续工艺的实施方式的图。
参照图10D，垂直结构VS可以形成于图10C所示的狭缝221内部。作为实施方式，形成垂直结构VS可以包括在图10C所示的狭缝221的侧壁上形成侧壁绝缘层141，并且在通过侧壁绝缘层141打开的狭缝221内部形成导电源极接触结构143。
图10E是例示将多个导电图案113中的至少一个分离成多条漏极选择线DSL的工艺的实施方式。
参照图10E，可以形成穿过多个导电图案113当中设置在最上层上的至少一层的导电图案的沟槽231。沟槽231可以与多个单元插塞CP中的一些(例如，CP_OL)交叠。在形成沟槽231的同时，可以去除单元插塞CP_OLE中与沟槽231交叠的沟道结构CH的一部分。
可以通过上述沟槽231限定在第一方向D1上间隔开的漏极选择线DSL。漏极选择线DSL下方的导电图案113可以不穿过沟槽231并且可以定义为多条字线WL1至WLn和源极选择线SSL。
随后，可以用图8所示的绝缘结构151填充沟槽231。此后，可以执行用于形成图5所示的多个接触插塞CT和多条位线BL的后续工艺。
图11是例示根据本公开的实施方式的存储器系统的配置的框图。
参照图11，存储器系统1100包括存储器装置1120和存储器控制器1110。
存储器装置1120可以是由多个闪存芯片配置的多芯片封装件。在实施方式中，存储器装置1120可以包括与源极结构间隔开的漏极选择线、与漏极选择线间隔开的第一组的第一位线至第四位线、从源极结构延伸以穿过漏极选择线的第一列的第一沟道结构至第四沟道结构、以及分别将第一列的第一沟道结构至第四沟道结构连接到第一组的第一位线至第四位线的第一接触组的第一接触插塞至第四接触插塞。第一列的第一沟道结构至第四沟道结构中的每一个可以延伸以与第一组的第一位线至第四位线交叠。
存储器控制器1110可以被配置为控制存储器装置1120，并且可以包括静态随机存取存储器(SRAM)1111、中央处理单元(CPU)1112、主机接口1113、纠错块1114和存储器接口1115。SRAM 1111用作CPU 1112的操作存储器，CPU 1112执行存储器控制器1110的用于数据交换的总体控制操作，并且主机接口1113包括连接到存储器系统1100的主机的数据交换协议。纠错块1114检测从存储器装置1120读取的数据中包含的错误，并纠正检测到的错误。存储器接口1115执行与存储器装置1120的接口连接。存储器控制器1110还可以包括存储用于与主机接口连接的代码数据的只读存储器(ROM)。
上述存储器系统1100可以是其中组合有存储器装置1120和存储器控制器1110的存储卡或固态驱动器(SSD)。例如，当存储器系统1100是SSD时，存储器控制器1110可以通过诸如通用串行总线(USB)、多媒体卡(MMC)、快速外围组件互连(PCI-E)、串行高级技术附件(SATA)、并行高级技术附件，小型计算机系统接口(SCSI)、增强型小磁盘接口(ESDI)和集成驱动电子设备(IDE)之类的各种接口协议之一与外部(例如，主机)通信。
图12是例示根据本公开的实施方式的计算系统的配置的框图。
参照图12，计算系统1200可以包括电连接到系统总线1260的CPU 1220、随机存取存储器(RAM)1230、用户接口1240、调制解调器1250和存储器系统1210。当计算系统1200是移动装置时，还可以包括用于向计算系统1200供应操作电压的电池，并且还可以包括应用芯片组、图像处理器、移动DRAM等。
存储器系统1210包括存储器装置1212和存储器控制器1211。
在实施方式中，存储器装置1212可以包括与源极结构间隔开的漏极选择线、与漏极选择线间隔开的第一组的第一位线至第四位线、从源极结构延伸以穿过漏极选择线的第一列的第一沟道结构至第四沟道结构、以及分别将第一列的第一沟道结构至第四沟道结构连接到第一组的第一位线至第四位线的第一接触组的第一接触插塞至第四接触插塞。第一列的第一沟道结构至第四沟道结构中的每一个可以延伸以与第一组的第一位线至第四位线交叠。
根据本公开的实施方式，可以通过控制沟道结构的宽度以与至少四条位线交叠来提高沟道结构形成工艺的稳定性。因此，在实施方式中，可以提高半导体存储器装置的制造工艺的稳定性。
相关申请的交叉引用
本申请要求于2022年3月18日在韩国知识产权局提交的韩国专利申请No.10-2022-0034262的优先权，其全部公开内容通过引用并入本文。

Claims (15)

1.一种半导体存储器装置，所述半导体存储器装置包括：
源极结构，所述源极结构具有在第一方向和与所述第一方向不同的第二方向上延伸的表面；
第一漏极选择线，所述第一漏极选择线在第三方向上与所述源极结构间隔开，所述第三方向与所述源极结构的所述表面交叉；
第一组位线，所述第一组位线包括第一位线、第二位线、第三位线和第四位线，其中，所述第一组位线在所述第三方向上与所述第一漏极选择线间隔开，其中，所述第一组位线的所述第一位线至所述第四位线在所述第一方向上延伸，并且其中，所述第一组位线的所述第一位线至所述第四位线在所述第二方向上彼此间隔开；
第一列沟道结构，所述第一列沟道结构包括第一沟道结构、第二沟道结构、第三沟道结构和第四沟道结构，其中，所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构在所述第一方向上彼此间隔开，并且其中，所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构各自从所述源极结构在所述第三方向上延伸以穿过所述第一漏极选择线；
第一接触组的接触插塞，所述第一接触组的接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞和第四接触插塞，其中，所述第一接触组的接触插塞的所述第一接触插塞至所述第四接触插塞分别将所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构连接到所述第一组位线的所述第一位线至所述第四位线；以及
字线，所述字线设置在所述第一漏极选择线和所述源极结构之间并且围绕所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构，
其中，所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构中的每一个在所述第二方向上延伸以与所述第一组位线的所述第一位线至所述第四位线交叠。
2.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
第二列沟道结构，所述第二列沟道结构包括第一沟道结构、第二沟道结构、第三沟道结构和第四沟道结构，其中，所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构设置在从所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构在相对于所述第一组位线的所述第一位线至所述第四位线的对角方向上移位的位置，并且其中，所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构各自从所述源极结构在所述第三方向上延伸以穿过所述第一漏极选择线；
第二组位线，所述第二组位线包括第一位线、第二位线、第三位线和第四位线，其中，所述第二组位线的所述第一位线至所述第四位线与所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构中的每一个交叠，其中，所述第二组位线的所述第一位线至所述第四位线在所述第一方向上延伸，并且其中，所述第二组位线的所述第一位线至所述第四位线在所述第二方向上彼此间隔开；以及
第二接触组的接触插塞，所述第二接触组的接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞和第四接触插塞，其中，所述第二接触组的接触插塞的所述第一接触插塞至所述第四接触插塞分别将所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构连接到所述第二组位线的所述第一位线至所述第四位线。
3.根据权利要求2所述的半导体存储器装置，其中，所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构在所述第二方向上与所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构间隔开。
4.根据权利要求2所述的半导体存储器装置，其中，所述第一组位线的所述第一位线至所述第四位线与所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构不交叠，并且
所述第二组位线的所述第一位线至所述第四位线与所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构不交叠。
5.根据权利要求1所述的半导体存储器装置，所述半导体存储器装置还包括：
第二漏极选择线，所述第二漏极选择线在所述第一方向上与所述第一漏极选择线间隔开；
所述第一列沟道结构的第五沟道结构、第六沟道结构、第七沟道结构和第八沟道结构，所述第一列沟道结构的所述第五沟道结构、所述第六沟道结构、所述第七沟道结构和所述第八沟道结构与所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构在所述第一方向上相邻，并且所述第一列沟道结构的所述第五沟道结构至所述第八沟道结构各自从所述源极结构在所述第三方向上延伸以穿过所述第二漏极选择线；以及
所述第一接触组的接触插塞的第五接触插塞、第六接触插塞、第七接触插塞和第八接触插塞，所述第一接触组的接触插塞的所述第五接触插塞、所述第六接触插塞、所述第七接触插塞和所述第八接触插塞分别将所述第一列沟道结构的所述第五沟道结构至所述第八沟道结构连接到所述第一组位线的所述第一位线至所述第四位线。
6.根据权利要求5所述的半导体存储器装置，其中，所述字线在所述第一方向上连续延伸以围绕所述第一列沟道结构的第五沟道结构至第八沟道结构。
7.根据权利要求5所述的半导体存储器装置，所述半导体存储器装置还包括：
绝缘结构，所述绝缘结构设置在所述第一漏极选择线和所述第二漏极选择线之间。
8.根据权利要求7所述的半导体存储器装置，其中，所述第一列沟道结构的所述第四沟道结构和所述第一列沟道结构的所述第五沟道结构彼此相邻，并且所述绝缘结构插置于所述第一列沟道结构的所述第四沟道结构和所述第一列沟道结构的所述第五沟道结构之间，
所述第一列沟道结构的所述第五沟道结构在所述第一方向上与所述绝缘结构间隔开，并且
所述第一列沟道结构的所述第四沟道结构包括与所述绝缘结构交叠的第一区域和从所述第一区域在远离所述第一列沟道结构的所述第五沟道结构的方向上延伸的第二区域。
9.根据权利要求8所述的半导体存储器装置，其中，所述第一列沟道结构的所述第四沟道结构形成为在所述第三方向上在所述第一区域中比在所述第二区域中更短，并且
所述第一列沟道结构的所述第四沟道结构在所述第二区域中沿着所述绝缘结构的侧壁在所述第三方向上延伸。
10.一种半导体存储器装置，所述半导体存储器装置包括：
源极结构，所述源极结构具有在第一方向和与所述第一方向不同的第二方向上延伸的表面；
字线，所述字线设置为在与所述源极结构的所述表面交叉的第三方向上与所述源极结构间隔开；
绝缘结构，所述绝缘结构与所述字线交叠，所述绝缘结构在所述第二方向上延伸；
第一漏极选择线和第二漏极选择线，所述第一漏极选择线和所述第二漏极选择线在所述第三方向上与所述字线间隔开并且在所述第一方向上彼此间隔开，并且所述绝缘结构插置于所述第一漏极选择线和所述第二漏极选择线之间；
第一列沟道结构，所述第一列沟道结构包括第一沟道结构、第二沟道结构、第三沟道结构、第四沟道结构、第五沟道结构、第六沟道结构、第七沟道结构和第八沟道结构，其中，所述第一列沟道结构的所述第一沟道结构至所述第八沟道结构沿着所述第一方向彼此间隔开，其中，所述第一列沟道结构的所述第一沟道结构至所述第八沟道结构中的每一个在所述第三方向上从所述源极结构延伸，其中，所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构中的每一个穿过所述字线和所述第一漏极选择线，并且其中，所述第一列沟道结构的所述第五沟道结构至所述第八沟道结构中的每一个穿过所述字线和所述第二漏极选择线；
第一组位线，所述第一组位线包括第一位线、第二位线、第三位线和第四位线，其中，所述第一组位线的所述第一位线至所述第四位线在所述第二方向上彼此间隔开，并且其中，所述第一组位线的所述第一位线至所述第四位线在所述第一方向上延伸以与所述第一列沟道结构的所述第一沟道结构至所述第八沟道结构交叠；以及
第一接触组的接触插塞，所述第一接触组的接触插塞包括第一接触插塞、第二接触插塞、第三接触插塞、第四接触插塞、第五接触插塞、第六接触插塞、第七接触插塞和第八接触插塞，其中，所述第一接触组的接触插塞的所述第一接触插塞至所述第四接触插塞分别将所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构连接到所述第一组位线的所述第一位线至所述第四位线，并且其中，所述第一接触组的接触插塞的所述第五接触插塞至所述第八接触插塞分别将所述第一列沟道结构的所述第五沟道结构至所述第八沟道结构连接到所述第一组位线的所述第一位线至所述第四位线。
11.根据权利要求10所述的半导体存储器装置，所述半导体存储器装置还包括：
第二列沟道结构，所述第二列沟道结构包括第一沟道结构、第二沟道结构、第三沟道结构、第四沟道结构、第五沟道结构、第六沟道结构、第七沟道结构和第八沟道结构，其中，所述第二列沟道结构的所述第一沟道结构至所述第八沟道结构中的每一个从所述源极结构在所述第三方向上延伸，其中，所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构设置在从所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构在相对于所述第一组位线的所述第一位线至所述第四位线的对角方向上移位的位置，其中，所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构中的每一个穿过所述字线和所述第一漏极选择线，其中，所述第二列沟道结构的所述第五沟道结构至所述第八沟道结构设置在从所述第一列沟道结构的所述第五沟道结构至所述第八沟道结构在相对于所述第一组位线的所述第一位线至所述第四位线的对角方向上移位的位置，并且其中，所述第二列沟道结构的所述第五沟道结构至所述第八沟道结构中的每一个穿过所述字线和所述第二漏极选择线；以及
第二组位线，所述第二组位线包括第一位线、第二位线、第三位线和第四位线，其中，所述第二组位线的所述第一位线至所述第四位线在所述第二方向上彼此间隔开，其中，所述第二组位线的所述第一位线至所述第四位线在所述第一方向上延伸以与所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构交叠并且与所述第二列沟道结构的所述第五沟道结构至所述第八沟道结构交叠。
12.根据权利要求11所述的半导体存储器装置，其中，所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构在所述第二方向上与所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构间隔开，并且
所述第一列沟道结构的所述第五沟道结构至所述第八沟道结构在所述第二方向上与所述第二列沟道结构的所述第五沟道结构至所述第八沟道结构间隔开。
13.根据权利要求11所述的半导体存储器装置，其中，所述第一列沟道结构的所述第四沟道结构和所述第一列沟道结构的所述第五沟道结构彼此相邻，并且所述绝缘结构插置于所述第一列沟道结构的所述第四沟道结构和所述第一列沟道结构的所述第五沟道结构之间，
所述第二列沟道结构的所述第四沟道结构和所述第二列沟道结构的所述第五沟道结构彼此相邻，并且所述绝缘结构插置于所述第二列沟道结构的所述第四沟道结构和所述第二列沟道结构的所述第五沟道结构之间，
所述第一列沟道结构的所述第五沟道结构在所述第一方向上与所述绝缘结构间隔开，
所述绝缘结构在所述第一方向上与所述第二列沟道结构的所述第四沟道结构间隔开，并且
所述第一列沟道结构的所述第四沟道结构和所述第二列沟道结构的所述第五沟道结构中的每一个包括与所述绝缘结构交叠的第一区域和从所述第一区域延伸的第二区域。
14.根据权利要求13所述的半导体存储器装置，其中，所述第一列沟道结构的所述第四沟道结构和所述第二列沟道结构的所述第五沟道结构中的每一个形成为在所述第三方向上在所述第一区域中比在所述第二区域中更短，并且
所述第一列沟道结构的所述第四沟道结构和所述第二列沟道结构的所述第五沟道结构中的每一个在所述第二区域中沿着所述绝缘结构的侧壁在所述第三方向上延伸。
15.根据权利要求11所述的半导体存储器装置，其中，所述第一组位线的所述第一位线至所述第四位线与所述第二列沟道结构的所述第一沟道结构至所述第四沟道结构和所述第二列沟道结构的所述第五沟道结构至所述第八沟道结构不交叠，并且
所述第二组位线的所述第一位线至所述第四位线与所述第一列沟道结构的所述第一沟道结构至所述第四沟道结构和所述第一列沟道结构的所述第五沟道结构至所述第八沟道结构不交叠。
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