JP2011155064A - 半導体装置およびその製造方法 - Google Patents

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Abstract

【課題】メモリセル領域の配線容量を低減し、かつ、周辺回路領域の配線抵抗を低減した半導体装置とその製造方法の提供。
【解決手段】本発明の半導体装置の製造方法は、メモリセル領域に縦型ＭＯＳトランジスタを、周辺回路領域にプレーナ型ＭＯＳトランジスタを形成し、前記縦型ＭＯＳトランジスタ上に深孔型立体キャパシタ素子１０を形成する第１工程と、キャパシタ素子１０上にメモリセル領域全体を覆うようにキャパシタ上部電極層３１を形成し、前記メモリセル領域の上面の位置を、前記周辺回路領域の上面の位置よりも高く設定する第２工程と、前記周辺回路領域に第２コンタクトプラグ３５を形成する第３工程と、前記メモリセル領域のキャパシタ上部電極層３１上にセル部上部配線３８を形成し、前記周辺回路領域に第２コンタクトプラグ３５と接続し、セル部上部配線３８よりも鉛直方向の膜厚が厚い周辺部上部配線３９を形成する第４工程とを備える。
【選択図】図１０

Description

本発明は、半導体装置およびその製造方法に関する。
半導体装置の配線はデバイスの高速動作および低電圧化の観点から、低抵抗化が要求されている。
メモリセル領域に３次元（３Ｄ）ピラートランジスタを用いた４Ｆ２ＤＲＡＭセルでは、メモリセルを構成するローカル埋め込みビット線を周辺で引き上げ、グローバルビット線に接続する必要がある。そのため、メモリセル上ではグローバルビット線を２Ｆの狭ピッチで配置せざるを得ず、グローバルビット線間の配線容量の低減が問題となる。メモリセル領域の配線容量を低減する対策としてグローバルビット線の高さを低減する方法が知られている。一方、周辺回路領域の周辺配線では、デバイスの高速動作及び低電圧化の観点から低抵抗化が要求される。周辺回路領域の配線を低抵抗化するためには、配線を厚くする必要がある。その結果、メモリセル領域の配線は薄く（高さを低く）、周辺回路領域の配線は厚く（高さを高く）し、形状（深さ）の異なる配線を同時に形成する必要が生じる。
メモリセル領域と周辺回路領域の配線の厚さが異なるように配線を形成する技術として、特許文献１が開示されている。
特開平１０−２２３８５８号公報
しかしながら、上記特許文献１に記載の技術では、メモリセル領域に３Ｄピラートランジスタを用いた４Ｆ２ＤＲＡＭセルのような狭ピッチ構造の半導体装置には適用することが困難であった。したがって、３Ｄピラートランジスタを用いた４Ｆ２ＤＲＡＭセルのような狭ピッチ構造の半導体装置において、メモリセル領域の配線容量を低減し、かつ、周辺回路領域の配線抵抗を低減するために、メモリセル領域と周辺回路領域に高さの異なる配線を形成された半導体装置とその製造方法が求められている。
本発明の半導体装置の製造方法は、メモリセル領域と周辺回路領域よりなる半導体装置の製造方法であって、前記メモリセル領域に縦型ＭＯＳトランジスタを形成し、前記周辺回路領域にプレーナ型ＭＯＳトランジスタを形成し、さらに、前記メモリセル領域の縦型ＭＯＳトランジスタ上に深孔型立体キャパシタ素子を形成する第１工程と、前記キャパシタ素子上に前記メモリセル領域全体を覆うようにキャパシタ上部電極層を形成し、前記メモリセル領域の上面の位置を、該キャパシタ上部電極層の膜厚分だけ、前記周辺回路領域の上面の位置よりも高く設定する第２工程と、前記周辺回路領域に周辺部下部配線を介して前記プレーナ型トランジスタに接続された第２コンタクトプラグを形成する第３工程と、 前記メモリセル領域の前記キャパシタ上部電極層上にセル部上部配線を形成し、前記周辺回路領域に前記第２コンタクトプラグと接続し、かつ、前記セル部上部配線よりも鉛直方向の膜厚が厚い周辺部上部配線を形成する第４工程と、を備えることを特徴とする。
本発明の半導体装置は、メモリセル領域と周辺回路領域よりなる半導体装置であって、 前記メモリセル領域は、縦型ＭＯＳトランジスタと、前記縦型ＭＯＳトランジスタにセルコンタクトプラグ及びキャパシタコンタクトプラグを介して接続された深孔立体型キャパシタ素子と、前記キャパシタ素子上に形成されたキャパシタ上部電極層と、前記キャパシタ上部電極層上に形成されたセル上部配線と、を備えてなり、前記周辺回路領域は、プレーナ型ＭＯＳトランジスタと、前記プレーナ型ＭＯＳトランジスタに第１コンタクトプラグを介して接続された周辺部下部配線と、前記周辺部下部配線に第２コンタクトプラグを介して接続され、かつ、前記メモリセル領域の前記セル部上部配線よりも鉛直方向の膜厚が厚くなるように形成された周辺部上部配線と、を備えることを特徴とする。
上記の構成によれば、メモリセル領域には高さが低いセル上部配線を、周辺回路領域には高さが高い周辺部上部配線を形成する構造となるため、メモリセル領域の配線容量を低減し、かつ、周辺回路領域の配線抵抗を低減することができる。
本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図であって、図３の１Ｂ−１Ｂ’線の断面工程図である。 本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図であって、図１の１Ｃ−１Ｃ’線の断面図に埋め込みビット線を重ねて表示した断面工程図である。 本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第１実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第１実施形態に係る半導体装置の一例を示す断面模式図であって、図１２の８Ａ−８Ａ’線の断面模式図である。 本発明の第１実施形態に係る半導体装置の一例を示す断面模式図であって、図１２の８Ｂ−８Ｂ’線の断面模式図である。 本発明の第１実施形態に係る半導体装置の一例の平面構造を示す概略構成図である。 本発明の第１実施形態に係る半導体装置のメモリセルアレイの構成図である。 本発明の第２実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第２実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第２実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第２実施形態に係る半導体装置の一例を示す断面模式図である。 本発明の第３実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第３実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第３実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第３実施形態に係る半導体装置の製造方法を示す断面工程図である。 本発明の第３実施形態に係る半導体装置の一例を示す断面模式図である。 本発明の第４実施形態に係る半導体装置の一例を示す断面模式図である。 従来の半導体装置の一例を示す断面模式図である。
以下、本発明を実施するための形態について説明する。
（第１実施形態）
本発明の第１実施形態に係る半導体装置の一例として、ＤＲＡＭ（Dynamic Random Access Memory）素子を形成する場合に、メモリセル領域には縦型ＭＯＳ（Metal Oxide Semiconductor）トランジスタを設け、周辺回路領域にはプレーナ型ＭＯＳトランジスタを設ける構成とする場合について説明する。
＜半導体装置＞
第１実施形態に係る半導体装置の一例について、図１０〜図１３を参照して説明する。
本実施形態の半導体装置に係るＤＲＡＭ素子は、メモリセル領域と周辺回路領域とから概略構成されている。周辺回路領域は、メモリセル領域と隣接して配置される。周辺回路領域には、センスアンプ回路や、ワード線の駆動回路、外部との入出力回路等が含まれる。
図１２は、本実施形態の半導体装置を上面から見た概略構成図であり、図１２においては一部の構成要素は省略している。図１０は、図１２の８Ａ−８Ａ’線に対応する断面模式図であり、図１１は、図１２の８Ｂ−８Ｂ’線に対応する断面模式図である。なお、これらの図は半導体装置の構成を説明するためのものであり、図示される各部の大きさや寸法は、実際の半導体装置の寸法関係とは異なっている。
図１２では、メモリセルアレイ、メモリセルアレイから周辺回路領域の境界領域、周辺回路領域を表している。図１２に示すように、本実施形態においては、ビット線が延在する方向をＸ方向、ワード線が延在する方向をＹ方向、半導体装置の鉛直方向をＺ方向と定義する。また、以下の説明において、メモリセル領域をセル部Ｓ１、周辺回路領域を周辺部Ｓ２と略称することがある。
まず、セル部Ｓ１について図３、図１０〜図１２を用いて説明する。セル部Ｓ１は、図１０に示すように、メモリセル用の縦型ＭＯＳトランジスタであるセルトランジスタＴｒ１と、セルトランジスタＴｒ１にセルコンタクトプラグ８及びキャパシタコンタクトプラグ９を介して接続された深孔立体型キャパシタであるキャパシタ素子（容量部）１０と、キャパシタ素子１０上に形成されたキャパシタ上部電極層３１と、キャパシタ上部電極層３１上に第５層間絶縁膜Ａ３２及び第５層間絶縁膜Ｂ３３を介して形成されたセル部上部配線３８とから概略構成されている。
図１０において、半導体基板１は所定濃度の第１導電型（例えば、Ｐ型）の不純物を含有する半導体、例えばシリコンにて形成されている。この半導体基板１には、素子分離領域２が形成されている。素子分離領域２は、半導体基板１の表面にＳＴＩ（Shallow Trench Isolation）法によりシリコン酸化膜（ＳｉＯ２）等の絶縁膜を埋没することで形成され、隣接するセル部アクティブ領域Ｋ１との間を絶縁分離し、区画している。
半導体基板１には柱状のセル部半導体ピラー３がマトリクス状に複数立設されている。このセル部半導体ピラー３は、図３に示すように、ワード線５と埋め込みビット線４により区画されており、平面視で矩形状となっている。セル部半導体ピラー３の下部には、ソース及びドレインの一方として機能するセル部第１拡散層６が形成されており、セル部半導体ピラー３の上部には、ソース及びドレインの他方として機能するセル部第２拡散層７が形成されている。
Ｙ方向に隣接するセル部半導体ピラー３間の溝部（以下、「第１溝」と称する。）の下部には、シリコン酸化膜等の第一溝絶縁膜４ａを介して半導体基板１と対向する埋め込みビット線４が形成されている。この埋め込みビッド線４はその側壁に形成された第１溝側壁コンタクトを介してセル部第１拡散層６と接続している。埋め込みビット線４は、例えば、熱処理耐性、耐酸化性に優れる不純物ドープトシリコン膜により形成されている。セル部第１拡散層６は、熱処理により埋め込みビット線４に含まれる不純物が第１溝側壁コンタクト４ｂを介してセル部半導体ピラー３下部に拡散されることにより形成される。
セル部ゲート絶縁膜５ａを介してセル部半導体ピラー３と対向するとともに、セル部半導体ピラー３側壁上部を覆う構成のワード線５が形成されている。本実施形態では、ワード線５は、縦型ＭＯＳトランジスタのチャネル領域（セル部半導体ピラー３）の外周を完全に囲むサラウンドゲート構造となる。セル部ゲート絶縁膜５ａは、例えば、窒化シリコン等により形成されている。
ワード線５は、例えば、リンや砒素などの不純物を導入したポリシリコン膜により形成されている。ワード線５の材料としては、不純物ドープトシリコン膜に限定されず、チタン膜（Ｔｉ）、窒化チタン膜（ＴｉＮ）、タンタル膜（Ｔａ）、窒化タンタル膜（ＴａＮ）、タングステン膜（Ｗ）等の高融点金属膜を用いても良いし、ポリシリコン膜と高融点金属膜の積層体を用いても良い。また、ワード線５の上部には、シリコン酸化膜からなる溝部埋め込み絶縁膜５ｂが形成されており、ワード線５の上部を保護している。
図３に示すように、隣接するセル部半導体ピラー３の間隔は、Ｙ方向において相対的に狭く、Ｘ方向において相対的に広く設定されている。具体的には、Ｙ方向に隣接するセル部半導体ピラー３の間隔は、ワード線５の膜厚（水平方向の幅）の２倍未満に設定されている。これに対し、Ｘ方向に隣接するセル部半導体シリコンピラー３の間隔は、ワード線５の膜厚（水平方向の幅）の２倍超に設定されている。これにより、ワード線方向に隣接するセル部半導体ピラー３を覆うワード線５は互いに接触する一方、ビット線方向に隣接するセル部半導体ピラー３を覆うワード線５は互いに分離される。また、Ｙ方向に隣接するセル部半導体ピラー３間の溝部である第１溝の下部に形成された埋め込みビット線４と、第１溝の上部に形成されたワード線５との間には、シリコン酸化膜等よりなる埋め込みビット線上絶縁膜４ｃが形成されており、これにより、埋め込みビット線４とワード電極５とは絶縁されている。
セル部半導体ピラー３の上部のセル部第２拡散層７の周囲には筒状のセル部ゲート絶縁膜５ａが設けられており、これにより、ワード線５とセル部第２拡散層７とは絶縁されている。セル部第２拡散層７は、例えば、セル部半導体ピラー３の上部に形成したシリコンエピタキシャル層に、半導体基板１中の不純物とは反対の導電型を有する不純物をイオン注入することにより形成される。
このような構成とすることにより、セル部第１拡散層６とセル部第２拡散層７とをソース／ドレイン領域とし、セル部半導体ピラー３をチャネル領域とし、ワード線５の一部をゲートとするセルトランジスタが形成される。
また、図１０に示すように、半導体基板１上にはシリコン酸化膜等の絶縁膜による第１層間絶縁膜１１が形成され、第１層間絶縁膜１１を貫通するようにセルコンタクトプラグ８が形成されている。このセルコンタクトプラグ８は、セル部第２拡散層７と接続するように形成されている。セルコンタクトプラグ８は、例えば、リンを含有した多結晶シリコン層から形成される。
更に、第１層間絶縁膜１１の上にはシリコン酸化膜等の絶縁膜による第２層間絶縁膜１２を介して第３層間絶縁膜１３が形成されている。第２層間絶縁膜１２及び第３層間絶縁膜１３を貫通して、セルコンタクトプラグ８に接続するようにキャパシタコンタクトプラグ９が形成されている。キャパシタコンタクトプラグ９は、例えば、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）を積層した膜により形成されている。
第３層間絶縁膜１３上には、シリコン酸化膜などの絶縁膜による第４層間絶縁膜１４が形成され、キャパシタコンタクトプラグ９に接続するようにキャパシタ素子１０が形成されている。
キャパシタ素子１０は、キャパシタ下部電極１０ａと、キャパシタ上部電極膜１０ｃと、両電極の間に形成された高誘電体のキャパシタ絶縁膜１０ｂとからなる。前記高誘電体としては、例えば、酸化ジルコニウム（ＺｒＯ２）、酸化アルミニウム（Ａｌ２Ｏ３）、酸化ハフニウム（ＨｆＯ２）や、それらの積層体等を用いることができる。キャパシタ下部電極１０ａ及びキャパシタ上部電極膜１０ｃには、窒化チタン、チタン膜、タングステン膜、ルテニウム膜などの高融点金属膜、不純物ドープトシリコン膜、或いはこれらの材料の積層膜等を使用することができる。キャパシタ下部電極１０ａは、キャパシタコンタクトプラグ９と導通している。
キャパシタ素子１０上には、キャパシタ上部電極層１０ｃの上面を覆うように、シリコン酸化膜よりなるキャパシタ電極保護膜１５が形成されている。第４層間絶縁層１４の上方に位置するキャパシタ上部電極層１０ｃとキャパシタ電極保護膜１５とにより構成されるキャパシタ上部電極層３１は、セル部Ｓ１に形成されている複数のメモリセル全体を覆うように形成されている。
キャパシタ上部電極層３１の上面及び側面を覆うように、シリコン酸化膜よりなる第５層間絶縁膜Ａ３２および第５層間絶縁膜Ｂ３３が順次積層形成されている。更に、第５層間絶縁膜Ｂ３３上には、第５層間絶縁膜Ｃ３４および第５層間絶縁膜Ｄ３６が順次積層形成されている。第５層間絶縁膜Ｃ３４としては、例えば、シリコン酸化膜を用いることができ、リン及びホウ素が含まれたＢＰＳＧ（Boron-Phosphorus SiO2 Glass：ホウ素とリンを含むケイ酸ガラス）膜、ＳＯＤ膜（Spin On Directrics：ポリシラザン等の塗布系絶縁膜）、低誘電率膜であるＳｉＯＣ、ＳｉＯＦ等を用いてもよい。第５層間絶縁膜Ｄ３６は、例えば、シリコン酸化膜より形成される。
第５層間絶縁膜Ｂ３３上には、第５層間絶縁膜Ｃ３４および第５層間絶縁膜Ｄ３６を貫通してセル部上部配線３８が形成されている。このセル部上部配線３８は、窒化チタン等のバリアメタル膜と、シード層となるシード膜を銅等より形成した上に、銅膜が形成されている。なお、セル部上部配線３８を構成する金属材料としては、銅膜に限定されるものではなく、アルミニウム膜やタングステン膜を用いてもよい。セル部上部配線３８は、Ｘ方向に延在し、Ｙ方向には埋め込みビット線４と同じピッチで配置されている。
次に、周辺部Ｓ２について、図１０〜図１２を用いて説明する。なお、以下の説明において、上述のセル部Ｓ１の構成要素と同一のものには同一の符号を付し、説明を省略する。
周辺部Ｓ２は、図１０に示すように、周辺回路用のプレーナ型ＭＯＳトランジスタである周辺トランジスタＴｒ２と、周辺トランジスタＴｒ２に第１コンタクトプラグ２３を介して接続された周辺部下部配線２４と、周辺部下部配線２４に第２コンタクトプラグ３５を介し、かつ、セル部上部配線３８よりも鉛直方向の膜厚が厚く（高さが高く）なるように形成された周辺部上部配線３９とから概略構成されている。
図１０に示すように、半導体基板１において素子分離領域２に区画された周辺部アクティブ領域Ｋ２に、ソース／ドレイン拡散層として機能する周辺部拡散層２１、２１が離間して形成され、これら周辺部拡散層２１、２１の間にプレーナ型の周辺部ゲート電極２２が形成されている。ゲート電極２２は、前述したセル部Ｓ１のワード線５と同様の材料により形成されている。
周辺部ゲート電極２２と半導体基板１との間には、周辺部ゲート絶縁膜２２ａが形成されている。周辺部ゲート絶縁膜２２ａとしては、例えば、シリコン酸化膜を用いてもよく、また、単層のシリコン酸化膜以外にハフニウム（Ｈｆ）等を含有した高誘電体膜（Ｈｉｇｈ−Ｋ膜）や、シリコン窒化膜とシリコン酸化膜の積層膜などを用いてもよい。
周辺部ゲート電極２２の側壁には、窒化シリコン（Ｓｉ３Ｎ４）などの絶縁膜による周辺部ゲートサイドウォール膜２２ｂが形成されている。
周辺部拡散層２１は、その下層部に形成されたＬＤＤ（Lightly Doped Drain）拡散層と、その上層部に形成された高濃度拡散層とから構成されている。ＬＤＤ拡散層は、周辺部ゲート電極２２をマスクにして、半導体基板１中の不純物とは反対の導電型を有する不純物を低いドーズ量で注入することにより形成される。また、高濃度拡散層は、周辺部下と電極２２と周辺部ゲートサイドウォール膜２２ｂとをマスクにして、半導体基板１中の不純物とは反対の導電型を有する不純物を、ＬＤＤ拡散層よりも高濃度のドーズ量で注入することにより形成される。
半導体基板１上には第１層間絶縁膜１１及び第２層間絶縁膜１２が形成され、第２層間絶縁膜１２上には、アルミニウム（Ａｌ）、銅（Ｃｕ）等で形成した周辺部下部配線２４が形成されている。更に、第１層間絶縁膜１１及び第２層間絶縁膜１２を貫通して、周辺部拡散層２１と周辺部下部配線２４とを接続するように第１コンタクトプラグ２３が形成されている。第１コンタクトプラグ２３は、ＴｉＮ／Ｔｉ等のバリア膜上にタングステン（Ｗ）等を積層して形成される。周辺部下部配線２４は、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる積層膜で構成されている。
周辺部下部配線２４を覆うように、第３層間絶縁膜１３が形成されている。さらに、第３層間絶縁膜１３上に、第４層間絶縁膜１４、第５層間絶縁膜Ａ３２および第５層間絶縁膜Ｂ３３が順次積層形成されている。第３層間絶縁膜１３、第４層間絶縁膜１４、第５層間絶縁膜Ａ３２および第５層間絶縁膜Ｂ３３を貫通して、周辺部下部配線２４と接続し、かつ、その上面が第５層間絶縁膜Ｂ３３よりも上方となるように第２コンタクトプラグ３５が形成されている。第２コンタクトプラグ３５は、例えば、窒化チタン膜とタングステン膜の積層膜により形成されている。
第５層間絶縁膜Ｂ３３上には、第５層間絶縁膜Ｃ３４を介して第５層間絶縁膜Ｄ３６が形成されている。更に、第５層絶縁膜Ｂ３３上には、第５層間絶縁膜Ｃ３４および第５層間絶縁膜Ｄ３６を貫通し、かつ、第２コンタクトプラグ３５を覆うように周辺部上部配線３９が形成されている。この周辺部上部配線３８は、窒化チタン等のバリアメタル膜と、シード層となるシード膜を銅等より形成した上に、銅膜が形成されている。なお、セル上部配線３８を構成する金属材料としては、銅膜に限定されるものではなく、アルミニウム膜やタングステン膜を用いてもよい。
図１０に示すように、本実施形態において、第２コンタクトプラグ３５の上面は第５層間絶縁膜Ｃ３４の上面と概ね一致する。これは、後述する本発明に係る半導体装置の製造方法に由来する。
図１２は、図１０の８Ｃ−８Ｃ’線で半導体基板１に対して平行な平面（ＸＹ平面）で切った断面図の上に、埋め込みビット線４、キャパシタコンタクトプラグ９、キャパシタ下部電極１０ａ、キャパシタ上部電極層３１、セル部上部配線３８、周辺部上部配線３９を重ねて表示した概略構成図である。図１０に示すように、キャパシタ上部電極層３１はセル部Ｓ１全体を覆うように形成され、周辺部Ｓ２には形成されていない。このため、周辺部Ｓ２の第５層間絶縁膜Ａ３２および第５層間絶縁膜Ｂ３３の上面の高さは、セル部Ｓ１の第５層間絶縁膜Ａ３２および第５層間絶縁膜Ｂ３３の上面の高さよりも低くなっており、セル部Ｓ１と周辺部Ｓ２の境界付近では第５層間絶縁膜Ａ３２および第５層間絶縁膜Ｂ３３よりなる段差が形成されている。このように段差を設けたことにより、セル部上部配線３８の膜厚は薄くすることができ、かつ、周辺部上部配線３９の膜厚は厚くすることができる。
キャパシタ上部電極層３１の高さ（厚み）をｈｃａｐとし、セル部上部配線３８の高さ（厚み）をｈＣとし、周辺部上部配線３９の高さ（厚み）をｈＰとした場合、第５層間絶縁膜Ａ３２及び第５層間絶縁膜Ｂ３３の厚さの和は、セル部Ｓ１および周辺部Ｓ２においてほぼ等しいことから、ｈＰ−ｈＣ≒ｈｃａｐとなる。
図１０〜図１２においては、セル部上部配線３８および周辺部上部配線３９の上面が露出した構成を示しているが、本発明においては、これらの配線上に、必要に応じて、層間絶縁膜、コンタクト、配線、パッシベーション膜等を形成することにより、半導体装置が完成する。
図１３は、本発明に係る半導体装置の一例としてのメモリセルアレイの回路構成図である。この例のメモリセルアレイは４つのメモリアレイユニットＡＲＹ１１、ＡＲＹ１２、ＡＲＹ２１、ＡＲＹ２２とセンスアンプＳＡで構成されており、センスアンプＳＡの左側にメモリセルアレイユニットＡＲＹ１ｊ（ｊ＝１，２）、右側にメモリセルアレイユニットＡＲＹ２ｊ（ｊ＝１，２）が配置されている。
メモリセルアレイユニットＡＲＹ１１、ＡＲＹ１２には主ビット線ＭＢＬ１が共通して形成され、メモリセルアレイユニットＡＲＹ２１、ＡＲＹ２２には主ビット線ＭＢＬ２が共通して形成されている。
主ビット線ＭＢＬ１はトランジスタＴｒ１１を介して副ビット線ＳＢＬ１１に、トランジスタＴｒ１２を介して副ビット線ＳＢＬ１２に接続している。トランジスタＴｒ１１のゲートには選択線ＳＬ１１が、トランジスタＴｒ１２のゲートには選択線ＳＬ１２が接続されている。主ビット線ＭＢＬ２についても同様に、トランジスタＴｒ２１、トランジスタＴｒ２２、選択線ＳＬ２１、選択線ＳＬ２２が形成されている。
それぞれのメモリセルアレイユニットＡＲＹｉｊ（ｉ＝１，２，ｊ＝１，２）は、ワード線Ｗｉｊ１〜Ｗｉｊｎ、副ビット線ＳＢＬｉｊを有し、ワード線Ｗｉｊｘと副ビット線ＳＢＬｉｊの交点にメモリセルＣｉｊｘが形成されている。
選択線ＳＬ１１を活性化させると、主ビット線ＭＢＬ１と副ビット線ＳＢＬ１１とが導通してメモリセルアレイユニットＡＲＹ１１が活性化される。活性化されたメモリセルアレイユニットＡＲＹ１１に属するワード線Ｗ１１ｘを活性化させると、メモリセルＣ１１ｘが活性化され、メモリセルＣ１１ｘと主ビット線ＭＢＬ１が導通する。主ビット線ＭＢＬ１は、センスアンプＳＡに接続されており、センスアンプＳＡにより、選択されたメモリセルＣ１１ｘのデータが検知増幅されて読み出される。これらの構成は、選択線ＳＬ１２、ＳＬ２１、ＳＬ２２についても同様である。このようにビット線は、センスアンプＳＡに直接接続する主ビット線ＭＢＬｉ（ｉ＝１，２）と、メモリセルＣｉｊｘが直接接続される副ビット線ＳＢＬｉｊが主ビット線ＭＢＬｉに接続される階層的な構造をとっており、この構造を階層ビット線構造と呼ぶ。尚、本実施形態の階層ビット線構造では、主ビット線１本に対して、副ビット線が１本形成される構成をとる。
階層ビット線では、メモリセルのデータを読み出し、書き込みを行う際には、そのメモリセルが属する副ビット線の選択線を選択して、その副ビット線を主ビット線と接続させ、副ビット線に属するメモリセルを主ビット線に接続させて行われる。このように、メモリセルのデータを読み出し、書き込みを行う際には、主ビット線に接続されるメモリセルは、その副ビット線に接続されるメモリセルに限定させることができるので、副ビット線に属するメモリセルの個数を少なく設定しておけば主ビット線に接続されるメモリセルの個数を少なくすることができる。
本実施形態の階層ビット線構造では、埋め込みビット線４で副ビット線ＳＢＬｉｊを、セル部上部配線３８で主ビット線ＭＢＬｉを構成する構造をとる。
本実施形態の埋め込みビット線４は底面及び側面が薄い絶縁膜（第１溝絶縁膜４ａ）を介して半導体基板１で囲まれる構造であるため、単位長さあたりの配線容量が大きいという特性を持つ一方、セル部上部配線３８は、周りに近接して導体が形成されないため埋め込みビット線４に比べて配線容量は小さいという特性を持つ。
ところで、センスアンプに接続するビット線の配線容量は大きいほど、センスアンプのメモリセルデータを検知する感度が低下してメモリセルの読み出し特性が劣化しやすいという問題を有する。本実施形態では、埋め込みビット線４で副ビット線を、セル部上部配線３８で主ビット線を形成する階層ビット線構成をとり、副ビット線の長さを適切な長さに設定して（つまり、副ビット線に接続するメモリセルの個数を適切に設定して）、読み出しの際に、主ビット線に付加される埋め込みビット線の配線容量を小さくすることにより、メモリセルの読み出し特性の低下を抑制することが可能となる
また、本実施形態の埋め込みビット線４は、熱処理耐性、耐酸化性に優れるという観点から不純物ドープトシリコン材料を用いている。このような不純物ドープトシリコン膜は配線抵抗が高いという特性を持つ。一方、セル部上部配線３８は、バックエンドプロセスで形成されるので低温プロセスを用いることができ、配線抵抗が小さい銅配線を用いることができる。ビット線は、配線抵抗が高いと配線遅延が大きくなり、読み出し速度、書き込速度に影響を与えるという問題を持つ。本実施形態では、埋め込みビット線４で副ビット線を、セル部上部配線３８で主ビット線を形成する階層ビット線構成をとり、副ビット線の長さを適切な長さに設定して（つまり、副ビット線に接続するメモリセルの個数を適切に設定して）、読み出し、書き込みの際のビット線の配線抵抗を小さくでき、メモリセルのデータのアクセス速度の低下を抑制することが可能となる。
図２４は、従来の方法により、セル部Ｓ１と周辺部Ｓ２に上部配線を形成した場合の半導体装置の一例を示す断面図である。図２４において、図１０に示す本実施形態の半導体装置の構成要素と同一のものには同一の符号を付してあるので、各構成要素の説明は省略する。図２４に示すように、従来の半導体装置では、セル部上部配線３８ｂと周辺部上部配線３９ｂとが、互いに同じ高さ（厚み）を持つ上部配線が形成されていた。しかしながら、周辺部上部配線３９ｂは、大電流を流す配線での信頼性を高めるなどの理由から、周辺部上部配線配線３９ｂの高さを高くすることが要求されるが、周辺部上部配線３９ｂの高さがセル部上部配線３８ｂで制限されて高くできない場合があった。この場合、従来の半導体装置では、周辺部上部配線３９ｂの幅を太くすることで対処されており、その結果チップサイズの拡大を招くという問題が生じる場合があった。
本発明の半導体装置では、セル部Ｓ１には高さが低い（鉛直方向の膜厚が薄い）セル部上部配線３８を、周辺部Ｓ２には高さが高い（鉛直方向の膜厚が厚い）周辺部上部配線３９を形成する構造をとることにより、セル部Ｓ１には高密度な配線を、周辺部Ｓ２には高電流が流せる配線を形成することができる。したがって、メモリセル領域の配線容量を低減し、かつ、周辺回路領域の配線抵抗を低減することができる。
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について、図１〜図１２を参照して説明する。
本実施形態の半導体装置の製造方法は、メモリセル領域（セル部）Ｓ１に縦型ＭＯＳトランジスタであるセルトランジスタＴｒ１を形成し、周辺回路領域（周辺部）Ｓ２にプレーナ型ＭＯＳトランジスタである周辺トランジスタＴｒ２を形成し、さらに、セル部Ｓ１のセルトランジスタＴｒ１上に深孔型立体キャパシタ素子１０を形成する工程（第１工程）と、キャパシタ素子１０上にセル部Ｓ１全体を覆うようにキャパシタ上部電極層３１を形成する工程（第２工程）と、周辺部Ｓ２に第２コンタクトプラグ３５を形成する工程（第３工程）と、セル部上部配線３８及び周辺部上部配線３９を形成する工程（第４工程）と、から概略構成されている。以下、それぞれの工程について詳細に説明する。なお、以下の説明において参照する図面は、本実施形態の半導体装置の製造方法を説明する図面であって、図示される各部の大きさや厚さ等の寸法は、実際の半導体装置の寸法関係とは異なっている。
［第１工程］
図１〜図３は、第１工程を終了した段階の断面図である。図２は、本実施形態に係る半導体装置の製造方法を示す断面工程図であり、図３は、図１の１Ｃ−１Ｃ’線の断面図に埋め込みビット線を重ねて表示した断面工程図であり、図２は、図３の１Ｂ−１Ｂ’線の断面工程図である。
まず、熱酸化法により所定濃度の第１導電型（例えばＰ型）の不純物を導入して第１導電型としたシリコンからなる半導体基板１に、シリコン酸化膜（ＳｉＯ２）等の絶縁膜をＳＴＩ（Shallow Trench Isolation）法等により埋没し、素子分離領域２を形成する。周辺部Ｓ２には、素子分離領域２で区画されて周辺部アクティブ領域Ｋ２が形成され、セル部Ｓ１には、素子分離領域２で区画されてセル部アクティブ領域Ｋ１が形成される。
次いで、セル部Ｓ１に縦型ＭＯＳトランジスタであるセルトランジスタＴｒ１を形成するが、本実施形態の構成のセルトランジスタＴｒ１の製造方法は、本発明者らが先に開示した特開２００９−１０３６６と同様の方法を用いることができる。従って、以下のセルトランジスタＴｒ１の製造方法の説明においては、詳細は省き、概略の手順のみを説明する。
（セルトランジスタＴｒ１形成工程）
まず、Ｘ方向に延在する開口部を持つ第１溝開口マスクを用いて、セル部アクティブ領域Ｋ１の半導体基板１をエッチングして、Ｘ方向に延在する第１溝を形成する。第１溝に挟まれるようにＸ方向に延在する帯状のセル部半導体ピラー３が形成される。この第１溝は、Ｙ方向に隣接するセル部半導体ピラー３間の溝である。
次に、第１溝内底部に第１絶縁膜４ａ介して、熱処理耐性、耐酸化性に優れる不純物ドープトシリコン膜により埋め込みビット線４を形成する。第１絶縁膜４ａは、第一溝側部の一部分では除去されており、この部分が第１溝側壁コンタクト４ｂとなる。埋め込みビット線４は第１溝側壁コンタクト４ｂを介してセル部半導体ピラー３側壁の半導体基板１に接する。この状態で熱処理を行うことにより、埋め込みビット線４の不純物を、第１溝側壁コンタクト４ｂを介して接触したセル部半導体ピラー３側壁に拡散させて、セル部第１拡散層６を形成する。
続いて、Ｙ方向に延在する開口部を持つ第２溝開口マスクを用いて、埋め込みビット線４よりも上に存在するセル部半導体ピラー３を掘り込んで、Ｙ方向に延在する第２溝を形成する。この第２溝は、Ｘ方向に隣接するセル部半導体ピラー３間の溝である。セル部半導体ピラー３は、第１溝と第２溝で区画されて平面で見て矩形状を有するように形成する。この第２溝の深さは、第１溝よりも深さは浅く形成する。Ｙ方向に隣接するセル部半導体ピラー３の間の半導体基板１内には埋め込みビット線４が形成されている。ここで、第１溝の幅よりも第２溝の幅は広く形成する。
次いで、埋め込みビット線４上と、第２溝底部の半導体基板１上とに埋め込みビット線上絶縁膜４ｃを形成する。これにより、埋め込みビット線４と、後の工程で形成されるワード線５の絶縁を確保する。
露出されたセル部半導体ピラー３側壁にセルゲート絶縁膜５ａを形成する。セル部半導体ピラー３側壁、上面を覆ってセル部ゲート電極膜を形成する。セル部ゲート電極膜は、Ｙ方向に隣接するセル部半導体ピラー間の第１溝間が埋め込まれ、Ｘ方向に隣接するセル部半導体ピラー間の第２溝間は埋め込まれないような膜厚で形成する。
次に、セル部ゲート電極膜をエッチバックして、セル部半導体ピラー３の４つの側面のうちＹ方向に延在する平行な２つの面の側壁にセル部ゲート電極膜から成るサイドウォールを形成すると共にＸ方向に隣接するサイドウォールを分離して、埋め込みビット線上絶縁膜４ｃの上面を露出させる。図３に示すように、Ｙ方向に隣接するセル部半導体ピラー３間の第１溝間はセル部ゲート電極膜で埋め込まれ、Ｙ方向に各セル部半導体ピラー３の側壁を覆って、Ｙ方向に延在するセル部ゲート電極膜から成る配線が形成され、この配線はワード線５として機能する。
続いて、ワード線の側面及び上面を覆うように溝部埋め込み絶縁膜５ｂを形成した後、セル部半導体ピラー３上部にセル部第２拡散層７を形成する。
このような構成とすることにより、セル部第１拡散層６とセル部第２拡散層７とをソース／ドレイン拡散層とし、ワード線５をゲートとするセルトランジスタＴｒ１が形成される。セル部第１拡散層６の下には埋め込みビット線４が接続されている。
（周辺トランジスタＴｒ２形成工程）
周辺部アクティブ領域Ｋ２の半導体基板１上に、周辺部ゲート絶縁膜２２ａを介して周辺部ゲート電極２２を形成する。
周辺部ゲート絶縁膜２２ａは、熱酸化法により半導体基板１のシリコン表面を酸化シリコンとすることにより形成する。周辺部ゲート絶縁膜２２ａとしては、シリコン酸化膜とシリコン窒化膜の積層膜や、シリコン窒化膜、ハフニウム酸化膜等の高誘電率膜（Ｈｉｇｈ−Ｋ膜）等を用いてもよい。
周辺部ゲート電極２２は、例えば、半導体基板１中の不純物とは反対の導電型（例えば、Ｎ型の場合はリンや砒素など）の不純物を導入したポリシリコン膜より形成する。周辺ゲート電極２２は、チタン膜、窒化チタン膜、タンタル膜、タングステン膜等の高融点金属膜により形成してもよいし、ポリシリコン膜と高融点金属膜とを積層させて形成してもよい。
次に、周辺部ゲート電極２２をマスクとして、半導体基板１中の不純物とは反対の導電型を有する不純物を低いドーズ量で注入して、周辺部ゲート電極２２の両側の半導体基板１表面付近にＬＤＤ不純物層を形成する。続いて、周辺部ゲート電極２２を覆うようにシリコン窒化膜をＬＰ−ＣＤＶ法（減圧ＣＶＤ法）により成膜し、更にこのシリコン窒化膜をエッチバックして、周辺部ゲート電極２２の側壁に周辺部ゲートサイドウォール２２ｂを形成する。その後、周辺ゲート電極２２及び周辺部ゲートサイドウォール２２ｂとをマスクとして、半導体基板１中の不純物とは反対の導電型を有する不純物を、ＬＤＤ拡散層よりも高濃度のドーズ量で注入し、周辺部ゲート電極２２の両側のＬＤＤ不純物層内上部に高濃度拡散層を形成する。このＬＤＤ不純物層と高濃度拡散層とにより周辺部拡散層２１は形成される。
（コンタクトプラグ８及び周辺部下部配線２４形成工程）
上記で形成したセルトランジスタＴｒ１及び周辺トランジスタＴｒ２上に、ＣＶＤ（Chemical Vapor Deposition）法により酸化シリコンを成膜後、ＣＭＰ（Chemical Mechanical Polishig）により表面の凹凸を平坦化して、第１層間絶縁膜１１を形成する。その後、セル部Ｓ１にコンタクトホールを通常の手法で形成し、セル部Ｓ１のセル部第２拡散層７の表面を一部露出させる。次に、このコンタクトホールを充填するようにセルコンタクトプラグ８を形成する。セルコンタクトプラグ８は、不純物を導入した多結晶シリコン膜を全面に形成した後、ＣＭＰ法により第１層間絶縁膜１１の表面が露出するまで研磨することにより形成する。
次に、例えば、ＬＰ−ＣＶＤ法により、第１層間絶縁膜１１とセルコンタクトプラグ８を覆うように、酸化シリコンからなる第２層間絶縁膜１２を形成する。その後、上述したセルコンタクトプラグ８の形成方法と同様の手法で、周辺部Ｓ２に周辺部拡散層２１と接続し、第１層間絶縁膜１１と第２層間絶縁膜１２とを貫通するように第１コンタクトプラグ２３を形成する。
続いて、窒化タングステン（ＷＮ）およびタングステン（Ｗ）からなる堆積膜を堆積した後にパターニングを行い、周辺部Ｓ２の第１コンタクトプラグ２３上に周辺部下部配線２４を形成する。その後、第２層間絶縁膜１２及び周辺部下部配線２４を覆うように酸化シリコン等で第３層間絶縁膜１３を形成する。次いで、セル部Ｓ１に第２層間絶縁膜１２及び第３層間絶縁膜１３を貫通し、かつ、セルコンタクトプラグ８と接続するようにキャパシタコンタクトプラグ９を形成する。キャパシタコンタクトプラグ９は、ＴｉＮ／Ｔｉ等のバリア膜上にタングステンを堆積した膜を開口内に充填することにより形成することができる。
（キャパシタ素子１０形成工程）
第３層間絶縁膜１３及びキャパシタコンタクトプラグ９を覆うように、酸化シリコン等で第４層間絶縁膜１４を形成する。その後、セル部Ｓ１において、第４層間絶縁膜１４を貫通し、かつ、キャパシタコンタクトプラグ９上面を露出させるように、通常の手法によりキャパシタホールを形成する。次に、キャパシタホールの側面および底面を覆うように窒化チタン等によりキャパシタ下部電極１０ａを形成する。続いて、キャパシタ下部電極１０ａ上にキャパシタ絶縁膜１０ｂを形成する。キャパシタ絶縁膜１０ｂは、酸化ハフニウム、酸化ジルコニウム、酸化アルミニウム等の高誘電体の絶縁膜により形成することができる。ここで、キャパシタ絶縁膜１０ｂは、図１に示すように、セル部Ｓ１及び周辺部Ｓ２の両方に形成してもよい。
次に、セル部Ｓ１及び周辺部Ｓ２のキャパシタ絶縁膜１０ｂ上に、キャパシタ上部電極膜１０ｃを通常の成膜法により形成する。キャパシタ絶縁膜１０ｂとしては、窒化チタン膜、チタン膜、タングステン膜、ルテニウム膜などの高融点金属膜、不純物ドープトシリコン膜、或いはこれら材料の積層膜などを用いることができる。
この第２工程により、キャパシタ下部電極１０ａと、キャパシタ上部電極１０ｃとの間にキャパシタ絶縁膜１０ｂが挟まれた構成のキャパシタ素子１０を形成することができる。
「第２工程」
（キャパシタ電極保護膜１５形成工程）
キャパシタ上部電極膜１０ｃ上に、例えば、ＬＰ−ＣＶＤ法によりシリコン酸化膜を成膜して、キャパシタ電極保護膜１５を形成する。
（キャパシタ上部電極層３１形成工程）
図４に示すように、リソグラフィ法により、セル部Ｓ１全体を覆うホトレジストパターンを形成し、これをマスクとしてキャパシタ上部電極保護膜１５およびキャパシタ上部電極膜１０ｃを順次ドライエッチングして、キャパシタ上部電極層３１を形成する。マスクには、ホトレジストの下に形成する非晶質カーボンなどのハードマスクを併せて用いてもよい。キャパシタ上部電極層３１は、第４層間絶縁膜１４の上面よりも上方に位置するキャパシタ上部電極１０ｃとキャパシタ上部電極膜１５とにより形成されている。なお、本実施形態においては、第４工程のエッチングは、さらに、キャパシタ絶縁膜１０ｂと第４層間絶縁膜１４とをエッチングして、第４層間絶縁膜１４を掘り込むように行っても良い。
図１０に示すように、キャパシタ上部電極層３１のパターンは、キャパシタ下部電極１０ａをある程度余裕（マージン）を持って覆うように形成される。すなわち、キャパシタ上部電極層３１はセル部Ｓ１に形成されている複数のメモリセル全体を覆う表面が平坦なプレートパターンとして形成される。
本実施形態においては、セル部Ｓ１に形成されるキャパシタ素子１０は、深孔を利用した立体構造で構成された深孔型立体キャパシタであり、セル部Ｓ１はこの深孔型立体キャパシタが近接して密集した状態となるので、キャパシタ上部電極層３１をプレートパターンとして形成することができる。キャパシタ上部電極層３１は、複数のメモリセル全体を覆う表面が平坦なプレートパターンとして形成されるのでセル部Ｓ１と周辺部Ｓ２の境界にはキャパシタ上部電極膜１０ｃとキャパシタ上部電極保護膜１５の積層膜からなる段差が発生する。本発明においては、後述するように、この段差を利用することにより、セル部Ｓ１と周辺部Ｓ２に形成される上部配線の高さを自己整合的に変えることを一つの特徴としている。
「第３工程」
（第５層間絶縁膜Ａ〜Ｃ形成工程）
図５に示すように、セル部Ｓ１及び周辺部Ｓ２のキャパシタ上部電極層３１と第４層間絶縁膜１４とを覆うように、ＣＶＤ法等によりシリコン酸化膜等の絶縁膜を成膜することにより、第５層間絶縁膜Ａ３２及び第５層間絶縁膜Ｂ３３を形成する。
次に、第５層間絶縁膜Ｂ３３を覆うように、ＣＶＤ法等によりシリコン酸化膜を成膜することにより、第５層間絶縁膜Ｃ３４を形成する（図６）。第５層間絶縁膜Ｃ３４を形成するシリコン酸化膜には、リン及びホウ素が含まれたＢＰＳＧ膜、塗布膜のＳＯＤ膜、低誘電率膜であるＳｉＯＣ膜、ＳｉＯＦ膜などを用いてもよい。
その後、ＣＭＰ法を用いて、第５層間絶縁膜Ｃ３４を研磨平坦化する。尚、ＳＯＤ膜を用いる場合など、ＣＭＰ処理を施さなくても十分に表面が平坦な場合にはＣＭＰ処理を行う必要はない。本実施形態では、第５層間絶縁膜Ｃ３４の表面の位置が、キャパシタ上部電極層３１上からそれ以外の領域にかけてグローバルに平坦となるように平坦化を行う。
ここで、キャパシタ上部電極層３１の厚さをｈｃａｐ、キャパシタ上部電極層３１上の第５層間絶縁膜Ｃ３４の膜厚をｔＣ、キャパシタ上部電極層３１が存在しない領域、すなわち周辺部Ｓ２での第５層間絶縁膜Ｃ３４の膜厚をｔＰと表す。本実施形態では、第５層間絶縁膜Ａ３２及び第５層間絶縁膜Ｂ３３の厚みは、それぞれ、セル部Ｓ１及び周辺部Ｓ２において概ね等しいことから、ｔＰ−ｔＣはｈｃａｐに概ね等しくなるように形成される。
（第２コンタクトプラグ形成工程）
周辺部Ｓ２において、第５層間絶縁膜Ｃ３４表面から周辺部下部配線２４に到達する第２コンタクトホールを通常の方法で開口する。次いで、この第２コンタクトホール内を充填し、かつ、第５層間絶縁膜Ｃ３４上を覆うように、窒化チタン膜とタングステン膜の積層膜を形成して、第２コンタクト埋め込み材を形成する。続いて、ＣＭＰ法を用いて、第２コンタクト埋め込み材を第５層間絶縁膜Ｃ３４の表面が露出するまで研磨除去して、第２コンタクトホール内に第２コンタクト埋め込み材を埋め込んで、第２コンタクトプラグ３５を形成する（図７）。
「第４工程」
（セル部上部配線３８及び周辺部上部配線３９形成工程）
第５層間絶縁膜Ｃ３４上面と、第２コンタクトプラグ３５上面とを覆うように、シリコン酸化膜を成膜して第５層間絶縁膜Ｄ３６を形成する（図８）。
次に、セル部上部配線３８及び周辺部上部配線３９を形成する部分が開口された形状の上部配線溝マスクを用いて、第５層間絶縁膜Ｂ３３をエッチングストッパー膜として、第５層間絶縁膜Ｄ３６と第５層間絶縁膜Ｃ３４とを順次エッチングして、セル部上部配線溝３７ａ及び周辺部上部配線溝３７ｂ（以下、これらをまとめて「上部配線溝３７」と称することがある。）を形成する（図９）。ここで、上部配線溝マスクの平面図は、図１２の上部配線（セル部上部配線３８及び周辺部上部配線３９）のパターンに相当する。セル部上部配線溝３７ａのパターンは、Ｘ方向に延在し、Ｙ方向には埋め込みビット線４と同じピッチで複数配置されている。
上部配線溝３７を形成するエッチングは、第５層間絶縁膜Ｃ３４及び第５層間絶縁膜Ｄ３４に対するエッチング速度に比べて、第５層間膜Ｂ３３に対するエッチング速度が遅くなる条件が用いられる。このような条件としては、例えばＣ４Ｆ８系などのフロロカーボン系ガスを含むガスを用いてエッチングすることができる。この条件のエッチングでは、第２コンタクトプラグ３５に対しても選択比がとれ、周辺部上部配線溝３７ｂ内に形成されている第２コンタクトプラグ３５はエッチングされずに残存し、柱状の第２コンタクトプラグＡ３５は、周辺部上部配線溝３７ｂ内に上面と側壁の一部が露出し、その上面の位置が第５層間絶縁膜Ｃ３４の上面の位置と概ね一致するように形成される。
セル部上部配線溝３７ａは、各埋め込みビット線４に対して一対一に対応して設置される。埋め込みビット線は、メモリセルの高集積化の要請から、フォトリソ技術の最小加工寸法に近い寸法を用いてその幅と間隔が設計され、ラインアンドスペースパターン（Ｌ／Ｓパターンと呼ぶ）状に形成される。そのためセル部上部配線溝３７ａ内に後述の工程により設けられるセル部上部配線３８も、フォトリソ技術の最小加工寸法に近い寸法を用いたＬ／Ｓパターン状に形成される。一方、周辺部上部配線溝３７ｂ内に後述の工程により設けられる周辺部上部配線３７ｂは、周期性を持つようなパターンで設計するのは困難であるため、露光マージンがセル部Ｓ１ほど確保できず、パターンの幅及び間隔は、セル部Ｓ１に比べて大きい寸法が用いられた。従って、後述の工程で形成される周辺部上部配線３９のＹ方向の幅は、セル部上部配線３８のＹ方向の幅よりも広くなるように形成される。
ここで、セル部上部配線溝３７ａ及び周辺部上部配線溝３７ｂの深さを、それぞれｄＣ、ｄＰと表すと、ｄＰ―ｄＣ≒ｈｃａｐとなる。
次に、上部配線溝３７内と第５層間絶縁膜Ｄ３６上面とに、バリアメタルとなる窒化チタン膜、シード層となるシード膜をスパッタ法で形成して銅等の下敷層を形成し、その上にメッキ法を用いて銅膜を形成する。尚、ここでは銅配線を用いるが、アルミニウム膜やタングステン膜を用いた金属配線などを用いても良い。その後、銅膜と下敷層をＣＭＰ法で研磨除去して、第５層間絶縁膜Ｄ３６上面を露出させると共に下敷層と銅膜を上部配線溝３７内に埋め込む。セル部上部配線溝３７ａ内に下敷層と銅膜から構成されるセル部上部配線３８が形成されるとともに、周辺部上部配線溝３７ｂ内に下敷層と銅膜から構成されるセル部上部配線３９が形成される（図１０）。第２コンタクトプラグ３５が形成された周辺部上部配線溝３７ｂでは、周辺部上部配線３９と第２コンタクトプラグ３５が接続される。
ここで、セル部上部配線３８及び周辺部上部配線３９の高さを、それぞれｈＣ、ｈＰと表すと、ｈＣ、ｈＰは、それぞれ上述したｄＣ、ｄＰと概ね等しく、ｈＰ―ｈＣ≒ｈｃａｐである。また、セル部上部配線３８の上面の位置と周辺部上部配線３９の上面の位置とは概ね一致する。
このようにして、セル部Ｓ１に高さが低いセル部上部配線３８が形成するとともに、周辺部Ｓ２に高さがセル部上部配線３８よりも高い周辺部上部配線３９が形成することができる。
上記工程の後に、必要に応じて層間絶縁膜、コンタクト、配線、パッシベーション膜を形成することにより、半導体装置としてのＤＲＡＭ素子が完成する。
なお、セル部上部配線３８の幅は前述のように最小加工寸法近くの寸法で形成されるため、セル部上部配線３８を形成する際のセル部上部配線溝３７ａ内へのバリア層（バリアメタル）及びシード層のステップカバレッジ性（セル部上部配線溝３７ａの段差部分の皮膜状態）の確保は難しく、配線の高さは制限される。また、周辺部上部配線３９のＹ方向の幅は、セル部上部配線３８のＹ方向の幅よりも大きくなるように形成される。そのため、周辺部上部配線３９を形成する際のセル部上部配線溝３７ｂへのバリア層及びシード層のステップカバレッジ性の確保はセル部Ｓ１に比べて容易である。従って、周辺部上部配線３９の高さはセル部上部配線３８の高さで制限されることになる。
本発明の半導体装置の製造方法によれば、メモリセル領域（セル部）Ｓ１には高さが低い（鉛直方向の厚みが小さい）セル部上部配線３８を形成し、周辺回路領域（周辺部）Ｓ２には高さが高い（鉛直方向の厚みが大きい）周辺部上部配線３９を形成することができるので、セル部Ｓ１には高密度な配線を、周辺部Ｓ２には高電流が流せる配線を形成することができる。また、セル部上部配線３８の厚さ、周辺部上部配線３９の厚さは、キャパシタ電極保護膜１５の厚さ、第５層間絶縁膜Ｃ３４の厚さ、第５層間絶縁膜Ｄ３６の厚さ、または第４工程のエッチングにおいて、第４層間絶縁膜１４までエッチングをし、第４層間絶縁膜１４の掘り込み量を調整することにより制御できる。
また、本発明の半導体装置の製造方法では、キャパシタ上部電極層３１のパターンを形成することによって発生する段差を用いて自己整合的にセル部Ｓ１と周辺部Ｓ２とにそれぞれ形成されるセル部上部配線３８及び周辺部上部配線３９の高さを変える方法をとるので、配線製造コストが高いフォトリソ工程の新たな追加をすることなく高さの異なる配線を形成することができるという利点を有する。詳述すると、特許文献１の図５には半導体基板上にスタックキャパシタを形成した後、スタックキャパシタを覆うように全面に絶縁膜を形成し、リソグラフィとドライエッチング法により周辺回路部に形成された絶縁膜を掘り下げることによりメモリセル部と周辺回路部に段差を形成する方法が記載されている。この方法では、スタックキャパシタの上部電極層を加工する工程の他に、周辺回路部に形成された絶縁膜を掘り下げる工程のために２回のリソグラフィが必要となる。これに対し、本発明の半導体装置の製造方法では、キャパシタ上部電極層３１の加工に用いる１回のリソグラフィのみによって、セル部Ｓ１と周辺部Ｓ２に自己整合で高さを変化させたセル部上部配線３８及び周辺部上部配線３９を形成することができる。従って、本発明の半導体装置の製造方法では、製造工程を減らすことにより生産コストの増大を抑制しつつ、メモリセル領域の配線容量を低減し、かつ、周辺回路領域の配線抵抗を低減することができる。
さらに、本発明の半導体装置の製造方法では、熱処理耐性、耐酸化性に優れるという観点から、埋め込みビット線４を不純物ドープトシリコン材料により形成する構成とした。このような不純物ドープトシリコン膜は配線抵抗が高いという特性を持つ。さらに、セル部上部配線３８及び周辺部上部配線３９はバックエンドプロセスで形成されるので、低温プロセスを用いることができ、配線抵抗が小さい銅配線を用いることができる。
本発明は高密度が要求される配線と、大電流を流す配線とを同じ配線層で形成する半導体装置、特にＤＲＡＭへの適用が効果的である。
（第２実施形態）
＜半導体装置＞
図１７は、本発明の第２実施形態に係る半導体装置の一例を示す断面模式図である。第２実施形態に係る半導体装置は、上述した第１実施形態の半導体装置とは、第４層間絶縁膜１４及びキャパシタ上部電極層３１上の第５層間絶縁膜と、セル部上部配線３８と、周辺部上部配線３９と、第２コンタクトプラグ３５との配置が異なる以外、その他の構成は同一である（すなわち、図４に示す構成までは同じである。）。なお、図１７においては、セルトランジスタＴｒ１及び周辺トランジスタＴｒ２は第１実施形態と同様の構成であるため、図示略とした。以下の説明において、上述の第１実施形態の構成要素と同一のものには同一の符号を付し、説明を省略する。
まず、本実施形態の半導体装置のセル部Ｓ１について説明する。図１７に示す如く、本実施形態の半導体装置のセル部Ｓ１は、セルトランジスタＴｒ１にセルコンタクトプラグ８及びキャパシタコンタクトプラグ９を介して接続されたキャパシタ素子１０と、キャパシタ素子１０上に形成されたキャパシタ上部電極層３１と、キャパシタ上部電極層３１上に第５層間絶縁膜Ａ５１を介して形成されたセル部上部配線３８Ｂとから概略構成されている。
キャパシタ上部電極層３１の上面及び側面を覆うように、シリコン酸化膜等の絶縁膜よりなる第５層間絶縁層Ａ５１が形成されている。さらに、第５層間絶縁層Ａ５１上には、第５層間絶縁膜Ｂ５２及び第５層間絶縁膜Ｃ５３が順次積層形成されている。第５層間絶縁Ｂ５２としては、上述した第１実施形態の第５層間絶縁膜Ｃ３４と同様の材料を用いることができる。第５層間絶縁膜Ｃ５３としては、シリコン酸化膜等の絶縁膜を用いることができる。
第５層間絶縁膜Ａ５１上には、第５層間絶縁膜Ｂ５２及び第５層間絶縁膜Ｃ５３を貫通してセル部上部配線３８Ｂが形成されている。セル部上部配線３８Ｂとしては、上述した第１実施形態のセル部上部配線３８と同様の材料を用いることができる。セル部上部配線３８Ｂは、Ｘ方向に延在し、Ｙ方向には埋め込みビット線４と同じピッチで配置されている。
次に、本実施形態の半導体装置の周辺部Ｓ２について説明する。図１７に示す如く、本実施形態の半導体装置の周辺部Ｓ２は、周辺トランジスタＴｒ２に第１コンタクトプラグ２３を介して接続された周辺部下部配線２４と、周辺部下部配線２４に第２コンタクトプラグ３５Ｂを介し、かつ、セル部上部配線３８Ｂよりも鉛直方向の膜厚が厚く（高さが高く）なるように形成された周辺部上部配線３９Ｂとから概略構成されている。
周辺部Ｓ２では、上述した第１実施形態と同様に、周辺部下部配線２４を覆うように形成された第３層間絶縁膜１３上に、第４層間絶縁膜１４及び第５層間絶縁膜Ａ５１が順次積層形成されている。第３層間絶縁膜１３、第４層間絶縁膜１４及び第５層間絶縁膜Ａ５１を貫通して周辺部下部配線２４と接続するように第２コンタクトプラグ３５Ｂが形成されている。第２コンタクトプラグ３５Ｂは、上述の第１実施形態の第２コンタクトプラグ３５と同様の材料により形成されている。
第５層間絶縁膜Ａ５１上には、第５層間絶縁膜Ｂ５２および第５層間絶縁膜Ｃ５３が順次積層形成されている。さらに、第５層間絶縁膜Ａ上および第２コンタクトプラグ３５Ｂ上には、第５層間絶縁膜Ｂ５２および第５層間絶縁膜Ｃ５３を貫通するように周辺部上部配線３９Ｂが形成されている。周辺部上部配線３９Ｂは、上述の第１実施形態の周辺上部配線３９と同様の材料により形成されている。
図１７に示すように、本実施形態において、第２コンタクトプラグ３５Ｂの上面は第５層間絶縁膜Ａ５１の上面と一致する。また、第２コンタクトプラグ３５Ｂの上面は周辺部上部配線３９Ｂと接するが、第２コンタクトプラグ３５Ｂの側面部上部は周辺部上部配線３９Ｂとは接さない構造となっている。
本実施形態の半導体装置は、上述の第１実施形態の場合と同様に、キャパシタ上部電極層３１はセル部Ｓ１全体を覆うように形成され、周辺部Ｓ２には形成されていない。このため、図１７に示すように、周辺部Ｓ２の第５層間絶縁膜Ａ５１の上面の高さは、セル部Ｓ１の第５層間絶縁膜Ａ５１の上面の高さよりも低くなっており、セル部Ｓ１と周辺部Ｓ２の境界付近では第５層間絶縁膜Ａ５１よりなる段差が形成されている。このように段差を設けたことにより、セル部上部配線３８Ｂの膜厚は薄くすることができ、かつ、周辺部上部配線３９Ｂの膜厚は厚くすることができる。
さらに、上述の第１実施形態ではセル部上部配線溝３７ｂ内に第２コンタクトプラグ３５が突き出す構造を有していた。このような構造では、第２コンタクトプラグ３５とセル部上部配線３９との接触面積が増えるので、接触抵抗を低減させ、コンタクト抵抗を下げる効果があった。しかしながら、その反面、第２コンタクトプラグ３５とセル部上部配線溝３７ｂ間の隙間が小さくなり（セル部上部配線溝３７ｂの底部がドーナツ状となり）、銅膜の埋設性を低下させる虞が懸念された。本実施形態では上部配線溝３７ｂ内に第２コンタクトプラグ３５Ｂは突き出さない構造を採用したことにより、第１実施形態の効果に加えて、銅膜の埋設性を高めることができる。
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について、図１４〜図１７を参照して説明する。なお、図１４〜図１７においては、セルトランジスタＴｒ１及び周辺トランジスタＴｒ２は第１実施形態と同様の構成であるため、図示略とした。以下の説明において、上述の第１実施形態の構成要素と同一のものには同一の符号を付し、説明を省略する。
本実施形態の半導体装置の製造方法は、メモリセル領域（セル部）Ｓ１に縦型ＭＯＳトランジスタであるセルトランジスタＴｒ１を形成し、周辺回路領域（周辺部）Ｓ２にプレーナ型ＭＯＳトランジスタである周辺トランジスタＴｒ２を形成し、さらに、セル部Ｓ１のセルトランジスタＴｒ１上に深孔型立体キャパシタ素子１０を形成する工程（第１工程）と、キャパシタ素子１０上にセル部Ｓ１全体を覆うようにキャパシタ上部電極層３１を形成する工程（第２工程）と、周辺部Ｓ２に第２コンタクトプラグ３５を形成する工程（第３工程）と、セル部上部配線３８及び周辺部上部配線３９を形成する工程（第４工程）と、から概略構成されている。本実施形態の半導体装置の製造方法においては、上述した第１実施形態の第２工程（図４）までは同じ製造方法である。以下、第３工程及び第４工程について詳細に説明する。
「第３工程」
（第５層間絶縁膜Ａ５１形成工程）
セル部Ｓ１および周辺部Ｓ２のキャパシタ上部電極層３１と第４層間絶縁膜１４とを覆うように、ＣＶＤ法等によりシリコン酸化膜等の絶縁膜を成膜することにより第５層間絶縁膜Ａ５１を形成する。
（第２コンタクトプラグ３５Ｂ形成工程）
周辺部Ｓ２において、第５層間絶縁膜Ａ５１、第４層間絶縁膜１４、第３層間絶縁膜１３を貫通して周辺部下部配線２４に到達する第２コンタクトホールを、第２コンタクトホールのパターンを有するマスクを用いた通常の方法で開口する。次いで、この第２コンタクトホール内を充填し、かつ、第５層間絶縁膜Ａ５１上を覆うように、窒化チタン膜とタングステン膜の積層膜を形成して、第２コンタクト埋め込み材を形成する。続いて、エッチバック法を用いて、第２コンタクトホール内に第２コンタクト埋め込み材を埋め込んで、第２コンタクトプラグ３５Ｂを形成する（図１４）。このエッチバックは、キャパシタ上部電極層３１の側壁にエッチング残りが発生しないように行う。
「第４工程」
（第５層間絶縁膜Ｂ、Ｃ形成工程）
第５層間絶縁膜Ａ５１を覆うように、第５層間絶縁膜Ｂ５２及び第５層間絶縁膜Ｃ５３をＣＶＤ法などによりシリコン酸化膜を成膜することにより形成する（図１５）。ついで、ＣＭＰ法を用いて、第５層間絶縁膜Ｃ５３を研磨平坦化する。第５層間絶縁膜Ｃ５３の膜厚は、後述の工程で形成するセル部上部配線３８Ｂ及び周辺部上部配線３９Ｂの高さに合わせて調整して設定される。
（セル部上部配線３８Ｂ及び周辺部上部配線３９Ｂ形成工程）
セル部上部配線３８Ｂ及び周辺部上部配線３９Ｂを形成する部分が開口された形状の上部配線溝マスクを用いて、第５層間絶縁膜Ｂ５２をエッチングストッパー膜として、第５層間絶縁膜Ｃ５３をエッチングして、第５層間絶縁膜Ｃ５３に溝部を形成する。さらに、第５層間絶縁膜Ｂ５２をエッチングして第２コンタクトプラグ３５Ｂ上面を露出させて、セル部上部配線溝３７ａ及び周辺部上部配線溝３７ｂを形成する。ここで、上部配線溝マスクの平面図は、第１実施形態の半導体装置の場合と同様に、図１２に示す上部配線のパターンに相当する。セル部上部配線溝３７aのパターンは、Ｘ方向に延在し、Ｙ方向には埋め込みビット線４と同じピッチで複数配置されている。
次に、セル部上部配線溝３７ａ内と周辺部上部配線溝３７ｂ内と第５層間絶縁膜Ｃ５３上とに、バリアメタルとなる窒化チタン膜、シード層となるシード膜をスパッタ法で形成して銅等の下敷層を形成し、その上にメッキ法を用いて銅膜を形成する。尚、ここでは銅配線を用いるが、アルミニウム膜やタングステン膜を用いた金属配線等を用いてもよい。その後、銅膜と下敷層をＣＭＰ法で研磨除去して、第５層間絶縁膜Ｃ５３上面を露出させると共に、下敷層と銅膜をセル部上部配線溝３７ａ及び周辺部上部配線溝３７ｂに埋め込む。これにより、セル部上部配線３８Ｂ及び周辺部上部配線３９Ｂが形成され、周辺部上部配線３９Ｂと第２コンタクトプラグ３５Ｂとが接続される。
本実施形態の半導体装置の製造方法では、第２コンタクトプラグ３５Ｂの上面に周辺部上部配線３９Ｂを形成する構成とした。そのため、第２コンタクトプラグ３５Ｂとセル部上部配線溝３７ｂ間の隙間が小さくなる（セル部上部配線溝３７ｂ底部がドーナツ状となる）ことを防ぐことができる。従って、第１実施形態の効果に加えて、周辺部上部配線３９Ｂ形成時に、周辺部上部配線溝３７ｂ内での銅膜の埋没性を高めることができる。
（第３実施形態）
＜半導体装置＞
図２２は、本発明の第３実施形態に係る半導体装置の一例を示す断面模式図である。第３実施形態に係る半導体装置は、上述した第１実施形態の半導体装置とは、第４層間絶縁膜１４及びキャパシタ上部電極層３１上の第５層間絶縁膜と、セル部上部配線３８と、周辺部上部配線３９と、第２コンタクトプラグ３５との配置が異なる点、および、キャパシタ上部電極層３１上にキャパシタ電極キャップ膜６０が形成されている点以外、その他の構成は同一である（すなわち、図４に示す構成までは同じである。）。なお、以下の説明において、上述の第１実施形態の構成要素と同一のものには同一の符号を付し、説明を省略する。
まず、本実施形態の半導体装置のセル部Ｓ１について説明する。図２２に示す如く、本実施形態の半導体装置のセル部Ｓ１は、セルトランジスタＴｒ１にセルコンタクトプラグ８及びキャパシタコンタクトプラグ９を介して接続されたキャパシタ素子１０と、キャパシタ素子１０上に形成されたキャパシタ上部電極層３１と、キャパシタ上部電極層３１上に形成されたキャパシタ電極キャップ膜６０と、キャパシタ電極キャップ膜６０上に形成されたセル部上部配線３８Ｃとから概略構成されている。
キャパシタ電極キャップ膜６０は、キャパシタ上部電極層３１の上面（キャパシタ電極保護膜１５の上面）に、例えば、シリコン窒化膜により形成されている。キャパシタ電極キャップ膜は、キャパシタ上部電極層３１と同様に、セル部Ｓ１に形成されている複数のメモリセル全体を覆うように形成されている。なお、以下の説明においては、キャパシタ電極キャップ膜６０とキャパシタ上部電極層３１をまとめて「キャパシタ上部層６３」と略称することがある。
キャパシタ電極キャップ膜６０の上面及びキャパシタ上部層６０の側面を覆うように、シリコン酸化膜等の絶縁膜よりなる第５層間絶縁層Ａ６１が形成されている。さらに、第５層間絶縁層Ａ６１を覆うように、シリコン酸化膜等の絶縁膜よりなる第５層間絶縁膜Ｂ６２が形成されている。
キャパシタ電極キャップ膜６０上には、第５層間絶縁膜Ａ６１及び第５層間絶縁膜Ｂ６２を貫通してセル部上部配線３８Ｃが形成されている。セル部上部配線３８Ｃとしては、上述した第１実施形態のセル部上部配線３８と同様の材料を用いることができる。セル部上部配線３８Ｃは、Ｘ方向に延在し、Ｙ方向には埋め込みビット線４と同じピッチで配置されている。
次に、本実施形態の半導体装置の周辺部Ｓ２について説明する。図２２に示す如く、本実施形態の半導体装置の周辺部Ｓ２は、周辺トランジスタＴｒ２に第１コンタクトプラグ２３を介して接続された周辺部下部配線２４と、周辺部下部配線２４に第２コンタクトプラグ３５Ｃを介し、かつ、セル部上部配線３８Ｃよりも鉛直方向の膜厚が厚く（高さが高く）なるように形成された周辺部上部配線３９Ｃとから概略構成されている。
周辺部Ｓ２では、上述した第１実施形態と同様に、周辺部下部配線２４を覆うように形成された第３層間絶縁膜１３上に、第４層間絶縁膜１４が形成されている。第３層間絶縁膜１３及び第４層間絶縁膜１４を貫通して周辺部下部配線２４と接続するように第２コンタクトプラグ３５Ｃが形成されている。第２コンタクトプラグ３５Ｃは、上述の第１実施形態の第２コンタクトプラグ３５と同様の材料により形成されている。
第４層間絶縁膜１４上には、シリコン酸化膜等の絶縁膜よりなる第５層間絶縁膜Ａ６１および第５層間絶縁膜Ｂ６２が順次積層形成されている。さらに、第４層間絶縁膜１４上および第２コンタクトプラグ３５Ｃ上には、第５層間絶縁膜Ａ６１および第５層間絶縁膜Ｂ６２を貫通するように周辺部上部配線３９Ｃが形成されている。周辺部上部配線３９Ｃは、上述の第１実施形態の周辺上部配線３９と同様の材料により形成されている。
図２２に示すように、本実施形態において、第２コンタクトプラグ３５Ｃの上面は第４層間絶縁膜１４の上面と一致する。また、第２コンタクトプラグ３５Ｃの上面は周辺部上部配線３９Ｃと接するが、第２コンタクトプラグ３５Ｃの側面部上部は周辺部上部配線３９Ｃとは接さない構造となっている。
本実施形態の半導体装置は、キャパシタ上部電極層３１及びキャパシタ電極キャップ膜６０はセル部Ｓ１全体を覆うように形成され、周辺部Ｓ２には形成されていない。このため、図２２に示すように、周辺部Ｓ２の第５層間絶縁膜Ａ６１の上面の高さは、セル部Ｓ１の第５層間絶縁膜Ａ６１の上面の高さよりも低くなっており、セル部Ｓ１と周辺部Ｓ２の境界付近では第５層間絶縁膜Ａ６１よりなる段差が形成されている。このように段差を設けたことにより、セル部上部配線３８Ｃの膜厚は薄くすることができ、かつ、周辺部上部配線３９Ｃの膜厚は厚くすることができる。
さらに、本実施形態では第２実施形態と同様に、上部配線溝３７ｂ内に第２コンタクトプラグ３５Ｃは突き出さない構造を採用したことにより、第１実施形態の効果に加えて、銅膜の埋設性を高めることができる。尚、本実施形態では、第５層間絶縁膜Ｂ６２の下に第５層間絶縁膜Ａ６１が形成された構成を例示したが、第５層間絶縁膜Ａ６１は適宜省略することもできる。
＜半導体装置の製造方法＞
次に、本実施形態の半導体装置の製造方法について、図１８〜図２２を参照して説明する。なお、図１８〜図２１においては、セルトランジスタＴｒ１及び周辺トランジスタＴｒ２は第１実施形態と同様の構成であるため、図示略とした。以下の説明において、上述の第１実施形態の構成要素と同一のものには同一の符号を付し、説明を省略する。
本実施形態の半導体装置の製造方法は、メモリセル領域（セル部）Ｓ１に縦型ＭＯＳトランジスタであるセルトランジスタＴｒ１を形成し、周辺回路領域（周辺部）Ｓ２にプレーナ型ＭＯＳトランジスタである周辺トランジスタＴｒ２を形成し、さらに、セル部Ｓ１のセルトランジスタＴｒ１上に深孔型立体キャパシタ素子１０を形成する工程（第１工程）と、キャパシタ素子１０上にセル部Ｓ１全体を覆うようにキャパシタ上部電極層３１を形成する工程（第２工程）と、周辺部Ｓ２に第２コンタクトプラグ３５を形成する工程（第３工程）と、セル部上部配線３８及び周辺部上部配線３９を形成する工程（第４工程）と、から概略構成されている。本実施形態の半導体装置の製造方法においては、上述した第１実施形態の第２工程のキャパシタ電極保護膜１５形成工程（図１）までは同じ製造方法である。以下、キャパシタ電極保護膜１５形成工程の後の工程について詳細に説明する。
「第２工程」
（キャパシタ上部電極層３１及びキャパシタ電極キャップ膜６０形成工程）
第１実施形態と同様の製造方法で、図１に示すようにキャパシタ電極保護膜１５を形成した後、キャパシタ電極保護膜１５上にＬＰ−ＣＶＤ（減圧ＣＶＤ）法等によりシリコン窒化膜を成膜する。次に、リソグラフィ法により、セル部Ｓ１全体を覆うホトレジストパターンを形成し、これをマスクとしてシリコン窒化膜、キャパシタ電極保護膜１５及びキャパシタ上部電極膜１０ｃを順次エッチングして、キャパシタ電極キャップ膜６０及びキャパシタ上部電極層３１よりなるキャパシタ上部層６３を形成する（図１８）。第１実施形態と同様に、本実施形態においても、キャパシタ上部電極層３１及びキャパシタ上部層６３は、セル部Ｓ１に形成されている複数のメモリセル全体を覆うようなプレートパターンとして形成される。
「第３工程」
（第２コンタクトプラグ３５Ｃ形成工程）
周辺部Ｓ２において、第４層間絶縁膜１４及び第３層間絶縁膜１３を貫通して周辺部下部配線２４に到達する第２コンタクトホールを、第２コンタクトホールのパターンを有するマスクを用いた通常の方法で開口する。次いで、この第２コンタクトホール内を充填し、かつ、第４層間絶縁膜１４上を覆うように、窒化チタン膜とタングステン膜の積層膜を形成して、第２コンタクト埋め込み材を形成する。続いて、エッチバック法を用いて、第２コンタクトホール内に第２コンタクト埋め込み材を埋め込んで、第２コンタクトプラグ３５Ｂを形成する（図１９）。このエッチバックは、キャパシタ上部電極層３１の側壁にエッチング残りが発生しないように行う。
「第４工程」
（第５層間絶縁膜Ａ、Ｂ形成工程）
キャパシタ電極キャップ膜６０上面及びキャパシタ電極層６３の側壁を覆うように、第５層間絶縁膜Ａ６１及び第５層間絶縁膜Ｂ６２をＣＶＤ法などによりシリコン酸化膜を成膜することにより形成する（図２０）。次いで、ＣＭＰ法を用いて、第５層間絶縁膜Ｂ６２を研磨平坦化する。第５層間絶縁膜Ｂ６２の膜厚は、後述の工程で形成するセル部上部配線３８Ｃ及び周辺部上部配線３９Ｃの高さに合わせて調整して設定される。
（セル部上部配線３８Ｃ及び周辺部上部配線３９Ｃ形成工程）
セル部上部配線３８Ｃ及び周辺部上部配線３９Ｃを形成する部分が開口された形状の上部配線溝マスクを用いて、第５層間絶縁膜Ａ６１をエッチングストッパー膜として、第５層間絶縁膜Ｂ６２をエッチングして、第５層間絶縁膜Ｂ６２に溝部を形成する。さらに、第５層間絶縁膜Ａ６１をエッチングして第２コンタクトプラグ３５Ｃ上面を露出させて、セル部上部配線溝３７ａ及び周辺部上部配線溝３７ｂを形成する（図２１）。ここで、上部配線溝マスクの平面図は、第１実施形態の半導体装置の場合と同様に、図１２に示す上部配線のパターンに相当する。セル部上部配線溝３７aのパターンは、Ｘ方向に延在し、Ｙ方向には埋め込みビット線４と同じピッチで複数配置されている。
次に、セル部上部配線溝３７ａ内と周辺部上部配線溝３７ｂ内と第５層間絶縁膜Ｂ６２上とに、バリアメタルとなる窒化チタン膜、シード層となるシード膜をスパッタ法で形成して銅等の下敷層を形成し、その上にメッキ法を用いて銅膜を形成する。尚、ここでは銅配線を用いるが、アルミニウム膜やタングステン膜を用いた金属配線等を用いてもよい。その後、銅膜と下敷層をＣＭＰ法で研磨除去して、第５層間絶縁膜Ｂ６２上面を露出させると共に、下敷層と銅膜をセル部上部配線溝３７ａ及び周辺部上部配線溝３７ｂに埋め込む。これにより、セル部上部配線３８Ｃ及び周辺部上部配線３９Ｃが形成され、周辺部上部配線３９Ｃと第２コンタクトプラグ３５Ｃとが接続される。
本実施形態の半導体装置の製造方法では、第２コンタクトプラグ３５Ｃの上面に周辺部上部配線３９Ｃを形成する構成とした。そのため、第２コンタクトプラグ３５Ｃとセル部上部配線溝３７ｂ間の隙間が小さくなる（セル部上部配線溝３７ｂ底部がドーナツ状となる）ことを防ぐことができる。従って、第１実施形態の効果に加えて、周辺部上部配線３９Ｃ形成時に、周辺部上部配線溝３７ｂ内での銅膜の埋没性を高めることができる。
さらに、本実施形態の半導体装置の製造方法では、キャパシタ上部電極保護膜１５上にキャパシタ電極キャップ膜６０を形成する構成としたことにより、セル部上部配線溝３７ａのエッチングの際に、キャパシタ上部電極１０ｃが露出されるのを防止することができる。なお、本実施形態においては、第５層間絶縁膜Ｂ６２の下に第５層間絶縁膜Ａ６１を形成する構成を例示したが、これに限定されるものではなく、周辺部上部配線溝３７ｂのエッチングの深さ制御に問題が無ければ、第５層間絶縁膜Ａ６１を省略することも可能である。
（他の実施形態）
上述の第１〜第３実施形態では階層ビット線構造での主ビット線形成と周辺部Ｓ２の配線の形成に適用した例で説明したが、本発明はこれらに限定されず、高さの異なる配線の形成に適用可能である。具体的には、例えば、図２３に示すような、メモリセル領域の各ワード線に一対一に対応して低抵抗の主ワード線で裏打ちをする低抵抗配線裏打ちワード線構成に適用することも可能である。
図２３に示す半導体装置では、周辺部Ｓ２には第１〜第３実施形態と同様にプレーナ型ＭＯＳトランジスタが設けられ、セル部Ｓ１にはトレンチゲート型ＭＯＳトランジスタが設けられた構成となっている。本実施形態の半導体装置は、セルトランジスタＴｒ３以外の構成要素は第１〜第３実施形態の半導体装置と同様である。図２３においては、上記第１〜第３実施形態と同一の構成要素には同一の符号を付してある。
図２３に示すような半導体装置は、通常のトレンチゲート型ＭＯＳトランジスタをセルトランジスタＴｒ３としてセル部Ｓ１に形成する以外は、上記第１実施形態とほぼ同様の製造方法により製造することができる。以下、第１実施形態との相違点のみ説明する。
本実施形態の半導体装置の製造方法では、上記第１実施形態の第４工程のセル部上部配線及び周辺部上部配線形成工程において、セル上部配線溝のマスクパターンは、Ｙ方向に延在するパターンを有し、半導体ピラー１０に形成された各ワード線７０に一対一に対応して配置されたパターンが用いられる。このパターンを用いてセル部上部配線溝及び周辺部上部配線溝を形成した後、第１実施形態と同様の方法によりセル部上部配線及び周辺部上部配線を形成する。これにより、Ｙ方向に延在するパターンを有する各ワード線に一対一に対応してセル部上部配線が形成される。ワード線は、メモリセルの高集積化の要請から、フォトリソ技術の最小加工寸法に近い寸法を用いて幅と間隔は設計され、ラインアンドスペースパターン（Ｌ／Ｓパターンと呼ぶ）状に配列される。そのためセル部上部配線溝のパターンも、フォトリソ技術の最小加工寸法に近い寸法を用いたＬ／Ｓパターン状に配列されて形成される。セル部上部配線の幅はこのような最小加工寸法近くの寸法で形成されるため、第１実施形態と同様に、セル部上部配線を形成する際のセル部上部配線溝内へのバリア層及びシード層のステップカバレッジ性の確保は難しく、配線の高さは制限される。
本発明では、メモリセル領域には高さが低い（鉛直方向の膜厚が薄い）上部配線を、周辺回路領域には高さが高い（鉛直方向の膜厚が厚い）上部配線を形成する構造をとることにより、セル部Ｓ１と周辺部Ｓ２とでそれぞれ適した高さの上部配線を形成することができる。したがって、メモリセル領域の配線容量を低減し、かつ、周辺回路領域の配線抵抗を低減することができる。
本発明は高密度が要求される配線と、大電流を流す配線とを同じ配線層で形成する半導体装置、特にＤＲＡＭへの適用が効果的である。
１…半導体基板、２…素子分離領域、３…セル部半導体ピラー、４…埋め込みビット線、４ａ…第１溝絶縁膜、４ｂ…第１溝側壁コンタクト、４ｃ…埋め込みビット線上絶縁膜、５…ワード線、５ａ…セル部ゲート絶縁膜、５ｂ…溝部埋め込み絶縁膜、６…セル部第１拡散層、７…セル部第２拡散層、８…セルコンタクトプラグ、９…キャパシタコンタクトプラグ、１０…キャパシタ素子（容量部）、１０ａ…キャパシタ下部電極、１０ｂ…キャパシタ絶縁膜、１０ｃ…キャパシタ上部電極膜、１１…第１層間絶縁膜、１２…第２層間絶縁膜、１３…第３層間絶縁膜、１４…第４層間絶縁膜、１５…キャパシタ電極保護膜、２１…周辺部拡散層、２２…周辺部ゲート電極、２２ａ…周辺部ゲート絶縁膜、２２ｂ…周辺部ゲートサイドウォール膜、２３…第１コンタクトプラグ、２４…周辺部下部配線、３１…キャパシタ上部電極層、Ａ３２…第５層間絶縁膜、Ｂ３３…第５層間絶縁膜、Ｃ３４…第５層間絶縁膜、３５…第２コンタクトプラグ、Ｄ３６…第５層間絶縁膜、３７…上部配線溝、３７ａ…セル部上部配線溝、３７ｂ…周辺部上部配線溝、３８…セル部上部配線、３９…周辺部上部配線、Ｋ１…セル部アクティブ領域、Ｋ２…周辺部アクティブ領域、Ｔｒ１…セルトランジスタ、Ｔｒ２…周辺トランジスタ、Ｓ１…メモリセル領域（セル部）、Ｓ２…周辺回路領域（周辺部）。

Claims (10)

  1. メモリセル領域と周辺回路領域よりなる半導体装置の製造方法において、
    前記メモリセル領域に縦型ＭＯＳトランジスタを形成し、前記周辺回路領域にプレーナ型ＭＯＳトランジスタを形成し、さらに、前記メモリセル領域の縦型ＭＯＳトランジスタ上に深孔型立体キャパシタ素子を形成する第１工程と、
    前記キャパシタ素子上に前記メモリセル領域全体を覆うようにキャパシタ上部電極層を形成し、前記メモリセル領域の上面の位置を、該キャパシタ上部電極層の膜厚分だけ、前記周辺回路領域の上面の位置よりも高く設定する第２工程と、
    前記周辺回路領域に周辺部下部配線を介して前記プレーナ型トランジスタに接続された第２コンタクトプラグを形成する第３工程と、
    前記メモリセル領域の前記キャパシタ上部電極層上にセル部上部配線を形成し、前記周辺回路領域に前記第２コンタクトプラグと接続し、かつ、前記セル部上部配線よりも鉛直方向の膜厚が厚い周辺部上部配線を形成する第４工程と、
    を備えることを特徴とする半導体装置の製造方法。
  2. 前記第３工程において、前記第２コンタクトプラグを形成する前に、前記キャパシタ上部電極層の形に倣い、該キャパシタ上部電極の上面及び側壁を覆うように前記メモリセル領域と前記周辺回路領域に絶縁膜を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  3. 前記第３工程において、前記絶縁膜を形成する前に、前記メモリセル領域及び前記周辺回路領域全体に、その表面が平坦になるように、他の絶縁膜を形成した後に、前記第２コンタクトプラグを形成することを特徴とする請求項２に記載の半導体装置の製造方法。
  4. 前記第４工程において、前記メモリセル領域及び前記周辺回路領域全体に、さらに別の絶縁膜をその表面が平坦になるように形成した後に、前記セル部上部配線及び前記周辺部上部配線を形成することを特徴とする請求項２又は３に記載の半導体装置の製造方法。
  5. 前記第２工程において、前記キャパシタ上部電極層上にキャパシタ電極キャップ膜を設け、かつ、前記第４工程において、前記キャパシタ上部電極層上に前記キャパシタ電極キャップ膜を介して前記セル部上部配線を形成することを特徴とする請求項１に記載の半導体装置の製造方法。
  6. 前記第４工程において、前記キャパシタ電極キャップ膜上の絶縁膜を形成した後に、前記セル部上部配線及び周辺部上部配線を形成することを特徴とする請求項５に記載の半導体装置の製造方法。
  7. メモリセル領域と周辺回路領域よりなる半導体装置であって、
    前記メモリセル領域は、縦型ＭＯＳトランジスタと、前記縦型ＭＯＳトランジスタにセルコンタクトプラグ及びキャパシタコンタクトプラグを介して接続された深孔立体型キャパシタ素子と、前記キャパシタ素子上に形成されたキャパシタ上部電極層と、前記キャパシタ上部電極層上に形成されたセル上部配線と、を備えてなり、
    前記周辺回路領域は、プレーナ型ＭＯＳトランジスタと、前記プレーナ型ＭＯＳトランジスタに第１コンタクトプラグを介して接続された周辺部下部配線と、前記周辺部下部配線に第２コンタクトプラグを介して接続され、かつ、前記メモリセル領域の前記セル部上部配線よりも鉛直方向の膜厚が厚くなるように形成された周辺部上部配線と、を備えることを特徴とする半導体装置。
  8. 前記セル部上部配線の上面の位置と、前記周辺部上部配線の上面の位置とは、ほぼ同一であることを特徴とする請求項７に記載の半導体装置。
  9. 前記セル部上部配線は、前記キャパシタ上部電極層上に絶縁膜を介して形成されていることを特徴とする請求項７又は８に記載の半導体装置。
  10. 前記セル部上部配線は、前記キャパシタ上部電極層上にキャパシタ電極キャップ層を介して形成されていることを特徴とする請求項７又は８に記載の半導体装置。
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