KR20200038386A - 반도체 소자 및 반도체 소자 제조 방법 - Google Patents

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Abstract

본 발명의 실시예에 따른 반도체 소자는 트렌치를 갖는 기판, 상기 트렌치 표면을 덮는 게이트 절연막, 상기 트렌치 내에 상기 트렌치의 하부를 채우는 게이트 전극, 상기 트렌치 내에서, 상기 게이트 전극 상에 배치되는 캡핑 패턴 및 상기 트렌치 내에서, 상기 게이트 전극과 상기 캡핑 패턴 사이에 개재되는 일함수 조절 패턴을 포함하되, 상기 게이트 절연막은 상기 게이트 전극과 상기 트렌치 사이에 제1 두께를 갖는 제1 부분 및 상기 캡핑 패턴과 상기 트렌치 사이에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 부분을 포함한다.

Description

반도체 소자 및 반도체 소자 제조 방법{SEMICONDUCTOR DEVICE AND METHOD OF FABRICATING SEMICONDUCTOR DEVICE}
본 발명은 반도체 소자 및 반도체 소자 제조 방법에 관한 것으로, 보다 상세하게는 매립 게이트 라인들을 포함하는 반도체 소자 및 그 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 반도체 장치들은 논리 데이터를 저장하는 반도체 기억 장치, 논리 데이터를 연산 처리하는 반도체 논리 장치, 및 기억 요소와 논리 요소를 포함하는 하이브리드(hybrid) 반도체 장치 등으로 구분될 수 있다.
최근에 전자 기기의 고속화, 저 소비전력화에 따라 이에 내장되는 반도체 장치 역시 빠른 동작 속도 및/또는 낮은 동작 전압 등이 요구되고 있다. 이러한 요구 특성들을 충족시키기 위하여 반도체 장치는 보다 고집적화 되고 있다. 반도체 장치의 고집적화가 심화될수록, 반도체 장치의 신뢰성이 저하될 수 있다. 하지만, 전자 산업이 고도로 발전함에 따라, 반도체 장치의 높은 신뢰성에 대한 요구가 증가되고 있다. 따라서, 반도체 장치의 신뢰성을 향상시키기 위한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 전기적 특성이 향상된 반도체 소자 및 그 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자는 트렌치를 갖는 기판, 상기 트렌치 표면을 덮는 게이트 절연막, 상기 트렌치 내에 상기 트렌치의 하부를 채우는 게이트 전극, 상기 트렌치 내에서, 상기 게이트 전극 상에 배치되는 캡핑 패턴 및 상기 트렌치 내에서, 상기 게이트 전극과 상기 캡핑 패턴 사이에 개재되는 일함수 조절 패턴을 포함하되, 상기 게이트 절연막은 상기 게이트 전극과 상기 트렌치 사이에 제1 두께를 갖는 제1 부분 및 상기 캡핑 패턴과 상기 트렌치 사이에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 부분을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자 제조 방법은, 기판 상에 트렌치를 형성하는 것, 상기 트렌치 상에 제1 두께를 갖는 게이트 절연막을 형성하는 것, 상기 게이트 절연막 상에 상기 트렌치를 채우는 게이트 전극, 캡핑 패턴, 및 상기 게이트 전극과 상기 캡핑 패턴 사이에 개재되는 일함수 조절 패턴을 순차적으로 형성하는 것, 상기 게이트 절연막의 두께를 영역별로 제어하는 것을 포함하되, 상기 게이트 절연막의 두께를 제어하는 것은, 상기 트렌치 내에 상기 게이트 전극 및 일함수 조절 패턴을 형성한 후, 노출되는 상기 트렌치 내 상기 게이트 절연막의 제1 노출 영역을 상기 제1 두께보다 얇은 제2 두께를 갖도록 식각하는 것을 포함한다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 실시예에 따른 반도체 소자는 기판의 활성 영역들을 정의하는 소자 분리막 및 상기 활성 영역들과 교차하고 상기 기판의 트렌치 내에 매립되는 게이트 라인 구조체를 포함하되, 상기 게이트 라인 구조체는 상기 트렌치의 하부를 채우는 게이트 전극, 상기 트렌치 내에 상기 게이트 전극 상에 배치되는 일함수 조절 패턴, 상기 트렌치 내에 상기 일함수 조절 패턴 상에 배치되는 캡핑 패턴 및 상기 트렌치의 표면을 따라 상기 트렌치와 상기 게이트 전극, 상기 일함수 조절 패턴, 및 상기 캡핑 패턴 사이에 배치되는 게이트 절연막을 포함하되, 상기 게이트 절연막은 상기 게이트 전극과 상기 트렌치 사이에 제1 두께를 갖는 제1 부분 및 상기 캡핑 패턴과 상기 트렌치 사이에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 부분 및 상기 일함수 조절 패턴과 상기 트렌치 사이에 상기 제1 두께보다 얇고 상기 제2 두께보다 두꺼운 제3 두께를 갖는 제3 부분을 포함한다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예에 따르면, 전기적 특성이 향상된 반도체 소자 및 제조 방법을 제공할 수 있다.
본 발명의 효과는 상술한 효과들로 제한되지 않는다. 언급되지 않은 효과들은 본 명세서 및 첨부된 도면으로부터 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 명확히 이해될 수 있을 것이다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 보여주는 도면이다.
도 2는 도 1의 I-I'에 따른 단면도이다.
도 3은 도 2의 게이트 라인 구조체의 확대도이다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 게이트 라인 구조체를 제조하는 방법을 보여주는 도면들이다.
도 5는 본 발명의 일 실시예에 따른 게이트 라인 구조체를 보여준다.
도 6은 본 발명의 일 실시예에 따른 게이트 라인 구조체를 보여준다.
도 7은 본 발명의 일 실시예에 따른 게이트 라인 구조체를 보여준다.
도 8은 본 발명의 일 실시예에 따른 게이트 라인 구조체를 보여준다.
도 1은 본 발명의 실시예들에 따른 반도체 소자를 보여주는 도면이다. 도 2는 도 1의 I-I'에 따른 단면도이다. 반도체 소자는 반도체 메모리 소자일 수 있다. 일 예로, 반도체 소자는 DRAM(Dynamic random access memory)일 수 있으나, 이에 제한되지 않는다.
이하, 동일한 평면상에 제공되는 제1 방향(D1), 제2 방향(D2) 및 제 3 방향(D3)을 기준으로 설명한다. 제1 방향(D1)과 제2 방향(D2)은 서로 수직하며, 제 3 방향(D3)은 제1 및 제2 방향(D1, D2) 모두와 교차할 수 있다. 도 2는 제 3 방향(D3)에 따른 단면을 나타낸다.
도 1 및 도 2를 참조하여, 기판(100)에 소자 분리막(110)이 배치되어 활성 영역들(ACT)을 정의할 수 있다. 활성 영역들(ACT) 각각은 고립된 형상을 가질 수 있다. 활성 영역들(ACT)은 각각, 평면적으로 길쭉한 바(bar) 형태일 수 있다. 일 예로, 활성 영역들(ACT)은 평면적 관점에서, 제 3 방향(D3)으로 연장된 바(bar) 형상을 가질 수 있다. 활성 영역들(ACT)은 소자 분리막들(110)에 의해 둘러싸인 기판(100)의 일부분들에 해당할 수 있다.
기판(100)은 반도체 물질을 포함한다. 예컨대, 기판(100)은 실리콘 기판, 게르마늄 기판, 또는 실리콘-게르마늄 기판일 수 있다. 소자 분리막들(110)은 산화물(EA, 실리콘 산화물), 질화물(EA, 실리콘 질화물) 및/또는 산화질화물(EA, 실리콘 산화질화물)을 포함할 수 있다.
도 3은 도 2의 게이트 라인 구조체(GLS)의 확대도이다. 도 2 및 도 3을 참조하면, 게이트 라인 구조체들(GLS)이 활성 영역들(ACT)을 가로지를 수 있다. 게이트 라인 구조체(GLS)는 게이트 라인(GL), 캡핑 패턴(230), 및 게이트 절연막(240)을 포함할 수 있다.
게이트 라인(GL)은 워드 라인(Word line)일 수 있다. 이하, 본 명세서에서, 게이트 라인(GL)과 워드 라인(GL)은 혼용될 수 있다. 워드 라인들(GL)은 활성 영역들(ACT)과 교차하도록 기판(100) 내에 배치될 수 있다. 워드 라인들(GL)의 각각은 제2 방향(D2)으로 연장되고, 워드 라인들(GL)은 제1 방향(D1)을 따라 배치될 수 있다. 워드 라인들(GL)은 기판(100) 내에 매립(buried)될 수 있다. 워드 라인들(GL)은 기판(100)의 트렌치들(105) 내에 배치될 수 있다. 트렌치들(105)은 활성 영역들(ACT)과 교차하도록 연장될 수 있다. 트렌치들(105)은 기판(100)에 인접할수록, 즉 트렌치들(105)의 상부에서 하부를 향할수록, 폭이 좁아질 수 있다.
워드 라인들(GL) 각각은 게이트 전극(210) 및 일함수 조절 패턴(220)을 포함할 수 있다. 게이트 전극(210)은 트렌치(105) 내에 배치될 수 있다. 게이트 전극(210)은 트렌치(105)의 하부를 채울 수 있다. 게이트 전극(210)은 트렌치(105)를 부분적으로 갭필(gap fill)할 수 있다. 게이트 전극(210)은 텅스텐(W), 구리(Cu), 티타늄(Ti), 또는 탄탈륨(Ta)과 같은 금속을 포함할 수 있다.
일함수 조절 패턴(220)은 게이트 전극(210) 상에 배치되어, 트렌치(105)의 일부를 채울 수 있다. 일함수 조절 패턴(220)은 게이트 전극(210)과 캡핑 패턴들(230) 사이에 개재될 수 있다. 일함수 조절 패턴(220)은 평면적으로 게이트 전극(210)과 오버랩될 수 있다. 일 예로, 게이트 전극(210) 및 일함수 조절 패턴(220)은 각각 제2 방향(D2)으로 연장될 수 있다. 일함수 조절 패턴(220)은 게이트 전극(210)의 상면을 덮을 수 있다. 일함수 조절 패턴(220)의 상면은 기판(100)의 상면보다 낮은 레벨에 위치할 수 있다. 일함수 조절 패턴(220)의 일함수(work function)는 게이트 전극(210)의 일함수보다 낮을 수 있다. 일함수 조절 패턴(220)은 N형 불순물이 도핑된 물질을 포함할 수 있다. 일 예로, 일함수 조절 패턴(220)은 N형 불순물이 도핑된 폴리 실리콘을 포함할 수 있다. 도시하지 않았으나, 일함수 조절 패턴(220)과 게이트 전극(210) 사이에 배리어 막이 형성될 수 있다.
워드 라인들(GL) 상에 캡핑 패턴들(230)이 배치될 수 있다. 캡핑 패턴들(230)은 트렌치(105)의 나머지를 채울 수 있다. 캡핑 패턴들(230)의 상면은 기판(100)의 상면과 공면을 이룰 수 있다. 다시 말해서, 캡핑 패턴들(230)의 상면은 기판(100)의 상면과 동일한 레벨에 배치될 수 있다. 캡핑 패턴들(230)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다. 캡핑 패턴들(230)의 양 측면들은 활성 영역들(ACT) 및 소자 분리막(110)과 접할 수 있다.
게이트 절연막(240)은 트렌치(105)의 표면을 따라 제공될 수 있다. 게이트 절연막(240)은 트렌치(105)를 따라 연장되어, 워드 라인(GL)과 캡핑 패턴(230) 상에 배치될 수 있다. 워드 라인(GL)과 활성 영역(ACT) 사이, 워드 라인(GL)과 소자 분리막(110) 사이, 캡핑 패턴(230)과 활성 영역(ACT) 사이, 및 캡핑 패턴(230)과 소자 분리막(110) 사이에 게이트 절연막(240)이 개재될 수 있다. 캡핑 패턴들(230)과 활성 영역들(ACT) 사이에 개재된 게이트 절연막들(240)은 활성 영역들(ACT)과 캡핑 패턴들(230) 사이의 스트레스를 완화하는 버퍼 역할을 할 수 있다. 게이트 절연막(240)은 산화물, 질화물, 또는 산질화물을 포함할 수 있다.
게이트 절연막(240)은 서로 두께가 상이한 영역들을 포함할 수 있다. 게이트 절연막(240)은 제1 부분(242), 제2 부분(244), 및 제3 부분(246)을 포함할 수 있다. 제1 부분(242)은 게이트 전극(210)과 트렌치(105) 사이에 형성되는 게이트 절연막(240)의 일 영역일 수 있다. 제1 부분(242)은 제1 두께(T1)를 가질 수 있다. 제2 부분(244)은 캡핑 패턴(230)과 트렌치(105) 사이에 형성되는 게이트 절연막(240)의 다른 영역일 수 있다. 제2 부분(244)은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 얇을 수 있다. 일 예로, 제2 두께(T2)는 제1 두께의 40% 내지 60%일 수 있다. 제3 부분(246)은 일함수 조절 패턴(220)과 트렌치(105) 사이에 형성되는 게이트 절연막(240)의 또 다른 영역일 수 있다. 제3 부분(246)은 제1 부분(242)과 제2 부분(244) 사이에 개재될 수 있다. 제3 부분(246)은 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제1 두께(T1) 및 제2 두께(T2)와 상이할 수 있다. 제3 두께(T3)는 제1 두께(T1)보다 얇고, 제2 두께(T2)와 같거나 이보다 두꺼울 수 있다. 일 예로, 제3 두께(T3)는 제1 두께의 60% 내지 80%일 수 있다.
다시 도 1 및 도 2를 참조하면, 워드 라인들(GL)의 양 측면들에 인접한 활성 영역들(ACT) 내에 각각 제1 도핑 영역(SD1)과 제2 도핑 영역(SD2)이 배치될 수 있다. 제1 및 제2 도핑 영역들(SD1, SD2)은 기판(100)의 상면으로부터 내부로 연장될 수 있다. 제1 및 제2 도핑 영역들(SD1, SD2)의 도전형은 기판(100)의 도전형과 다를 수 있다. 일 예로, 기판(100)이 P형인 경우, 제1 및 제2 도핑 영역들(SD1, SD2)은 N형일 수 있다. 제1 및 제2 도핑 영역들(SD1, SD2)은 소스 영역 또는 드레인 영역에 대응될 수 있다.
기판(100) 및 소자 분리막(110) 상에 제1 층간 절연막(300)이 배치될 수 있다. 제1 층간 절연막(300)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다.
제1 층간 절연막(300) 상에 비트 라인들(BL)이 배치될 수 있다. 비트 라인들(BL)은 제1 층간 절연막(300)을 관통하는 제1 콘택(400)을 통해 제1 도핑 영역(SD1)과 연결될 수 있다. 비트 라인들(BL)은 도핑된 실리콘, 금속 등과 같은 도전 물질을 포함할 수 있다. 제1 콘택(400)은 비트 라인 콘택일 수 있다. 제1 콘택(400)은 제1 도핑 영역(SD1)과 비트 라인(BL)을 전기적으로 연결할 수 있다. 도시하지 않았으나, 제1 콘택(400)은 그 일부(예를 들어, 하부)가 기판(100) 내로 리세스된 구조일 수 있다.
제1 층간 절연막(300) 및 비트 라인들(BL) 상에 제2 층간 절연막(500)이 배치될 수 있다. 제2 층간 절연막(500)은 비트 라인들(BL)을 덮을 수 있다. 제2 층간 절연막(500)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막을 포함할 수 있다.
기판(100) 상에 제1 및 제2 층간 절연막들(300, 500)을 관통하고, 제2 도핑 영역(SD2)과 연결되는 제2 콘택(600)이 배치될 수 있다. 제2 콘택(600)은 도핑된 실리콘 또는 금속 등과 같은 도전 물질을 포함할 수 있다. 제2 콘택(600)은 스토리지 노드 콘택일 수 있다. 제2 콘택(600)은 제2 도핑 영역(SD2)과 커패시터(CA)를 전기적으로 연결할 수 있다. 도시하지 않았으나, 제2 콘택(600)은 그 일부(예를 들어, 하부)가 기판(100) 내로 리세스된 구조일 수 있다.
제2 층간 절연막(500) 상에 제2 콘택(600)과 연결되는 데이터 저장 요소가 배치될 수 있다. 예를 들어, 데이터 저장 요소는 제1 전극(820), 제2 전극(840), 및 제1 전극(820)과 제2 전극(840) 사이에 개재되는 유전막(830)을 포함하는 캐패시터(CA)일 수 있다. 제1 전극(820)은 하부가 막힌 실린더 형상일 수 있다. 제2 전극(840)은 제1 전극(820)을 덮을 수 있다. 제1 전극(820)과 제2 전극(840)은 각각 도핑된 실리콘, 금속 또는 금속 화합물을 포함할 수 있다.
제2 전극(840)과 제2 층간 절연막(500) 사이에 지지막(700)이 배치될 수 있다. 지지막(700)은 제1 전극(820)의 외측벽 상에 배치되어, 제1 전극(820)의 쓰러짐을 방지할 수 있다. 지지막(700)은 절연 물질을 포함할 수 있다.
본 발명의 실시예들에 따른 반도체 소자의 게이트 절연막(240)은 게이트 전극(210)에 인접한 제1 부분(242)보다 캡핑 패턴(230)에 인접한 제2 부분(244)의 두께가 얇게 제공될 수 있다. 이에 따라, 상대적으로 확대된 캡핑 패턴(230)이 확보될 수 있어, 콘택, 특히, 스토리지 노드 콘택 간의 절연(isolation)이 효과적일 수 있다. 이와 달리, 게이트 절연막(240)이 동일한 두께로 제공되는 경우, 캡핑 패턴의 점유 면적이 감소되어 콘택들간의 절연이 불안정할 수 있다.
또한, 게이트 절연막(240)은 게이트 전극(210)에 인접한 제1 부분(242)보다 일함수 조절 패턴(220)에 인접한 제3 부분(246)의 두께가 작게 제공될 수 있다. 이에 따라, 상대적으로 확대된 일함수 조절 패턴(220)이 확보될 수 있어, 일함수가 조절될 수 있고, 워드 라인들(GL)로부터 도핑 영역들(SD1, SD2)로 발생하는 누설 전류(Gate induced Drain Leakage Current; GIDL 전류)를 감소시킬 수 있다. 이로 인해, 본 발명에 따른 반도체 소자는 전기적 특성이 향상될 수 있다.
도 4a 내지 도 4d는 본 발명의 실시예에 따른 게이트 라인 구조체를 제조하는 방법을 보여주는 도면들이다. 반도체 소자는 기판(100) 상에 트렌치(105)를 형성하는 것, 트렌치(105) 상에 게이트 절연막(240)을 형성하는 것, 게이트 절연막(240) 상에 트렌치(105)를 채우는 게이트 전극(210), 캡핑 패턴(230), 및 게이트 전극(210)과 캡핑 패턴(230) 사이에 개재되는 일함수 조절 패턴(220)을 순차적으로 형성하는 것, 및 게이트 절연막(240)의 두께를 영역별로 제어하는 것을 통해 형성될 수 있다. 게이트 절연막(240)의 두께를 영역별로 제어하는 것은 필요에 따라, 게이트 전극(210), 캡핑 패턴(230), 및 게이트 전극과 캡핑 패턴 사이에 개재되는 일함수 조절 패턴을 순차적으로 형성하는 것 중 적어도 일부에 선행될 수 있다. 이하, 도 2, 도 3, 도 4a 내지 도 4d를 참조하여, 본 발명에 따른 반도체 소자 제조 방법을 설명한다.
먼저, 도 2를 참조하면, 기판(100)에 활성 영역들(ACT)을 정의하는 소자 분리막(110)이 형성될 수 있다. 소자 분리막(110)은 실리콘 질화막, 실리콘 산화막, 또는 실리콘 산질화막을 포함할 수 있다. 소자 분리막(110)은 기판(100) 내부로 연장되도록 형성될 수 있다. 기판(100)의 활성 영역들(ACT)에 제2 도핑 영역(SD2)이 형성될 수 있다. 제2 도핑 영역들(SD2)은 이온 주입(ion implantation) 공정에 의해 형성될 수 있다. 제2 도핑 영역들(SD2)은 N형 불순물로 도핑된 영역일 수 있다.
도 4a를 참조하면, 기판(100) 상에 트렌치(105)가 형성될 수 있다. 예를 들어, 기판(100) 상에 마스크 패턴(M)을 형성한 후, 마스크 패턴(M)을 식각 마스크로 기판(100)을 식각하여 트렌치(105)를 형성할 수 있다. 도 4a 내지 도 4d에서는 도면의 간략화를 위해, 단일 트렌치(105)를 기준으로 도시한다. 트렌치(105)는 제2 방향(D2)으로 연장되는 라인 형태일 수 있다. 트렌치(105)의 바닥면들은 소자 분리막(110) 및 활성 영역들(ACT)을 노출시킬 수 있다. 마스크 패턴(M)은 식각 공정이 수행된 후 제거될 수 있다.
도 4b를 참조하여, 트렌치(105)가 형성된 기판(100) 상에 예비 게이트 절연막(235)이 형성될 수 있다. 예비 게이트 절연막(235)은 제1 두께(T1)를 갖도록 형성될 수 있다. 예비 게이트 절연막(235)은 열산화 공정, 원자층 증착(Atomic Layer Deposition; ALD) 또는 화학 기상 증착(Chemical Vapor Deposition; CVD) 공정 등을 이용하여 형성될 수 있다. 예비 게이트 절연막(235)은 기판(100)의 상면, 트렌치(105)의 내측면 및 바닥면을 덮을 수 있다. 예비 게이트 절연막(235)은 실리콘 산화막을 포함할 수 있다.
도 4c를 참조하여, 트렌치(105) 내에 게이트 전극(210)이 형성될 수 있다. 예비 게이트 절연막(235)이 도포된 트렌치(105)의 하부에 게이트 전극(210)이 형성될 수 있다. 예를 들어, 예비 게이트 절연막(235)이 형성된 기판(100)의 전면 상에 도전 물질(미도시)이 증착될 수 있다. 이때, 도전 물질은 트렌치(105)를 채울 수 있다. 도전 물질의 증착은 화학 기상 증착(CVD) 공정 등을 이용하여 수행될 수 있다. 도전 물질은 텅스텐(W), 구리(Cu), 티타늄(Ti), 탄탈륨(Ta) 등과 같은 금속을 포함할 수 있다. 이후, 증착된 도전 물질을 식각하여 게이트 전극(210)이 형성될 수 있다. 일 예로, 도전 물질은 에치 백(etch-back) 공정으로 식각될 수 있다. 식각 공정은 원하는 두께의 게이트 전극(210)이 형성될 때까지 계속 수행될 수 있다.
이 때, 게이트 전극(210)을 형성하면, 트렌치(105) 내의 제2 노출 영역(EA2)의 절연막의 일부가 노출될 수 있다. 제2 노출 영역(EA2)은 트렌치(105) 내의 게이트 전극(210)보다 상부에 위치하는 영역일 수 있다. 이로 인해, 게이트 전극(210)과 트렌치(105) 사이에 개재되는 게이트 절연막(240)의 제1 부분(242)이 형성될 수 있다. 제1 부분(242)은 제1 두께(T1)를 가질 수 있다.
이어서, 제2 노출 영역(EA2) 상에 제3 두께(T3)를 갖는 예비 게이트 절연막(235a)을 형성할 수 있다. 일 예로, 제2 노출 영역(EA2) 상의 예비 게이트 절연막(도 4b의 235)을 식각 선택비를 갖도록 식각하여, 제3 두께(T3)를 가질 때까지 식각할 수 있다. 일 예로, 예비 게이트 절연막(235)은 등방성 식각될 수 있다. 제3 두께(T3)는 제1 두께(T1)보다 얇을 수 있다. 일 예로, 제3 두께(T3)는 제1 두께(T1)의 60% 내지 80%일 수 있다. 예비 게이트 절연막(235)은 습식 식각을 통해 얇아질(thining) 수 있으나, 이에 제한되지 않는다.
이와 달리, 제3 두께(T3)를 갖는 예비 게이트 절연막(235a)을 형성하는 것은, 제2 노출 영역(EA2) 상의 게이트 절연막을 제거하고, 제2 노출 영역(EA2)의 트렌치(105) 상에 게이트 절연막을 제3 두께(T3)를 갖도록 증착하여 형성할 수 있다.
도 4d를 참조하여, 게이트 전극(210) 상에 일함수 조절 패턴(220)이 형성될 수 있다. 예를 들어, 기판(100)의 전면 상에 폴리 실리콘(미도시)이 증착될 수 있다. 이때, 폴리 실리콘은 트렌치(105)를 채울 수 있다. 폴리 실리콘은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 이후, 증착된 폴리 실리콘을 식각하고, 폴리 실리콘에 N형 불순물을 도핑하여 일함수 조절 패턴(220)을 형성될 수 있다. 일함수 조절 패턴(220)은 에치 백(etch-back) 공정으로 식각될 수 있다. 식각 공정은 원하는 두께의 일함수 조절 패턴(220)이 형성될 때까지 계속 수행될 수 있다.
이 때, 일함수 조절 패턴(220)을 형성하면, 트렌치(105) 내의 제1 노출 영역(EA1)의 절연막의 다른 일부가 노출될 수 있다. 제1 노출 영역(EA1)은 트렌치(105) 내의 일함수 조절 패턴(220)보다 상부에 위치하는 영역일 수 있다. 이로 인해, 일함수 조절 패턴(220)과 트렌치(105) 사이에 개재되는 게이트 절연막(240)의 제3 부분(246)이 형성될 수 있다. 제3 부분(246)은 제3 두께(T3)를 가질 수 있다.
이어서, 제1 노출 영역(EA1) 상에 제2 두께(T2)를 갖는 예비 게이트 절연막(235b)을 형성할 수 있다. 일 예로, 제1 노출 영역(EA1) 상의 예비 게이트 절연막(도 4c의 235a)을 식각 선택비를 갖도록 식각하여, 제2 두께(T2)를 가질 때까지 식각할 수 있다. 일 예로, 예비 게이트 절연막(235)은 등방성 식각될 수 있다. 제2 두께(T2)는 제1 두께(T1) 및 제3 두께(T3)보다 얇을 수 있다. 일 예로, 제2 두께(T2)는 제1 두께(T1)의 40% 내지 60%일 수 있다. 예비 게이트 절연막(235)은 습식 식각을 통해 얇아질(thining) 수 있으나, 이에 제한되지 않는다.
이와 달리, 제2 두께(T2)를 갖는 예비 게이트 절연막(235b)을 형성하는 것은, 제1 노출 영역(EA1) 상의 게이트 절연막을 제거하고, 제1 노출 영역(EA1)의 트렌치(105) 상에 게이트 절연막을 제2 두께(T2)를 갖도록 증착하여 형성할 수 있다.
다시 도 3을 참조하여, 트렌치(105) 내에 캡핑 패턴(230)이 형성될 수 있다. 예를 들어, 캡핑 패턴(230)은 기판(100)의 전면 상에 캡핑막을 형성한 후, 평탄화 공정 등을 수행하여 형성될 수 있다. 캡핑 패턴(230)은 실리콘 질화막, 실리콘 산화막 및 실리콘 산질화막 중 어느 하나를 포함할 수 있다. 이때, 기판(100)의 상면을 덮는 예비 게이트 절연막(235)의 일부가 함께 제거되고, 게이트 절연막(240)이 형성될 수 있다. 이로 인해, 게이트 라인들(GL)과 활성 영역들(ACT) 사이 및/또는 게이트 라인들(GL)과 소자 분리막(110) 사이에 개재되는 게이트 절연막(240)이 형성될 수 있다. 식각 공정에 의해 소자 분리막(110) 및 활성 영역들(ACT)의 상면들이 노출될 수 있다.
상술한 바와 같이, 게이트 절연막(240)은 그 두께가 상이한 영역들을 포함할 수 있다. 게이트 절연막(240)은 제1 부분(242), 제2 부분(244), 및 제3 부분(246)을 포함할 수 있다. 제1 부분(242)은 게이트 전극(210)과 트렌치(105) 사이에 형성되는 게이트 절연막(240)의 일 영역일 수 있다. 제1 부분(242)은 제1 두께(T1)를 가질 수 있다. 제2 부분(244)은 캡핑 패턴(230)과 트렌치(105) 사이에 형성되는 게이트 절연막(240)의 다른 영역일 수 있다. 제2 부분(244)은 제2 두께(T2)를 가질 수 있다. 제2 두께(T2)는 제1 두께(T1)보다 얇을 수 있다. 일 예로, 제2 두께(T2)는 제1 두께의 40% 내지 60%일 수 있다. 제3 부분(246)은 일함수 조절 패턴(220)과 트렌치(105) 사이에 형성되는 게이트 절연막(240)의 또 다른 영역일 수 있다. 제3 부분(246)은 제1 부분(242)과 제2 부분(244) 사이에 개재될 수 있다. 제3 부분(246)은 제3 두께(T3)를 가질 수 있다. 제3 두께(T3)는 제1 두께(T1)보다 얇고, 제2 두께(T2)보다 두꺼울 수 있다. 일 예로, 제3 두께(T3)는 제1 두께의 60% 내지 80%일 수 있다.
다시 도 2를 참조하면, 기판(100) 상에 이온 주입 공정을 수행하여, 서로 이웃하는 두 개의 게이트 라인들(GL) 사이의 영역들 내에 제1 도핑 영역(SD1)이 형성될 수 있다. 제1 도핑 영역(SD1)은 제2 도핑 영역(SD2)과 동일한 N형으로 도핑될 수 있다. 제1 도핑 영역(SD1)은 제2 도핑 영역(SD2)보다 기판(100) 내부로 깊이 연장될 수 있다.
이후, 기판(100) 상에 제1 층간 절연막(300)이 형성될 수 있다. 제1 층간 절연막(300)은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 제1 층간 절연막(300)의 일부를 패터닝하여 제1 콘택(400)이 형성될 영역을 정의하는 콘택 홀들(미도시)이 형성될 수 있다. 제1 층간 절연막(300) 상에 콘택 홀들을 채우는 도전 물질을 도포하고 패터닝하여, 제1 콘택(400)과 비트 라인들(BL)을 형성할 수 있다. 제1 콘택(400)은 비트 라인 콘택일 수 있다. 제1 콘택(400)은 제1 도핑 영역(SD1)과 비트 라인(BL)을 전기적으로 연결할 수 있다. 도시하지 않았으나, 제1 콘택(400)은 그 일부(예를 들어, 하부)가 기판(100) 내로 리세스된 구조일 수 있다. 또한, 도시하지 않았으나, 비트 라인들(BL)의 측벽들을 덮는 스페이서 등이 형성될 수 있다.
제1 층간 절연막(300) 상에 제2 층간 절연막(500)을 형성하고, 제2 층간 절연막(500) 및 제1 층간 절연막(300)을 관통하는 제2 콘택(600)이 형성될 수 있다. 제2 콘택(600)은 스토리지 노드 콘택일 수 있다. 제2 콘택(600)은 제2 도핑 영역(SD2)과 커패시터(CA)를 전기적으로 연결할 수 있다. 도시하지 않았으나, 제2 콘택(600)은 그 일부(예를 들어, 하부)가 기판(100) 내로 리세스된 구조일 수 있다.
제2 층간 절연막(500) 상에 지지막(700)이 형성될 수 있다. 지지막(700)은 화학 기상 증착(CVD) 공정 등을 이용하여 형성될 수 있다. 지지막(700)을 관통하여 제2 콘택(600)과 연결되는 제1 전극들(620)이 형성될 수 있다. 제1 전극들(620)을 콘포말하게 덮는 유전막(630)과 제1 전극들(620)을 덮는 제2 전극(640)을 형성하여 캐패시터(CA)가 완성될 수 있다. 이렇게 하여, 본 발명의 실시예들에 따른 반도체 소자가 완성될 수 있다.
도 5는 본 발명의 일 실시예에 따른 게이트 라인 구조체(GLSa)를 보여준다. 게이트 라인 구조체(GLSa)는 게이트 전극(210), 일함수 조절 패턴(220), 캡핑 패턴(230), 및 게이트 절연막(240a)을 포함할 수 있다. 도 2 및 도 3을 참조하여 설명한 게이트 라인 구조체(GLS)의 게이트 전극(210), 일함수 조절 패턴(220), 및 캡핑 패턴(230)과 실질적으로 동일하거나 유사한 구성들에 대하여 동일한 참조번호를 사용하고, 이하 중복되는 설명은 생략한다.
게이트 라인 구조체(GLSa)의 게이트 절연막(240a)은 제1 부분(242a) 및 제2 부분(244a)만을 포함할 수 있다. 제1 부분(242a)은 게이트 전극(210)과 트렌치(105) 사이, 일함수 조절 패턴(220)과 트렌치(105) 사이에 제공될 수 있다. 제1 부분(242a)은 상술한 제1 두께(T1)를 가질 수 있다. 제2 부분(244a)은 캡핑 패턴(230)과 트렌치(105) 사이에 제공될 수 있다. 제2 부분(244a)은 제2 두께(T2a)를 가질 수 있고, 이는 상술한 제3 두께(T3)와 동일할 수 있다. 다시 말해서, 제2 두께(T2a)는 제1 두께(T1)의 60% 내지 80%일 수 있다.
도 6은 본 발명의 일 실시예에 따른 게이트 라인 구조체(GLSb)를 를 보여준다. 게이트 라인 구조체(GLSb)는 게이트 전극(210), 일함수 조절 패턴(220), 캡핑 패턴(230), 및 게이트 절연막(240)을 포함할 수 있다. 도 2 및 도 3을 참조하여 설명한 게이트 라인 구조체(GLS)의 게이트 전극(210), 일함수 조절 패턴(220), 캡핑 패턴(230), 및 게이트 절연막(240)와 실질적으로 동일하거나 유사한 구성들에 대하여 동일한 참조번호를 사용하고, 이하 중복되는 설명은 생략한다.
게이트 라인 구조체(GLSb)는 라이너 막(250)을 더 포함할 수 있다. 라이너 막(250)은 트렌치(105) 내에, 일함수 조절 패턴(220)을 둘러싸도록 제공될 수 있다. 다시 말해서, 라이너 막(250)은 게이트 전극(210)과 일함수 조절 패턴(220) 사이, 일함수 조절 패턴(220)과 게이트 절연막(240)의 제3 부분(246) 사이에 제공될 수 있다. 라이너 막(250)의 두께(Tb)와 제3 두께(T3)의 합은, 제1 부분(242)의 제1 두께(T1)의 합과 동일할 수 있다. 라이너 막(250)은 금속 물질, 또는 금속 질화물로 이루어질 수 있다.
도 7은 본 발명의 일 실시예에 따른 게이트 라인 구조체(GLSc)를 를 보여준다. 게이트 라인 구조체(GLSc)는 게이트 전극(210), 일함수 조절 패턴(220), 캡핑 패턴(230), 및 게이트 절연막(240)을 포함할 수 있다. 도 2 및 도 3을 참조하여 설명한 게이트 라인 구조체(GLS)의 게이트 전극(210), 일함수 조절 패턴(220), 캡핑 패턴(230), 및 게이트 절연막(240)와 실질적으로 동일하거나 유사한 구성들에 대하여 동일한 참조번호를 사용하고, 이하 중복되는 설명은 생략한다.
게이트 라인 구조체(GLSc)는 배리어 막(260)을 더 포함할 수 있다. 배리어 막(260)은 트렌치(105) 내에, 게이트 전극(210)을 둘러싸도록 제공될 수 있다. 배리어 막(260)은 산화물 또는 질화물을 포함할 수 있다.
도 8은 본 발명의 일 실시예에 따른 게이트 라인 구조체(GLSd)를 를 보여준다. 게이트 라인 구조체(GLSd)는 게이트 전극(210), 캡핑 패턴(230), 및 게이트 절연막(240)을 포함할 수 있다. 도 2 및 도 3을 참조하여 설명한 게이트 라인 구조체(GLS), 및 도 5를 참조하며 설명한 게이트 라인 구조체(GLSa)와 실질적으로 동일하거나 유사한 구성들에 대하여 동일한 참조번호를 사용하고, 이하 중복되는 설명은 생략한다. 게이트 라인 구조체(GLSd)은 일함수 조절 패턴을 포함하지 않을 수 있다.
이상의 실시 예들은 본 발명의 이해를 돕기 위하여 제시된 것으로, 본 발명의 범위를 제한하지 않으며, 이로부터 다양한 변형 가능한 실시 예들도 본 발명의 범위에 속하는 것임을 이해하여야 한다. 본 발명의 기술적 보호범위는 특허청구범위의 기술적 사상에 의해 정해져야 할 것이며, 본 발명의 기술적 보호범위는 특허청구범위의 문언적 기재 그 자체로 한정되는 것이 아니라 실질적으로는 기술적 가치가 균등한 범주의 발명에 대하여까지 미치는 것임을 이해하여야 한다.

Claims (10)

  1. 트렌치를 갖는 기판;
    상기 트렌치 표면을 덮는 게이트 절연막;
    상기 트렌치 내에 상기 트렌치의 하부를 채우는 게이트 전극;
    상기 트렌치 내에서, 상기 게이트 전극 상에 배치되는 캡핑 패턴; 및
    상기 트렌치 내에서, 상기 게이트 전극과 상기 캡핑 패턴 사이에 개재되는 일함수 조절 패턴을 포함하되,
    상기 게이트 절연막은:
    상기 게이트 전극과 상기 트렌치 사이에 제1 두께를 갖는 제1 부분; 및
    상기 캡핑 패턴과 상기 트렌치 사이에 상기 제1 두께보다 얇은 제2 두께를 갖는 제2 부분을 포함하는 반도체 소자.
  2. 제 1 항에 있어서,
    상기 게이트 절연막은, 상기 일함수 조절 패턴과 상기 트렌치 사이에 제3 두께를 갖는 제3 부분을 더 포함하되,
    상기 제3 두께는 상기 제1 두께 및 상기 제2 두께와 상이한 반도체 소자.
  3. 제 2 항에 있어서,
    상기 제3 두께는 상기 제1 두께보다 얇고 상기 제2 두께와 같거나 이보다 두꺼운 반도체 소자.
  4. 제 3 항에 있어서,
    상기 제2 두께는 상기 제1 두께의 40% 내지 60%이고, 상기 제3 두께는 상기 제1 두께의 60% 내지 80%인 반도체 소자.
  5. 제 2 항에 있어서,
    상기 트렌치 내에 상기 일함수 조절 패턴을 둘러싸는 라이너 막을 더 포함하고,
    상기 라이너 막의 두께와 상기 제3 두께의 합은 상기 제1 두께와 동일한 반도체 소자.
  6. 제 1 항에 있어서,
    상기 트렌치 내에 상기 게이트 전극을 둘러싸는 배리어 막을 더 포함하는 반도체 소자.
  7. 제 2 항에 있어서,
    상기 제3 두께는 상기 제2 두께와 동일한 반도체 소자.
  8. 제 7 항에 있어서,
    상기 제2 두께는 상기 제1 두께의 60% 내지 80%인 반도체 소자.
  9. 제 1 항에 있어서,
    상기 일함수 조절 패턴의 일함수(work function)는 상기 게이트 전극의 일함수보다 낮은 반도체 소자.
  10. 제 1 항에 있어서,
    상기 일함수 조절 패턴은 N형 불순물이 도핑된 물질을 포함하는 반도체 소자.
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