TW201303980A - 製造具有垂直閘極之半導體裝置的方法 - Google Patents

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Abstract

一種用以製造半導體裝置之方法包括：藉由蝕刻一半導體基板，形成複數個柱狀物；形成一傳導層於一包括該等柱狀物之半導體基板結構上方；藉由在該傳導層上實施一第一蝕刻製程，形成初步閘極於每一柱狀物之側壁上；以及藉由在該等初步閘極之上部分上實施一第二蝕刻製程，形成垂直閘極。

Description

製造具有垂直閘極之半導體裝置的方法 [相關申請案之對照參考資料]
本申請案主張2011年7月5日所提出之韓國專利申請案第10-2011-0066511號之優先權，在此以提及方式併入該韓國專利申請案之全部。
本發明之示範性實施例係有關於一種用以製造半導體裝置之方法，以及更特別地，是有關於一種用以製造具有垂直閘極之半導體裝置的方法。
圖案縮小(pattern shrinkage)在半導體裝置之產量方面可能是必要因素之一。用以製造該等半導體裝置之遮罩因其圖案縮小而變得越來越小。再者，針對40nm或更小之半導體裝置已發展出氟化氬(ArF)光阻(PR)層。然而，當該等半導體裝置之圖案變得更小時，該ArF光阻層之使用在圖案化該等半導體裝置時達到物理極限。
因此，目前正針對如動態隨機存取記憶體(DRAM)之半導體裝置發展圖案化技術，以及在其內形成3維(3D)單元。
由於半導體裝置之小型化，具有平面通道之電晶體在有關漏電流、導通電流及短通道效應方面已達到物理極限。因此，目前正在發展使用垂直通道之電晶體，該等電晶體在以下稱為垂直通道電晶體。
一垂直通道電晶體包括一從一半導體基板垂直伸延之柱狀主動區域、一在該柱狀主動區域之側壁上形成之閘極電極(該閘極電極稱為一垂直閘極VG)及一在該垂直閘極VG附近之該柱狀主動區域的上下部分中形成之接面區域。
第1A及1B圖係描述一用以形成一半導體裝置之垂直閘極的傳統方法之剖面圖。
參考第1圖，在一半導體基板11上方形成以溝槽12來彼此隔離之複數個柱狀物13。該等柱狀物13係主動區域。使用一硬式遮罩層14做為一蝕刻阻障來形成該等柱狀物13。
在該等柱狀物13及該硬式遮罩層14上方形成一閘極絕緣層15，以及在該閘極絕緣層15上方形成一傳導層16，以間隙填充等柱狀物13間之空間(亦即，該等溝槽12)。
參考第1B圖，使該傳導層16之一部分凹陷，以及然後，使用一光阻層圖案17蝕刻該傳導層16。結果，在該等柱狀物13之側壁上形成垂直閘極16A。
依據上述傳統技術，藉由形成該傳導層16來間隙填充該等柱狀物13間之空間且然後藉使用該光阻層圖案17來蝕刻該傳導層16，以形成該等垂直閘極16A。總之，以一蝕刻該間隙填充傳導層16之中間部分的方法形成該等垂直閘極16A，因而，在該等柱狀物13之每一側上形成該等個別垂直閘極16A。
然而，依據該傳統技術，該等垂直閘極16A可能不具有相同厚度且甚至每一垂直閘極16A在其上下部分中可能不具有均勻厚度。此外，由於該等空間之間的稍微差異，可能在一個別蝕刻製程期間不規則地損失(18)在該等溝槽12之底部的矽，以及更糟的是，可能無法分割該間隙填充傳導層16。
並且，雖然將要對30nm或更小之半導體裝置形成及分割該20nm寬傳導層16，但是一使用該光阻層圖案17之蝕刻方法可能無法分割這樣的傳導層16。
本發明之示範性具體例係有關於一種用以製造半導體裝置之方法，該方法甚至在柱狀物間之窄空間中可以具有個別垂直閘極。
依據本發明之一示範性實施例，一種用以製造半導體裝置之方法包括：藉由蝕刻一半導體基板，形成複數個柱狀物；形成一傳導層於一包括該等柱狀物之半導體基板結構上方；藉由在該傳導層上實施一第一蝕刻製程，形成初步閘極於每一柱狀物之側壁上；以及藉由在該等初步閘極之上部分上實施一第二蝕刻製程，形成垂直閘極。
依據本發明之另一示範性實施例，一種製造半導體裝置之方法包括：藉由蝕刻一半導體基板，形成複數個柱狀物；形成一傳導層於一包括該等柱狀物之半導體基板結構上方；以及在一朝垂直於該半導體基板之方向經由執行蝕刻製程而蝕刻該傳導層以形成垂直閘極。
依據本發明之又另一示範性實施例，一種製造半導體裝置之方法可以包括：藉由蝕刻一半導體基板，形成以複數個第一溝槽來彼此隔離之複數個本體；藉由部分填充該等第一溝槽，形成與該等個別本體之一個側壁的一部分耦接之埋入式位元線；藉由蝕刻每一本體之上部分，形成以與該等第一溝槽相交之複數個第二溝槽來彼此隔離之複數個柱狀物；形成一傳導層於一包括該等柱狀物之半導體基板結構上方；藉由在該傳導層上實施一第一蝕刻製程，形成初步閘極於每一柱狀物之側壁上；以及藉由在該等初步閘極之上部分上實施一第二蝕刻製程，形成垂直閘極。
下面將參考所附圖式來更詳細描述本發明之示範性實施例。然而，本發明經由不同形式來具體化及不應該解讀為對在此所述之實施例的限制。更確切地說，提供這些實施例，以致於此揭露將是徹底且完整的，以及這些實施例將本發明之範圍完全傳達給熟習該項技藝者。在整個揭露中，相似元件符號在本發明之各種圖形及實施例中提及相似部件。
該等圖式沒有必要以比例來繪製，以及在一些範例中，可能將比例誇大，以便清楚地描述該等實施例之特徵。當提及一第一層是在一第二層“上”或在一基板“上”時，它不但意指該第一層係直接形成於該第二層或該基板上之情況，而且亦意指在該第一層與該第二層或該基板間存在有一第三層之情況。
第2A至2F圖係描述依據本發明之第一實施例的一用以形成一半導體裝置之垂直閘極的方法之剖面圖。
參考第2A圖，在一已形成有一指定結構之半導體基板201上方形成複數個柱狀物204。藉由使用一硬式遮罩層202做為一蝕刻阻障來蝕刻該半導體基板201，以形成該等柱狀物204。在此，該指定結構可能包括埋入式位元線。該半導體基板201可能是一矽基板。該硬式遮罩層202可能是一介電層(例如，一氧化層及一氮化層)。在該第一實施例中，使用一氮化層做為該硬式遮罩層202。該等柱狀物204係藉朝任何一個方向伸展/延伸之複數個溝槽203而彼此隔離。該等柱狀物204係主動區域。特別是，該等柱狀物204成為垂直通道電晶體之通道及源極/汲極。每一柱狀物204具有至少兩個側壁。下面將描述在該等柱狀物204之形成前的製造方法。
參考第2B圖，在包括該等柱狀物204之基板結構上方形成一傳導層206。在此，在沒有間隙填充該等柱狀物204間之空間的情況下，以保角塗佈(conformal coating)之方式形成該傳導層206。結果，形成在該等柱狀物204間具有間隙之該傳導層206。在該傳導層206之形成前，形成一閘極絕緣層205。該傳導層206可能是一多晶矽層，或者它可能是一能減少阻抗之金屬層(例如，一鎢層)。又，該傳導層206可能是一金屬氮化層(例如，一氮化鈦(TiN)層)。以原子層沉積(ALD)法或化學氣相沉積(CVD)法形成該傳導層206。經由熱氧化法或沉積法可形成該閘極絕緣層205。之後，依據本發明之一實施例描述以該CVD法形成該閘極絕緣層205。
參考第2C圖，實施一第一閘極蝕刻製程207。在此，該第一閘極蝕刻製程207係在一垂直於該半導體基板201之方向實施之非等向性蝕刻製程。亦即，可以經由該蝕刻製程蝕刻該基板結構之頂表面，而不只蝕刻其側表面。結果，當蝕刻該傳導層206時，形成初步閘極206A。該第一閘極蝕刻製程207係一乾式蝕刻製程(例如，一使用電漿之蝕刻方法)。
雖然實施該第一閘極蝕刻製程207，但是當蝕刻該傳導層206時，亦蝕刻該閘極絕緣層205。並且，蝕刻該半導體基板201之表面有某種程度的深度(參考元件符號‘208’)。結果，完全隔離該等初步閘極206A。在該等初步閘極206A與該等柱狀物204之間留下一第一閘極絕緣圖案205A。
參考第2D圖，在包括該等初步閘極206A之基板結構上方形成一絕緣層209。藉由間隙填充該等柱狀物204間之空間來形成該絕緣層209。該絕緣層209可能是一氧化層(例如，一氧化矽層)。該絕緣層209可以是由硼磷矽酸鹽玻璃(BPSG)或旋塗式介電(SOD)材料所形成，以間隙填充該等柱狀物204間之空間而沒有空隙。
參考第2E圖，使該絕緣層209凹陷。該凹陷製程之結果是，形成一暴露每一初步閘極206A之上部分的絕緣層圖案209A。經由一乾式蝕刻製程或一濕式蝕刻製程可使該絕緣層209凹陷。該絕緣層圖案209A之凹陷表面係配置成比每一柱狀物204之上表面低有一預定深度。
參考第2F圖，選擇性地移除該絕緣層圖案209A所暴露之每一初步閘極206A的上部分。此稱為一第二閘極蝕刻製程210。該第二閘極蝕刻製程210之結果是，形成垂直閘極206B。該等垂直閘極206B之高度係可在一後續自動對準接點(SAC)製程期間防止短路之發生。在該等垂直閘極206B與該等柱狀物204之間留下一第二閘極絕緣圖案205B。總之，亦以等向性蝕刻製程移除該第一閘極絕緣圖案205A之一部分。依據本發明之另一實施例，可能不蝕刻該第一閘極絕緣圖案205A。
該第二閘極蝕刻製程210係一等向性蝕刻製程。該絕緣層圖案209A在該第二閘極蝕刻製程210期間保護該等垂直閘極206B之側面。
第3A至3F圖係描述依據本發明之第二示範性實施例的一用以形成一半導體裝置之垂直閘極的方法之剖面圖。
參考第3A圖，在一已形成有一指定結構之半導體基板301上方形成一硬式遮罩層302。在此，該指定結構可能包括埋入式位元線及位元線接點。下面將描述用以形成該等埋入式位元線及該等位元線接點之方法。該半導體基板301可能是一矽基板。該硬式遮罩層302可能是一介電層(例如，一氧化層及一氮化層)。在該第二實施例中，使用一氮化層做為該硬式遮罩層302。
藉由使用該硬式遮罩層302做為一蝕刻阻障，蝕刻該半導體基板301有一預定深度。結果，形成以溝槽303來彼此隔離之複數個柱狀物304。該等柱狀物304係主動區域。特別地，該等柱狀物304成為垂直通道電晶體之通道及源極/汲極。每一柱狀物304具有至少兩個側壁。
參考第3B圖，在包括該等柱狀物304之基板結構上方形成一傳導層306。在此，在沒有間隙填充該等柱狀物304間之空間的情況下，以保角塗佈之方式形成該傳導層306。結果，形成在該等柱狀物304間具有間隙之該傳導層306。在該傳導層306之形成前，形成一閘極絕緣層305。該傳導層306可能是一多晶矽層，或者它可能是一能減少阻抗之金屬層(例如，一鎢層)。又，該傳導層306可能是一金屬氮化層(例如，一氮化鈦(TiN)層)。以原子層沉積(ALD)法或化學氣相沉積(CVD)法形成該傳導層306。經由熱氧化法或沉積法可形成該閘極絕緣層305。之後，描述以該CVD法形成該閘極絕緣層305成為本發明之一實施例。
隨後，在該傳導層306上方形成一保護層307。該保護層307可能是一氮化層(例如，一氮化矽層)。該保護層307做為一抵抗在一後續閘極蝕刻製程期間電漿所造成之毀損的保護器。
參考第3C圖，選擇性地蝕刻該保護層307。結果，形成覆蓋在該等柱狀物304之側壁上的該傳導層306之間隔物307A。以一間隔物蝕刻製程來形成該等間隔物307A，該間隔物蝕刻製程可能是一回蝕刻製程。
接著，實施一第一閘極蝕刻製程308。在此，該第一閘極蝕刻製程308係一朝垂直於該半導體基板301之方向實施之蝕刻製程。結果，當蝕刻該傳導層306時，形成初步閘極306A。該第一閘極蝕刻製程308係一乾式蝕刻製程(例如，一使用電漿之蝕刻方法)。
雖然實施該第一閘極蝕刻製程308，但是當蝕刻該傳導層306時，亦蝕刻該閘極絕緣層305。並且，蝕刻該半導體基板301之表面有某種程度的深度(參考元件符號‘309’)。結果，完全隔離該等初步閘極306A。在該等初步閘極306A與該等柱狀物304之間留下一第一閘極絕緣圖案305A。
在該第一閘極蝕刻製程308期間，該等間隔物307A(它們是該保護層307之一部分)保護該等初步閘極306A之側壁不受電漿所造成之毀損。
參考第3D圖，在包括該等初步閘極306A之基板結構上方形成一絕緣層310。藉由間隙填充該等柱狀物304間之空間來形成該絕緣層310。該絕緣層310可能是一氧化層(例如，一氧化矽層)。該絕緣層310可以是由硼磷矽酸鹽玻璃(BPSG)或旋塗式介電(SOD)材料所形成，以間隙填充該等柱狀物304間之空間而沒有空隙。
參考第3E圖，使該絕緣層310凹陷。該凹陷製程之結果是，形成一暴露每一間隔物307A之上部分的絕緣層圖案310A。經由一乾式蝕刻製程或一濕式蝕刻製程可使該絕緣層310凹陷。該絕緣層圖案310A之凹陷表面係配置成比每一柱狀物304之上表面低有一預定深度。
參考第3F圖，選擇性地移除該絕緣層圖案310A所暴露之每一間隔物307A的上部分。然後，選擇性地移除每一初步閘極306A之上部分。此稱為一第二閘極蝕刻製程311。第二閘極蝕刻製程311之結果是，形成垂直閘極306B。該等垂直閘極306B之高度係可在一後續自動對準接點(SAC)製程期間防止短路之發生。在該等垂直閘極306B與該等柱狀物304之間留下一第二閘極絕緣圖案305B。總之，亦以等向性蝕刻製程移除該第一閘極絕緣圖案305A之一部分。依據本發明之另一實施例，可能不蝕刻該第一閘極絕緣圖案305A。可以經由該第二閘極蝕刻製程311一起移除該等間隔物307A之上部分與該初步閘極306A(參考元件符號‘307B’)。
該第二閘極蝕刻製程311係一等向性蝕刻製程。該絕緣層圖案310A及該等間隔物307B在該第二閘極蝕刻製程311期間保護該等垂直閘極306B之側面。
第4A及4B圖係描述依據本發明之第三示範性實施例的一用以形成一半導體裝置之垂直閘極的方法之剖面圖。
參考第4A圖，在一已形成有一指定結構之半導體基板401上方形成複數個柱狀物404。藉由使用一硬式遮罩層402做為一蝕刻阻障來蝕刻該半導體基板401，以形成該等柱狀物404。在此，該指定結構可能包括埋入式位元線。該半導體基板401可能是一矽基板。該硬式遮罩層402可能是一介電層(例如，一氧化層及一氮化層)。在該第三實施例中，使用一氮化層做為該硬式遮罩層402。該等柱狀物404係以在任何一個方向伸展之複數個溝槽403而彼此隔離。該等柱狀物404係主動區域。特別是，該等柱狀物404成為垂直通道電晶體之通道及源極/汲極。每一柱狀物404具有至少兩個側壁。下面將描述在該等柱狀物404之形成前的製造方法。
隨後，在包括該等柱狀物404之基板結構上方形成一傳導層406。在此，在沒有間隙填充該等柱狀物404間之空間的情況下，以保角塗佈之方式形成該傳導層406。結果，形成在該等柱狀物404間具有間隙之該傳導層406。在該傳導層406之形成前，形成一閘極絕緣層405。該傳導層406可能是一多晶矽層，或者它可能是一能減少阻抗之金屬層(例如，一鎢層)。又，該傳導層406可能是一金屬氮化層(例如，一氮化鈦(TiN)層)。以原子層沉積(ALD)法或化學氣相沉積(CVD)法形成該傳導層406。經由熱氧化法或沉積法可形成該閘極絕緣層405。之後，描述以該CVD法形成該閘極絕緣層405作為本發明之一實施例。
參考第4B圖，實施一閘極蝕刻製程407。在此，該閘極蝕刻製程407係在一垂直於該半導體基板401之方向執行之蝕刻製程。結果，當蝕刻該傳導層406時，形成垂直閘極406A。該閘極蝕刻製程407係一乾式蝕刻製程(例如，一使用電漿之蝕刻方法)。
雖然實施該閘極蝕刻製程407，但是當蝕刻該傳導層406時，亦蝕刻該閘極絕緣層405。並且，蝕刻該半導體基板401之表面有某種程度的深度(參考元件符號‘408’)。結果，完全隔離該等垂直閘極406A。在該等垂直閘極406A與該等柱狀物404之間留下一閘極絕緣圖案405A。
依據本發明之第三實施例，不同於該第一實施例，其係一次實施該閘極蝕刻製程407，而不是實施該第一及第二閘極蝕刻製程。因此，可以省略以一絕緣層間隙填充該等柱狀物間之空間、使該絕緣層凹陷及實施一等向性蝕刻製程之製程。
第5A及5B圖係描述一以依據本發明之一示範性實施例的一垂直閘極形成方法所製造之半導體裝置的剖面圖。第5A圖係該半導體裝置之剖面圖，其中在垂直閘極之形成前，形成埋入式位元線，以及第5B圖係該半導體裝置之剖面圖，其中形成垂直閘極。第5B圖顯示沿著線B-B’及線C-C’所取得之剖面。
參考第5A圖，在一半導體基板21上方形成以該等溝槽23來彼此隔離之本體24。在該等本體24之側壁及該等溝槽23之表面上形成一絕緣層。該絕緣層包括一第一襯墊層圖案25A及一第二襯墊層圖案27A。該絕緣層包括開口，以及在經由該開口所暴露之一本體24之任何一個側壁上形成一第一接面33。隨後，形成埋入式位元線35A，以填充每一溝槽23之內部的一部分。該等埋入式位元線35A與該等第一接面33耦接。
參考第5B圖，將每一本體24分割成一主動本體24A及一主動柱狀物24B。藉由蝕刻該本體24，在該主動本體24A上方形成複數個主動柱狀物24B。在不同本體24之主動柱狀物24B間形成一第一內層介電層36。在該等主動柱狀物24B之側壁上形成垂直閘極38B，且一閘極絕緣層37介於它們之間。在該等垂直閘極38B間形成一第二內層介電層40A。在該第二內層介電層40A上方形成一第三內層介電層42。接著，儲存節點接點插塞44藉由通過該第三內層介電層42及一硬式遮罩層22與該等主動柱狀物24B之上部分耦接。在該等主動柱狀物24B之上部分中形成第二接面43，以及該等第二接面43與該等儲存節點接點插塞44耦接。在該第一接面33與該第二接面43間藉由該等垂直閘極38B形成垂直通道VC。隨後，在該等儲存節點接點插塞44上方形成一電容器之儲存節點45。
第6A至6M圖係描述一垂直閘極形成方法，直到第5A圖所示之埋入式位元線的形成為止(亦即，在垂直閘極之形成前)的剖面圖。
參考第6A圖，在一半導體基板21上方形成一硬式遮罩層22。該半導體基板21可能是一矽基板。該硬式遮罩層22可能是一氮化層。並且，該硬式遮罩層22可能是由一包括一氧化層及一氮化層之多層結構所製成。
例如，可以藉由依序堆疊一硬式遮罩氮化層及一硬式遮罩氧化層而形成該硬式遮罩層22。又，可以藉由依序堆疊一硬式遮罩氮化層、一硬式遮罩氧化層、一硬式遮罩氮氧化矽(SiON)層及一硬式遮罩碳層而形成該硬式遮罩層22。當該硬式遮罩層22包括一硬式遮罩氮化層時，可以在該半導體基板21與該硬式遮罩層22之間額外形成一墊料氧化層。使用一未描述於圖式中之光阻層圖案來形成該硬式遮罩層22。
隨後，使用該硬式遮罩層22做為一蝕刻阻障，實施一溝槽蝕刻製程。例如，藉由使用該硬式遮罩層22做為一蝕刻阻障，蝕刻該半導體基板21有一預定深度，以形成本體24。該等本體24以構槽23來彼此隔離。該等本體24包括形成有電晶體之主動區域。該等本體24之每一者具有兩個側壁。溝槽蝕刻製程可以是一非等向性蝕刻製程。當該半導體基板21係一矽基板時，該非等向性蝕刻製程可以是一使用氯氣(Cl2)氣體、溴化氫(HBr)或其混合氣體的電漿乾式蝕刻製程。藉由形成該等溝槽23，在該半導體基板21上方形成該多個本體24。
形成一第一襯墊層25做為一絕緣層。該第一襯墊層25可能是一氧化層(例如，一氧化矽層)。
在該第一襯墊層25上方形成一犧牲層26，以間隙填充該等本體24間之溝槽23。該犧牲層26包括未摻雜多晶矽或非晶矽。
參考第6B圖，平坦化該犧牲層26，直到暴露該硬式遮罩層22之表面為止。可以經由一化學機械研磨(CMP)製程實施該犧牲層26之平坦化。隨後，實施一回蝕刻製程。該回蝕刻製程之結果是，形成一提供一第一凹部R1之犧牲層圖案26A。在該CMP製程期間，可以研磨在該硬式遮罩層22上方之第一襯墊層25。結果，形成一覆蓋該硬式遮罩層22及該本體24之兩者側壁的第一襯墊層圖案25A。該第一襯墊層圖案25A亦覆蓋每一溝槽23之底部。
接著，該第一襯墊層圖案25A以一濕式蝕刻製程經歷一細化製程(slimming process)。在此，藉由控制用以實施該濕式蝕刻製程之時間，該第一襯墊層圖案25A可以在該等本體24之側壁上保持具有一預定厚度。
參考第6C圖，在包括該犧牲層圖案26A之基板結構上方形成一第二襯墊層27做為一絕緣層。該第二襯墊層27可能是氮化層(例如，一氮化矽層)。該第二襯墊層27係形成具有厚度相同於該細化的第一襯墊層圖案25A之厚度。
參考第6D圖，選擇性地蝕刻該第二襯墊層27。結果，在該第一襯墊層圖案25A之細化區域中形成一第二襯墊層圖案27A。經由一回蝕刻製程可形成該第二襯墊層圖案27A，以及結果，該第二襯墊層圖案27A回到具有間隔物之形狀。
隨後，藉由使用該第二襯墊層圖案27A做為一蝕刻阻障，使該犧牲層圖案26A凹陷有一預定深度。結果，形成一暴露該第一襯墊層圖案25A之一部分的表面之第二凹部R2。該凹陷犧牲層圖案係以元件符號‘26B’表示。當該犧牲層圖案26A包括多晶矽時，經由一回蝕刻製程執行該凹陷製程。
參考第6E圖，以保角塗佈之方式在包括該第二凹部R2之基板結構上方形成一金屬氮化層。接著，以一間隔物蝕刻製程形成一犧牲間隔物28。該犧牲間隔物28係形成於每一本體24之兩個側壁上。該犧牲間隔物28可能是一氮化鈦(TiN)層。
參考第6F圖，形成一間隙填充層，以間隙填充形成有該犧牲間隔物28之該第二凹部R2。該間隙填充層可能是一氧化層。該間隙填充層可能是一旋塗式介電(SOD)層。
接著，在形成該間隙填充層後，實施一回蝕刻製程。結果，形成一凹陷間隙填充層29。
在包括該凹陷間隙填充層29之基板結構上方形成一第三襯墊層30。該第三襯墊層30包括未摻雜的多晶矽。
參考第6G圖，實施一斜向離子佈植製程31。
執行該斜向離子佈植製程31，在一預定角度佈植一摻雜物之離子。將該摻雜物佈植至該第三襯墊層30之一部分中。
以一預定角度實施該斜向離子佈植製程31，該預定角度係在約5°至約30°之範圍。該硬式遮罩層22遮蔽該第三襯墊層30之一部分不受離子束照射。因此，摻雜該第三襯墊層30之一部分，而其它部分保持未被摻雜。例如，該離子佈植之摻雜物係一P型摻雜物(例如，硼(B))，以及一用以離子佈植硼之摻雜物源係氟化硼(BF2)。結果，該第三襯墊層30之一部分保持未被摻雜。該未摻雜的部分係一相鄰於該硬式遮罩層22之左側的部分。
在該硬式遮罩層22之上表面所形成之該第三襯墊層30的一部分與相鄰於該硬式遮罩層22之右側所形成之該第三襯墊層30的一部分變成一摻雜的第三襯墊層30A。未摻雜有該摻雜物之該第三襯墊層30的部分變成一未摻雜的第三襯墊層30B。
參考第6H圖，移除該未摻雜的第三襯墊層30B。在此，用以做為該第三襯墊層之多晶矽依據它是否摻雜有該摻雜物而具有不同蝕刻率。特別地，沒有佈植該摻雜物之未摻雜的多晶矽具有高的蝕刻率。因此，藉由使用一具有高選擇性及因而能濕式蝕刻該未摻雜的多晶矽而不是蝕刻該摻雜多晶矽之化學藥劑，而選擇性地移除該未摻雜多晶矽。以一濕式蝕刻製程或一濕式清潔製程來移除該未摻雜的第三襯墊層30B。
在移除該未摻雜的第三襯墊層30B後，保留該摻雜的第三襯墊層30A。
接著，移除在每一溝槽23中之該等犧牲間隔物28中之一者。結果，在該間隙填充層29與該第二襯墊層圖案27A間形成一間隙(未以元件符號表示)。經由一濕式蝕刻製程移除該犧牲間隔物28。結果，在每一溝槽23中留下一個犧牲間隔物28。
參考第6I圖，實施一清潔製程，以暴露每一本體24之一側壁的一部分。
該清潔製程可能是一濕式清潔製程。使用氟化氫(HF)或緩衝氧化物蝕刻劑(BOE)來實施該濕式清潔製程。經由該濕式清潔製程，可以選擇性地蝕刻該第一襯墊層圖案25A，而不會毀損該犧牲層圖案26B、該等犧牲間隔物28及該第二襯墊層圖案27A。
如以上所述，該硬式遮罩層22、該第一襯墊層圖案25A、該第二襯墊層圖案27A、該犧牲層圖案26B及該等犧牲間隔物28統稱為一‘絕緣層’。因此，該絕緣層提供一暴露每一本體24之任一側壁的一部分之開口32。
參考第6J圖，移除該摻雜的第三襯墊層30A。在此，因為該摻雜的第三襯墊層30A及該犧牲層圖案26B兩者係由多晶矽所形成，所以同時移除它們。
隨後，移除該等犧牲間隔物28。
參考第6K圖，在配置有該開口32之每一本體24的側壁上形成一第一接面33。經由一斜向離子佈植製程或一電漿摻雜製程可形成該第一接面33。之後，描述以該電漿摻雜製程34形成該第一接面33為一個範例。該第一接面33之形成所摻雜的雜質具有約1×1020atoms/cm3或更高之摻雜濃度。該第一接面33摻雜有磷(P)或砷(As)。結果，該第一接面33變成一N型接面。經由該電漿摻雜製程34，該第一接面33之深度(側表面擴散深度)可控制為淺的。並且，可輕易地控制該摻雜物之濃度。該第一接面33變成一垂直通道電晶體之源極或汲極。
參考第6L圖，在包括該第一接面33之基板結構上方形成一第一傳導層35。該第一傳導層35間隙填充該等本體24間之空間。該第一傳導層35用以做為埋入式位元線，以及它係由一具有低阻抗之材料所形成。例如，該第一傳導層35可能是一金屬層或一金屬氮化層。該第一傳導層35可能是氮化鈦(TiN)層。
參考第6M圖，在該第一傳導層35上依序實施一平坦化製程及一回蝕刻製程。結果，在每一溝槽23中留下一第一傳導層圖案35A。實施該平坦化製程，直到暴露該硬式遮罩層22之表面為止。例如，以一CMP製程實施該平坦化製程。經由該回蝕刻製程形成該第一傳導層圖案35A作為埋入式位元線。之後，該第一傳導層圖案35A稱為埋入式位元線35A。因為該等埋入式位元線35A係由一金屬層或一金屬氮化層所形成，所以該等埋入式位元線35A可以具有低的阻抗。
第7A至7H圖係描述第5B圖所示之埋入式位元線的形成後之垂直閘極形成方法的剖面圖。之後，為了敘述，第7A至7H圖顯示沿著第6M圖所示之線B-B’及線C-C’取得之剖面。
參考第7A圖，在包括該等埋入式位元線35A之基板結構上方形成一第一內層介電層36。該第一內層介電層36間隙填充在該等埋入式位元線35A上方之空間。該第一內層介電層36可能是一氧化層(例如，一BPSG層)。
接著，平坦化該第一內層介電層36，直到暴露該硬式遮罩層22之表面為止。以一CMP製程實施該平坦化。
可以依據本發明之第一至第三實施例中之一者實施後續製程。
參考第7B圖，蝕刻該第一內層介電層36及該等本體24之上部分。使用一未描述於圖式中之光阻層圖案，蝕刻該第一內層介電層36及該等本體24。該光阻層圖案係一朝與該等埋入式位元線35A相交之方向伸展之線路/空間圖案。結果，該等埋入式位元線35A與該光阻圖案彼此相交。藉由使用該光阻圖案做為一蝕刻阻障，蝕刻該第一內層介電層36有一預定深度。當蝕刻該第一內層介電層36時，蝕刻該硬式遮罩層22及該等本體24有一預定深度。
結果，將每一本體24分割成一主動本體24A及一主動柱狀物24B。複數個主動柱狀物24B係形成在該主動本體24A。總之，在一個主動本體24A上方形成複數個主動柱狀物24B，以及藉字元線溝槽36A使該等主動柱狀物24B彼此隔離。做為參考，該等本體24(亦即，該等主動本體24A)藉該等溝槽23分隔。該等主動本體24A及該等主動柱狀物24B構成主動區域。該等主動本體24A在其內部形成有該等第一接面33且具有朝相同於該等埋入式位元線35A之方向伸展之線狀。該等主動柱狀物24B係從該等主動本體24A垂直地伸展。以一記憶單元為基礎形成該等主動柱狀物24B。該剩餘第一內層介電層36做為一在該等埋入式位元線35A與該等垂直閘極間之隔離層。
參考第7C圖，在包括該等主動柱狀物24B之基板結構上方形成一第二傳導層38。在此，以保角塗佈方式，取代間隙填充該等主動柱狀物24B間之空間，而形成該第二傳導層38。結果，當確保在該等主動柱狀物24B間之間隙時，形成該第二傳導層38。在形成該第二傳導層38前，形成一閘極絕緣層37。該第二傳導層38可能是一多晶矽層，或者該第二傳導層38可能是一金屬層(例如，一鎢層)，以減少阻抗。並且，該第二傳導層38可能是一金屬氮化層(例如，一氮化鈦(TiN)層)。以原子層沉積(ALD)法或化學氣相沉積(CVD)法形成該第二傳導層38。經由一熱氧化製程或一沉積製程可形成該閘極絕緣層37。之後，依據本發明之一實施例描述以該CVD製程形成該閘極絕緣層37。
參考第7D圖，實施一第一閘極蝕刻製程39。在此，該第一閘極蝕刻製程39係一朝垂直於該半導體基板21之方向實施之蝕刻製程。結果，蝕刻該第二傳導層38，以形成初步閘極38A。該第一閘極蝕刻製程39係一乾式蝕刻製程(例如，一電漿乾式蝕刻製程)。
在該第一閘極蝕刻製程39期間，除了該第二傳導層38之外，還蝕刻該閘極絕緣層37。又，蝕刻該半導體基板21之表面有某一深度。結果，完全隔離該等初步閘極38A。在該等初步閘極38A與該等主動柱狀物24B間留下一閘極絕緣層。
參考第7E圖，在包括該等初步閘極38A之基板結構上方形成一第二內層介電層40。藉由間隙填充該等主動柱狀物24B間之空間來形成該第二內層介電層40。該第二內層介電層40可能是一氧化層(例如，一氧化矽層)。該第二內層介電層40可以由硼磷矽酸鹽玻璃(BPSG)或旋塗式介電(SOD)材料所形成，以間隙填充該等主動柱狀物24B間之空間而沒有空隙。
參考第7F圖，使該第二內層介電層40凹陷。該凹陷製程之結果是，形成一暴露每一初步閘極38A之上部分的第二內層介電層圖案40A。經由一乾式蝕刻製程或一濕式蝕刻製程可使該第二內層介電層40凹陷。該第二內層介電層圖案40A之凹陷表面係配置成比每一主動柱狀物24B之上表面低有一預定深度。
參考第7G圖，選擇性地移除藉該第二內層介電層圖案40A所暴露之每一初步閘極38A的上部分。此稱為一第二閘極蝕刻製程41。該第二閘極蝕刻製程41之結果是，形成垂直閘極38B。該等垂直閘極38B之高度係可在一後續自動對準接點(SAC)製程期間防止短路之發生。在該等垂直閘極38B與該等主動柱狀物24B之間留下該閘極絕緣層37。總之，亦以等向性蝕刻製程移除該閘極絕緣層37之一部分。依據本發明之另一實施例，可能不蝕刻該閘極絕緣層37。
該第二閘極蝕刻製程41係一等向性蝕刻製程。在該第二閘極蝕刻製程41期間，藉該第二內層介電層圖案40A保護每一垂直閘極38B之側面。
參考第7H圖，在包括該等垂直閘極38B之基板結構上方形成一第三內層介電層42。
藉由實施一儲存節點接點蝕刻製程，暴露該等主動柱狀物24B之上表面。隨後，形成儲存節點接點插塞(SNC)44。在形成該等儲存節點接點插塞44前，經由一離子佈植製程可形成第二接面43，該等第二接面43之每一者做為另一接面(亦即，汲極)。結果，該第二接面43、該第一接面33及該垂直閘極38B構成一垂直通道電晶體。藉由該垂直閘極38B在該第二接面43與該第一接面33間形成一垂直通道VC。該第一接面33成為該垂直通道電晶體之源極。
在該儲存節點接點插塞44上方形成一電容器之一儲存節點45。該儲存節點45可能是圓柱形形狀。依據本發明之另一實施例，該儲存節點45可以形成為柱狀或凹狀。隨後，形成一介電層及一上電極(未顯示)。
依據本發明之一實施例，可以藉由使用一單向蝕刻製程及一等向性蝕刻製程，取代使用一光阻層圖案，輕易地隔離垂直閘極，以及可以均勻地控制一半導體基板之損失。
雖然已描述關於該等特定實施例之本發明，但是熟習該項技藝者將明顯易知，可以在不脫離下面申請專利範圍所界定之本發明的精神及範圍內實施各種變更及修改。
11．．．半導體基板
12．．．溝槽
13．．．柱狀物
14．．．硬式遮罩層
15．．．閘極絕緣層
16．．．傳導層
16A．．．垂直閘極
17．．．光阻層圖案
21．．．半導體基板
22．．．硬式遮罩層
23．．．溝槽
24．．．本體
24A．．．主動本體
24B．．．主動柱狀物
25．．．第一襯墊層
25A．．．第一襯墊層圖案
26．．．犧牲層
26A．．．犧牲層圖案
26B．．．凹陷犧牲層圖案
27．．．第二襯墊層
27A．．．第二襯墊層圖案
28．．．犧牲間隔物
29．．．凹陷間隙填充層
30．．．第三襯墊層
30A．．．摻雜第三襯墊層
30B．．．未摻雜第三襯墊層
31．．．斜向離子佈植製程
32．．．開口
33．．．第一接面
34．．．電漿摻雜製程
35．．．第一傳導層
35A．．．埋入式位元線(第一傳導層圖案)
36．．．第一內層介電層
36A．．．字元線溝槽
37．．．閘極絕緣層
38．．．第二傳導層
38A．．．初步閘極
38B．．．垂直閘極
39．．．第一閘極蝕刻製程
40．．．第二內層介電層
40A．．．第二內層介電層圖案
41．．．第二閘極蝕刻製程
42．．．第三內層介電層
43．．．第二接面
44．．．儲存節點接點插塞
45．．．儲存節點
201．．．半導體基板
202．．．硬式遮罩層
203．．．溝槽
204．．．柱狀物
205．．．閘極絕緣層
205A．．．第一閘極絕緣圖案
205B．．．第二閘極絕緣圖案
206．．．傳導層
206A．．．初步閘極
206B．．．垂直閘極
207．．．第一閘極蝕刻製程
208．．．深度
209．．．絕緣層
209A．．．絕緣層圖案
210．．．第二閘極蝕刻製程
301．．．半導體基板
302．．．硬式遮罩層
303．．．溝槽
304．．．柱狀物
305．．．閘極絕緣層
305A．．．第一閘極絕緣圖案
305B．．．第二閘極絕緣圖案
306．．．傳導層
306A．．．初步閘極
306B．．．垂直閘極
307．．．保護層
307A．．．間隔物
307B．．．間隔物
308．．．第一閘極蝕刻製程
309．．．深度
310．．．絕緣層
310A．．．絕緣層圖案
311．．．第二閘極蝕刻製程
401．．．半導體基板
402．．．硬式遮罩層
403．．．溝槽
404．．．溝槽
405．．．閘極絕緣層
405A．．．閘極絕緣圖案
406．．．傳導層
406A．．．垂直閘極
407．．．閘極蝕刻製程
408．．．深度
R1．．．第一凹部
R2．．．第二凹部
VC．．．垂直通道
第1A及1B圖係描述一用以形成一半導體裝置之垂直閘極的傳統方法之剖面圖。
第2A至2F圖係描述依據本發明之第一示範性實施例的一用以形成一半導體裝置之垂直閘極的方法之剖面圖。
第3A至3F圖係描述依據本發明之第二示範性實施例的一用以形成一半導體裝置之垂直閘極的方法之剖面圖。
第4A及4B圖係描述依據本發明之第三示範性實施例的一用以形成一半導體裝置之垂直閘極的方法之剖面圖。
第5A及5B圖係描述一以依據本發明之一示範性實施例的一垂直閘極形成方法所製造之半導體裝置的剖面圖。
第6A至6M圖係描述該垂直閘極形成方法，直到第5A圖所示之埋入式位元線的形成為止(亦即，在垂直閘極之形成前)的剖面圖。
第7A至7H圖係描述第5B圖所示之埋入式位元線的形成後之該垂直閘極形成方法的剖面圖。
201．．．半導體基板
202．．．硬式遮罩層
203．．．溝槽
204．．．柱狀物
205B．．．第二閘極絕緣圖案
206B．．．垂直閘極
208．．．深度
209A．．．絕緣層圖案
210．．．第二閘極蝕刻製程

Claims (18)

  1. 一種用以製造半導體裝置之方法，包括：藉由蝕刻一半導體基板，形成複數個柱狀物；形成一傳導層於一包括該等柱狀物之半導體基板結構上方；藉由在該傳導層執行一第一蝕刻製程以形成初步閘極於每一柱狀物之側壁；以及藉由在該等初步閘極之上部分執行一第二蝕刻製程以形成垂直閘極。
  2. 如申請專利範圍第1項之方法，其中藉由在該等初步閘極之上部分執行該第二蝕刻製程以形成該等垂直閘極之步驟包括：形成一絕緣層於該等初步閘極上方，以間隙填充該等柱狀物間之空間；使該絕緣層凹陷；以及移除藉該凹陷絕緣層所暴露之該等初步閘極的上部分。
  3. 如申請專利範圍第2項之方法，其中經由一等向性蝕刻製程移除該等初步閘極之上部分。
  4. 如申請專利範圍第2項之方法，其中經由一濕式蝕刻製程使該絕緣層凹陷。
  5. 如申請專利範圍第1項之方法，其中經由在一垂直於該半導體基板之方向執行之蝕刻製程實施該第一蝕刻製程，以及經由一等向性蝕刻製程實施該第二蝕刻製程。
  6. 如申請專利範圍第1項之方法，其中在該傳導層之形成中，該傳導層包括多晶矽或金屬。
  7. 如申請專利範圍第1項之方法，進一步在該傳導層之形成後包括：形成一保護層於一包括該傳導層之半導體基板結構上方；以及在該保護層上實施一間隔物蝕刻製程。
  8. 如申請專利範圍第7項之方法，其中在該保護層之形成中，該保護層包括一氮化層。
  9. 如申請專利範圍第1項之方法，其中在該傳導層之形成中，該傳導層係形做為一保角塗佈層。
  10. 一種製造半導體裝置之方法，包括：藉由蝕刻一半導體基板以形成複數個柱狀物；形成一傳導層於一包括該等柱狀物之半導體基板結構上方；以及藉由在一垂直於該半導體基板之方向執行之蝕刻製程蝕刻該傳導層以形成垂直閘極。
  11. 如申請專利範圍第10項之方法，其中該蝕刻製程包括一蝕刻一具有該傳導層之半導體基板結構的頂表面之蝕刻製程。
  12. 一種製造半導體裝置之方法，包括：藉由蝕刻一半導體基板，形成以複數個第一溝槽來彼此隔離之複數個本體；藉由部分填充該等第一溝槽，形成與該等個別本體之一個側壁的一部分耦接之埋入式位元線；藉由蝕刻每一本體之上部分，形成以與該等第一溝槽相交之複數個第二溝槽來彼此隔離之複數個柱狀物；形成一傳導層於一包括該等柱狀物之半導體基板結構上方；藉由在該傳導層執行一第一蝕刻製程以形成初步閘極於每一柱狀物之側壁；以及藉由在該等初步閘極之上部分執行一第二蝕刻製程以形成垂直閘極。
  13. 如申請專利範圍第12項之方法，進一步包括：形成一電容器，該電容器包括一與每一柱狀物之上部分耦接之儲存節點。
  14. 如申請專利範圍第12項之方法，其中藉由在該等初步閘極之上部分執行該第二蝕刻製程來形成該等垂直閘極之步驟包括：形成一絕緣層於該等初步閘極上方，以間隙填充該等柱狀物間之空間；使該絕緣層凹陷；以及移除藉該凹陷絕緣層所暴露之該等初步閘極的上部分。
  15. 如申請專利範圍第14項之方法，其中經由一等向性蝕刻製程移除該等初步閘極之上部分。
  16. 如申請專利範圍第14項之方法，其中經由一濕式蝕刻製程使該絕緣層凹陷。
  17. 如申請專利範圍第12項之方法，其中經由在一垂直於該半導體基板之方向執行之蝕刻製程實施該第一蝕刻製程，以及經由一等向性蝕刻製程實施該第二蝕刻製程。
  18. 如申請專利範圍第12項之方法，其中在該傳導層之形成中，該傳導層包括多晶矽或金屬。
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