TWI483348B - 使用雙溝槽製程以製造半導體裝置之側接點之方法 - Google Patents
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- TWI483348B TWI483348B TW099103151A TW99103151A TWI483348B TW I483348 B TWI483348 B TW I483348B TW 099103151 A TW099103151 A TW 099103151A TW 99103151 A TW99103151 A TW 99103151A TW I483348 B TWI483348 B TW I483348B
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- trench
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- 238000000034 method Methods 0.000 title claims description 95
- 230000008569 process Effects 0.000 title claims description 71
- 239000004065 semiconductor Substances 0.000 title claims description 21
- 150000004767 nitrides Chemical class 0.000 claims description 40
- 239000002019 doping agent Substances 0.000 claims description 35
- 239000002184 metal Substances 0.000 claims description 29
- 229910052751 metal Inorganic materials 0.000 claims description 29
- 239000000758 substrate Substances 0.000 claims description 28
- 238000005530 etching Methods 0.000 claims description 27
- 230000004888 barrier function Effects 0.000 claims description 23
- 238000004519 manufacturing process Methods 0.000 claims description 11
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 11
- 229920005591 polysilicon Polymers 0.000 claims description 11
- 238000000137 annealing Methods 0.000 claims description 9
- 238000005468 ion implantation Methods 0.000 claims description 8
- 230000009977 dual effect Effects 0.000 claims description 7
- XSOKHXFFCGXDJZ-UHFFFAOYSA-N telluride(2-) Chemical compound [Te-2] XSOKHXFFCGXDJZ-UHFFFAOYSA-N 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 186
- 229920002120 photoresistant polymer Polymers 0.000 description 16
- CPELXLSAUQHCOX-UHFFFAOYSA-N Hydrogen bromide Chemical compound Br CPELXLSAUQHCOX-UHFFFAOYSA-N 0.000 description 9
- 238000001312 dry etching Methods 0.000 description 7
- 239000007789 gas Substances 0.000 description 7
- 239000000460 chlorine Substances 0.000 description 6
- 238000001039 wet etching Methods 0.000 description 6
- 238000004140 cleaning Methods 0.000 description 5
- 239000012535 impurity Substances 0.000 description 5
- 229910000042 hydrogen bromide Inorganic materials 0.000 description 4
- 230000010354 integration Effects 0.000 description 4
- 229910052786 argon Inorganic materials 0.000 description 3
- 150000001875 compounds Chemical class 0.000 description 3
- IAOQICOCWPKKMH-UHFFFAOYSA-N dithieno[3,2-a:3',2'-d]thiophene Chemical compound C1=CSC2=C1C(C=CS1)=C1S2 IAOQICOCWPKKMH-UHFFFAOYSA-N 0.000 description 3
- 229910052734 helium Inorganic materials 0.000 description 3
- 238000009413 insulation Methods 0.000 description 3
- 239000010936 titanium Substances 0.000 description 3
- IXADHCVQNVXURI-UHFFFAOYSA-N 1,1-dichlorodecane Chemical compound CCCCCCCCCC(Cl)Cl IXADHCVQNVXURI-UHFFFAOYSA-N 0.000 description 2
- QGZKDVFQNNGYKY-UHFFFAOYSA-N Ammonia Chemical compound N QGZKDVFQNNGYKY-UHFFFAOYSA-N 0.000 description 2
- XKRFYHLGVUSROY-UHFFFAOYSA-N Argon Chemical compound [Ar] XKRFYHLGVUSROY-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- QAOWNCQODCNURD-UHFFFAOYSA-N Sulfuric acid Chemical compound OS(O)(=O)=O QAOWNCQODCNURD-UHFFFAOYSA-N 0.000 description 2
- 125000004429 atom Chemical group 0.000 description 2
- 238000005229 chemical vapour deposition Methods 0.000 description 2
- 230000008878 coupling Effects 0.000 description 2
- 238000010168 coupling process Methods 0.000 description 2
- 238000005859 coupling reaction Methods 0.000 description 2
- 229910052732 germanium Inorganic materials 0.000 description 2
- GNPVGFCGXDBREM-UHFFFAOYSA-N germanium atom Chemical compound [Ge] GNPVGFCGXDBREM-UHFFFAOYSA-N 0.000 description 2
- 239000011229 interlayer Substances 0.000 description 2
- 150000002500 ions Chemical class 0.000 description 2
- 239000000203 mixture Substances 0.000 description 2
- 230000003647 oxidation Effects 0.000 description 2
- 238000007254 oxidation reaction Methods 0.000 description 2
- NZIHMSYSZRFUQJ-UHFFFAOYSA-N 6-chloro-1h-benzimidazole-2-carboxylic acid Chemical compound C1=C(Cl)C=C2NC(C(=O)O)=NC2=C1 NZIHMSYSZRFUQJ-UHFFFAOYSA-N 0.000 description 1
- VHUUQVKOLVNVRT-UHFFFAOYSA-N Ammonium hydroxide Chemical compound [NH4+].[OH-] VHUUQVKOLVNVRT-UHFFFAOYSA-N 0.000 description 1
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 description 1
- OKTJSMMVPCPJKN-UHFFFAOYSA-N Carbon Chemical compound [C] OKTJSMMVPCPJKN-UHFFFAOYSA-N 0.000 description 1
- ZAMOUSCENKQFHK-UHFFFAOYSA-N Chlorine atom Chemical compound [Cl] ZAMOUSCENKQFHK-UHFFFAOYSA-N 0.000 description 1
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 1
- MHAJPDPJQMAIIY-UHFFFAOYSA-N Hydrogen peroxide Chemical compound OO MHAJPDPJQMAIIY-UHFFFAOYSA-N 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- GWEVSGVZZGPLCZ-UHFFFAOYSA-N Titan oxide Chemical compound O=[Ti]=O GWEVSGVZZGPLCZ-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 229910021529 ammonia Inorganic materials 0.000 description 1
- 239000000908 ammonium hydroxide Substances 0.000 description 1
- ISQINHMJILFLAQ-UHFFFAOYSA-N argon hydrofluoride Chemical compound F.[Ar] ISQINHMJILFLAQ-UHFFFAOYSA-N 0.000 description 1
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 1
- 230000015572 biosynthetic process Effects 0.000 description 1
- 229910052799 carbon Inorganic materials 0.000 description 1
- 229910052801 chlorine Inorganic materials 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 230000003247 decreasing effect Effects 0.000 description 1
- 238000013461 design Methods 0.000 description 1
- 230000006866 deterioration Effects 0.000 description 1
- 238000009792 diffusion process Methods 0.000 description 1
- 230000000694 effects Effects 0.000 description 1
- 230000005669 field effect Effects 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- BHEPBYXIRTUNPN-UHFFFAOYSA-N hydridophosphorus(.) (triplet) Chemical compound [PH] BHEPBYXIRTUNPN-UHFFFAOYSA-N 0.000 description 1
- 239000001257 hydrogen Substances 0.000 description 1
- 229910052739 hydrogen Inorganic materials 0.000 description 1
- 125000004435 hydrogen atom Chemical class [H]* 0.000 description 1
- 230000006872 improvement Effects 0.000 description 1
- 229910001507 metal halide Inorganic materials 0.000 description 1
- 150000005309 metal halides Chemical class 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 239000001301 oxygen Substances 0.000 description 1
- 229910052760 oxygen Inorganic materials 0.000 description 1
- CAQRFUZAAAEILW-UHFFFAOYSA-N oxygen(2-) tin(4+) titanium(4+) Chemical compound [O--].[O--].[O--].[O--].[Ti+4].[Sn+4] CAQRFUZAAAEILW-UHFFFAOYSA-N 0.000 description 1
- 238000000059 patterning Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 238000005498 polishing Methods 0.000 description 1
- 238000011160 research Methods 0.000 description 1
- 239000005368 silicate glass Substances 0.000 description 1
- 239000002002 slurry Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 150000003608 titanium Chemical class 0.000 description 1
- 229910052719 titanium Inorganic materials 0.000 description 1
- OGIDPMRJRNCKJF-UHFFFAOYSA-N titanium oxide Inorganic materials [Ti]=O OGIDPMRJRNCKJF-UHFFFAOYSA-N 0.000 description 1
- XLYOFNOQVPJJNP-UHFFFAOYSA-N water Substances O XLYOFNOQVPJJNP-UHFFFAOYSA-N 0.000 description 1
Classifications
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
- H10B12/48—Data lines or contacts therefor
- H10B12/482—Bit lines
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
- H01L21/743—Making of internal connections, substrate contacts
-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B99/00—Subject matter not provided for in other groups of this subclass
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- Engineering & Computer Science (AREA)
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- Condensed Matter Physics & Semiconductors (AREA)
- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
- Computer Hardware Design (AREA)
- Microelectronics & Electronic Packaging (AREA)
- Power Engineering (AREA)
- Semiconductor Memories (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
Description
本申請案主張在2009年11月30日申請之韓國專利申請案第10-2009-0117438號，將其全部內容以參考的方式併入本文。
本發明之示範性實施例係關於一種製造半導體裝置之方法，尤其是一種使用雙溝槽製程以製造半導體裝置之側接點之方法。
圖案微細化(pattern micronization)是良率改善的核心。因為圖案微細化，所以遮罩製程也需要更小的尺寸。因此，在40nm以下等級的半導體裝置已經導入氟化氬(ArF)光阻。然而，隨著需要更微細化的圖案，ArF光阻正逼近極限。
結果，如動態隨機存取記憶體(DRAM)之記憶體裝置需要新的圖案化技術。因此，已導入用於形成三維胞元(cell)的技術。
具有習知平面通道的金屬-氧化物-半導體場效電晶體(MOSFET)呈現因記憶體裝置的微細化所造成之關於漏電流、開機電流及短通道效應的物理限制。因此，變得難以進一步把裝置微細化。為了克服此種困難，已經進行研究以開發使用垂直通道的半導體裝置。
具有垂直通道的半導體裝置包括：形成具有自基板垂直延伸之柱形狀的主動區域、及圍住主動區域的環繞型閘極(surround type gate electrode)，亦稱為垂直閘極。具有垂直通道的半導體裝置亦包括：在中央具有閘極之主動區域的上方及下方區域中，形成如源極區域及汲極區域的接面區域。埋入式位元線被耦合(coupled)至接面區域之一。
第1圖顯示習知的具有垂直通道的半導體裝置的剖面圖。
參照第1圖，在基板11上方形成複數個柱結構。柱結構包括在垂直方向上延伸的主動區域12及硬遮罩層13。閘極絕緣層14及垂直閘極15環繞主動區域12的外側壁。藉由植入不純物離子來在基板11中形成埋入式位元線16。將層間絕緣層18埋入用以分隔相鄰的埋入式位元線16的溝槽17上方。
然而，第1圖所示之習知方法包括：藉由實施離子植入製程來植入掺雜物以形成埋入式位元線16。當把半導體裝置微縮時，單獨地植入掺雜物可能無法令人滿意地降低埋入式位元線16的電阻。因此，裝置特性可能被退化。
因此，最近已導入一種利用金屬層來形成埋入式位元線以降低電阻的技術。在此技術中，因為埋入式位元線包含金屬層，所以在主動區域與埋入式位元線之間形成類歐姆接點(ohmic-like contact)。
為了形成類歐姆接點，需要將主動區域之一側壁曝露
出的側接點製程。
因為埋入式位元線的高度小，所以在主動區域之一側壁的一部分上形成側接點以耦合主動區域與埋入式位元線。
然而，隨著整合規模增加，主動區域的寬度已減少且深度已變深。因此，形成用以選擇性曝露出主動區域之一側壁的側接點已經變得困難。再者，即使形成側接點，也難以形成具有均等深度的側接點。
本發明之示範性實施例係針對一種製造半導體裝置之方法，其能簡易地形成用以選擇性曝露出主動區域之一側壁的側接點，且將側接點形成為均等深度。
依照本發明之一實施例，一種製造半導體裝置之方法包括：形成含有第1溝槽及第2溝槽之雙溝槽，其中第2溝槽係形成在第1溝槽下方且具有被絕緣層覆蓋的表面；及移除部分絕緣層以形成曝露出第2溝槽之一側壁之一部分的側接點。
第2溝槽可具有小於第1溝槽的深度。
移除部分絕緣層以形成側接點可包含：在絕緣層上方形成犧牲層而對雙溝槽進行間隙填入(gap-fill)，蝕刻部分犧牲層以形成用於將形成在雙溝槽側壁上之絕緣層曝露出的凹陷，及移除絕緣層之由凹陷所曝露出的部分而曝露出第2溝槽之一側壁的一部分。
移除部分絕緣層以形成側接點可包含：將第2溝槽之一側壁之一部分曝露成線形狀。
依照本發明之另一實施例，一種製造半導體裝置之方法包括：藉由數個雙溝槽來形成複數個相互分隔之主動區域，其中數個雙溝槽含有數個第1溝槽、及形成在該等第1溝槽下方且具有被絕緣層覆蓋的表面之數個第2溝槽；移除部分絕緣層以形成曝露出每一第2溝槽之一側壁之一部分的側接點；及在相鄰於每一第2溝槽之一側壁之一部分的主動區域中形成數個接面區域。
第2溝槽可具有小於第1溝槽的深度。
移除部分絕緣層以形成側接點可包含：在絕緣層上方形成犧牲層而對雙溝槽進行間隙填入，蝕刻部分犧牲層以形成用於將形成在每一雙溝槽側壁上之絕緣層曝露出的凹陷，及移除由凹陷所曝露出之部分絕緣層且曝露出每一第2溝槽之一側壁的一部分。
移除部分絕緣層以形成側接點可包含：將每一第2溝槽之一側壁的一部分曝露成線形狀。
形成接面區域可包含：形成掺雜有掺雜物的掺雜物供應層(dopant supply layer)以對雙溝槽進行間隙填入，及使用退火製程來把掺雜物擴散而形成接面區域。
掺雜物供應層可包含經掺雜的多晶矽層。
形成接面區域可包含：實施傾斜的離子植入製程。
依照本發明之另一實施例，一種製造半導體裝置之方法包括：蝕刻基板以形成第1溝槽；在第1溝槽的側壁上形成第1絕緣層；蝕刻第1溝槽的底部表面以形成第2溝槽；在基板結構上方形成第2絕緣層；及蝕刻部分第2絕緣層以形成用於曝露出第2溝槽之一側壁之一部分的側接點。
可形成藉由第1溝槽及第2溝槽所相互分隔之複數個主動區域。
本方法可進一步包含：在相鄰於一側壁之由側接點所曝露出之一部分的主動區域中形成接面區域。
形成接面區域可包含：形成掺雜有掺雜物的掺雜物供應層，及使用退火製程來把掺雜物擴散而形成接面區域。
掺雜物供應層可包含經掺雜的多晶矽層。
形成接面區域可包含：實施傾斜的離子植入製程。
蝕刻部分第2絕緣層以形成側接點可包含：在第2絕緣層上方形成犧牲層而對第1溝槽及第2溝槽進行間隙填入；將犧牲層平坦化；在平坦化後，使用接點遮罩(contact mask)以蝕刻部分犧牲層而形成凹陷；及移除殘留的犧牲層及部分第2絕緣層。
犧牲層可包含未掺雜的多晶矽層。
第1絕緣層及第2絕緣層之每一者可包含：襯墊氧化物層及襯墊氮化物層的堆疊結構。
本方法可進一步包含：在形成接面區域後，形成經埋入在第2溝槽上方且耦合至接面區域的埋入式位元線。
形成埋入式位元線可包含：形成阻障金屬層；在接面區域與阻障金屬層之間的界面上形成金屬矽化物；在阻障金屬層上方形成金屬層以填入第1溝槽及第2溝槽；及在金屬層上實施回蝕製程(etch-back process)。
以下將參照隨附圖式更詳細地說明本發明之示範性實施例。然而，本發明可以不同的形式實施而不應被視為受限於本文所述之實施例。再者，為使本說明書充分揭露本發明而提供這些實施例，及使熟悉技藝者可充分瞭解本發明的範圍。本說明書全文，在各圖式及本發明實施例中之相同的元件符號係指相同的元件。
圖式並非以比例繪製且在一些狀況下，可能已將部分誇大以便清楚地顯示實施例的特徵。當稱第1層為在第2層「上」或在基板「上」時，並非單指將第1層直接形成在第2層或基板上的情況，亦指在第1層與第2層或基板之間存在著第3層的情況。
第2A至2L圖顯示依照本發明之一實施例的製造半導體裝置之方法的剖面圖。
參照第2A圖，在基板21上方形成第1硬遮罩層22。基板21包含矽基板。第1硬遮罩層22可包含氧化物系層、氮化物系層、及氮化物系層與氧化物系層的堆疊結構之一者。例如，第1硬遮罩層22可包含硬遮罩氮化物層與硬遮罩氧化物層的堆疊結構。
在第1硬遮罩層22上方形成第1光阻圖案23。第1光阻圖案23。第1光阻圖案23被圖案化為線-間隔形式(line-space form)。第1光阻圖案23亦稱為埋入式位元線遮罩。
參照第2B圖，使用第1光阻圖案23作為蝕刻阻障來蝕刻第1硬遮罩層22。藉此，形成第1硬遮罩圖案22A。因為第1硬遮罩圖案22A反映第1光阻圖案23的形狀，所以第1硬遮罩圖案22A亦被圖案化為線-間隔形式。
參照第2C圖，移除第1光阻圖案23，且使用第1硬遮罩圖案22A作為蝕刻阻障來執行第1溝槽蝕刻製程。即，使用第1硬遮罩圖案22A作為蝕刻阻障來把基板21蝕刻至特定深度，以形成具有約1,800之第1深度D1的第1溝槽24。將實施第1溝槽蝕刻製程後的殘留的基板21稱為經蝕刻的基板21A。
將此種溝槽蝕刻製程稱為埋入式位元線溝槽蝕刻製程。
因為使用反映第1光阻圖案23形狀的第1硬遮罩圖案22A來形成第1溝槽24，所以亦將第1溝槽24圖案化為線-間隔形式。藉此，第1溝槽24被形成為線形狀。
埋入式位元線溝槽蝕刻製程包含：實施非等向性蝕刻製程或電漿乾蝕刻製程。當基板21包含矽基板時，非等向性蝕刻製程可包含使用氯(Cl2
)氣及溴化氫(HBr)氣體之一者，然而電漿乾蝕刻製程可包含使用Cl2
氣及HBr氣體的混合物。
參照第2D圖，在基板結構上方形成第1襯墊氧化物層25及第1襯墊氮化物層26。可使用壁氧化製程(wall oxidation process)來形成第1襯墊氧化物層25。可在溫度範圍為約600℃至約800℃、及壓力範圍為約0.1Torr至約6Torr之二氯矽烷(DCS)及氨(NH3
)氣體環境中形成第1襯墊氮化物層26。
參照第2E圖，實施第2溝槽蝕刻製程以形成第2溝槽27。第2溝槽蝕刻製程包含：將第1襯墊氮化物層26及第1襯墊氧化物層25之形成在第1硬遮罩圖案22A上部及第1溝槽24底部上方的部分加以蝕刻。第2溝槽蝕刻製程將第1溝槽24的底部蝕刻至約1,000之第2深度D2。在蝕刻第1襯墊氮化物層26及第1襯墊氧化物層25之後，第1襯墊氮化物圖案26A及第1襯墊氧化物圖案25A殘留在第1溝槽24及第1硬遮罩圖案22A的側壁上。第2溝槽27被形成為線形狀，且與第1襯墊氮化物圖案26A的側壁對齊。第2溝槽27的深度小於第1溝槽24的深度(D2＜D1)。
當形成第2溝槽27時，藉由包含第1溝槽24及第2溝槽27的雙溝槽而相互分隔的複數個主動區域101，係形成在殘留的基板21B中。將主動區域101形成為線型柱結構，其每一者皆具有包含一側壁及另一側壁的兩側壁。
參照第2F圖，在基板結構21B上方形成第2襯墊氧化物層28及第2襯墊氮化物層29。可使用壁氧化製程來形成第2襯墊氧化物層28。在溫度範圍為約600℃至約800℃、及壓力範圍為約0.1Torr至約6Torr之DCS及NH3
氣體環境中形成第2襯墊氮化物層29。
以對第2溝槽27進行間隙填入的方式在第2襯墊氮化物層29上方形成犧牲層30。在實施後續製程後，犧牲層30將被移除。例如，犧牲層30可包含未掺雜多晶矽層。
參照第2G圖，使用化學機械研磨(CMP)製程來將犧牲層30平坦化直到形成在第1硬遮罩圖案22A的上部上方的第2襯墊氮化物層29的表面被曝露出。藉此，形成犧牲圖案30A。當使用CMP製程將犧牲層30平坦化時，因為犧牲層30包含未掺雜多晶矽層，所以施加對氮化物具有高選擇性的漿料(slurry)。
參照第2H圖，形成第2硬遮罩層31，且使用光阻層來形成第2光阻圖案32。第2硬遮罩層31可包含碳層。使用第2光阻圖案32作為後續蝕刻部分犧牲圖案30A以曝露主動區域101側壁之一的接點遮罩。可將此種用以曝露主動區域之一側壁的接點遮罩稱為一側接點(OSC，one side contact)遮罩。
參照第2I圖，使用第2光阻圖案32作為蝕刻阻障來蝕刻第2硬遮罩層31而形成第2硬遮罩圖案31A。移除第2光阻圖案32，且使用第2硬遮罩圖案31A作為蝕刻阻障來蝕刻犧牲圖案30A。
藉由蝕刻犧牲圖案30A，形成用於提供第1凹陷33之殘留的犧牲圖案30B。各第1凹陷33曝露出第2襯墊氮化物層29之形成在相鄰的主動區域101之一側壁上的部分。因此，在各第1凹陷33之一側壁上曝露出第2襯墊氮化物層29，且殘留的犧牲圖案30B殘留在各第1凹陷33的另一側壁及底部上方。
用於形成第1凹陷33的蝕刻製程包含實施乾蝕刻製程。因為殘留的犧牲圖案30B包含未掺雜多晶矽，所以蝕刻製程使用HBr及Cl2
系化合物且藉由添加氧(O2
)、氮(N2
)、氦(He)、及氬(Ar)而獲得垂直輪廓。
再者，可實施移除製程及濕蝕刻製程來移除在實施乾蝕刻製程後可能殘留的殘留物。移除製程包含施加使用微波及使用含N2
、O2
及氫(H2
)之氣體的電漿。濕蝕刻製程可包含使用氫氧化銨(NH4
OH)、硫酸(H2
SO4
)、及過氧化氫(H2
O2
)。
參照第2J圖，實施清潔製程(cleaning process)。移除第2硬遮罩圖案31A。
第2襯墊氮化物層29之由第1凹陷33所曝露的部分被選擇性移除。為了選擇性移除第2襯墊氮化物層29之被曝露的部分，施加使用濕蝕刻法的氮化物移除製程。氮化物移除製程包含：使用磷酸(H3
PO4
)及水(H2
O)的混合物。
在選擇性移除第2襯墊氮化物層29後，殘留的第2襯墊氮化物層29A會殘留在與殘留的犧牲圖案30B接觸的位置。第1凹陷33的寬度被側向延伸有第2襯墊氮化物層29之被移除部分的厚度。因此，形成具有延伸寬度的第2凹陷33A。第2襯墊氧化物層28在各第2凹陷33A之一側壁上被曝露出。殘留的犧牲圖案30B殘留在各第2凹陷33A之另一側壁及底部上方。
參照第2K圖，殘留的犧牲圖案30B被移除。藉此，形成具有進一步延伸寬度的第3凹陷33B。使用濕蝕刻製程或乾蝕刻製程來移除殘留的犧牲圖案30B。乾蝕刻製程包含：使用HBr及Cl2
系化合物且藉由添加O2
、N2
、He、及Ar而獲得垂直輪廓。濕蝕刻製程包含：使用對氮化物及氧化物具有高選擇性的清潔溶液(cleaning solution)。
參照第2L圖，第2襯墊氧化物層28之被曝露在第3凹陷33B之一側壁上的部分被選擇性地移除。在選擇性地移除第2襯墊氧化物層28後，第3凹陷33B的寬度被進一步延伸有第2襯墊氧化物層28之被移除部分的厚度，且第1襯墊氮化物圖案26A在具有進一步延伸寬度之第4凹陷33C之一側上被曝露出。再者，隨著第2襯墊氧化物層28被選擇性地移除而形成將第2溝槽27之一側壁之一部分曝露出的側接點34。即，形成在主動區域101底部之各第2溝槽27之一側壁的一部分被曝露出，因而形成側接點34以將各主動區域101之該一側壁的一部分曝露出。可使用清潔製程來移除第2襯墊氧化物層28以形成側接點34。例如，可藉由實施使用氟化氫(HF)及氧化物緩衝蝕刻劑(BOE)之濕式清潔製程來選擇性地移除第2襯墊氧化物層28而不會損傷相鄰的第1襯墊氮化物圖案26A。元件符號28A代表殘留的第2襯墊氧化物層28A。
側接點34將屬於雙溝槽一部分的第2溝槽27側壁之一的一部分選擇性地曝露出。雙溝槽包含第1溝槽24、及形成在第1溝槽24下方且具有被絕緣層覆蓋的表面之第2溝槽27。
形成絕緣層以覆蓋除了形成有側接點34的部分以外之主動區域101的表面。換言之，以包含第1襯墊氧化物圖案25A及第1襯墊氮化物圖案26A的第1絕緣層201覆蓋第1溝槽24的側壁。以包含殘留的第2襯墊氧化物層28A及殘留的第2襯墊氮化物層29A之第2絕緣層202進一步覆蓋各第1溝槽24之一側壁。
以包含殘留的第2襯墊氮化物層29A及殘留的第2襯墊氧化物層28A之第2絕緣層202，覆蓋除了形成有側接點34的部分以外之第2溝槽27的側壁。
形成側接點34以在第1絕緣層201及第2絕緣層202不存在處曝露出的第2溝槽27側壁之一的一部分。第2溝槽27對應主動區域101的底部。因此，側接點34為選擇性地曝露出在主動區域101底部的側壁之一的一部分的接點。可將曝露出主動區域101的側壁之一的一部分的側接點34稱為一側接點(OSC)。
根據本發明之一示範性實施例，形成曝露出主動區域101側壁之一的一部分的側接點34。藉由側接點34所曝露出之主動區域101側壁之一的一部分會藉由後續所實施的製程成為接面區域。側接點34為接面區域與埋入式位元線接觸在一起的區域。同樣地，接觸栓(contact plug)可被耦合至藉由側接點34所曝露出之主動區域101側壁之一的一部分。
根據本發明之示範性實施例，選擇性曝露出主動區域101側壁之一的側接點34可藉由實施雙溝槽製程來形成。再者，使用雙溝槽製程可使側接點34的深度易於受到控制。藉此，可控制後續的接面區域的深度。
第3圖顯示第2L圖所示之側接點的立體圖。沿著第2溝槽27之一側壁形成側接點34。即，側接點34被形成為線形狀，曝露出主動區域101之一側壁的一部分。
第4A至4D圖顯示依照本發明示範性實施例的形成接面區域之一例子的剖面圖。
參照第4A圖，在形成如第2L圖所示之側接點34後，形成掺雜物供應層35以對第4凹陷33C進行間隙填入。此時，以用於形成接面區域的掺雜物來掺雜掺雜物供應層35。例如，掺雜物供應層35包含絕緣層或經掺雜的多晶矽層。絕緣層可包含矽酸磷玻璃(PSG)層，該矽酸磷玻璃層具有合適等級的流動性及某種掺雜濃度等級或更大。具有合適等級的流動性可使第4溝槽33C實現無空隙的間隙填入(void-free gap-fill)，因而在後續的接面區域形成合適等級的劑量均勻性。掺雜在掺雜物供應層35的掺雜物可包含N型不純物，諸如磷(P)。可使用化學氣相沉積(CVD)法來形成掺雜物供應層35。
實施退火製程。此時，掺雜在掺雜物供應層35的掺雜物會擴散至由側接點34所曝露出之主動區域101的側壁，以形成接面區域102。因為掺雜在掺雜物供應層35的掺雜物包含N型不純物，所以接面區域102為N型接面。
例如，在約500℃至約1,200℃的溫度範圍的爐中實施退火製程。
藉由形成掺雜物供應層35來形成接面區域102及透過退火製程來實施熱擴散，可使接面區域102的深度及掺雜物的掺雜濃度等級易被控制。
參照第4B圖，移除掺雜物供應層35。此時，可使用濕蝕刻製程及乾蝕刻製程之一者來移除掺雜物供應層35。當掺雜物供應層35包含多晶矽層時，乾蝕刻製程使用HBr及Cl2
系化合物，且藉由添加O2
、N2
、He、及Ar而獲得垂直輪廓。當實施濕蝕刻製程時，使用對氮化物及氧化物具有高選擇性的清潔溶液。
藉此，第4凹陷33C再度被打開。將接面區域102形成在曝露在第4凹陷33C之一側上的主動區域101中。
參照第4C圖，形成阻障金屬層36且實施退火製程以形成類歐姆接點103。阻障金屬層36包含鈦(Ti)層及氧化鈦(TiN)層的堆疊結構。因此，類歐姆接點103可包含矽化鈦層。類歐姆接點103可包含金屬矽化物，如矽化鈦及矽化鎳。
類歐姆接點103為耦合至主動區域101側壁之一的結構。
參照第4D圖，以使位元線導電層埋入在第4凹陷33C(第4B圖)上方的方式在阻障金屬層36上方形成位元線導電層。在位元線導電層上實施回蝕製程直到達到類歐姆接點103。藉此，形成透過類歐姆接點103耦合至接面區域102的埋入式位元線104。將埋入式位元線104與主動區域101並列配置。在位元線導電層的回蝕製程期間在實質上相同的時間，蝕刻阻障金屬層36。元件符號36A代表殘留的阻障金屬圖案36A。因為可將埋入式位元線104的高度控制為高達類歐姆接點103的高度，所以埋入式位元線104可具有填入第2溝槽27的高度。埋入式位元線104，除了埋入式位元線104之被耦合至接面區域102的部分以外，係藉由殘留的第2襯墊氧化物層28A及殘留的第2襯墊氮化物層29A來與殘留的基板21B絕緣。
因為埋入式位元線104包含金屬層，所以埋入式位元線104具有低電阻。再者，耦合至一接面區域102之一埋入式位元線104可有利於大規模整合。
第5A至5C圖顯示依照本發明示範性實施例的形成接面區域之另一例子的剖面圖。
參照第5A圖，在形成如第2L圖所示之側接點34之
後，實施傾斜的離子植入製程37以在主動區域101之由側接點34所曝露的一側上形成接面區域102A。可藉由在傾斜的離子植入製程37期間植入N型不純物離子來形成接面區域102A。N型不純物可包含P，及可使用範圍約1×1019
原子/cm3
至約1×1022
原子/cm3
的掺雜濃度等級。
參照第5B圖，形成阻障金屬層36及實施退火製程以形成類歐姆接點103。阻障金屬層36可包含Ti層及TiN層的堆疊結構。因此，類歐姆接點103可包含矽化鈦層。
類歐姆接點103為耦合至主動區域101側壁之一的結構。
參照第5C圖，以使位元線導電層埋入在第4凹陷33C(第5A圖)上方的方式在阻障金屬層36上方形成位元線導電層。在位元線導電層上實施回蝕製程直到達到類歐姆接點103。藉此，形成透過類歐姆接點103而耦合至接面區域102A的埋入式位元線104。將埋入式位元線104與主動區域101並列配置。在位元線導電層的回蝕製程期間在實質上相同的時間，蝕刻阻障金屬層36。元件符號36A代表殘留的阻障金屬圖案36A。因為可將埋入式位元線104的高度控制為高達類歐姆接點103的高度，所以埋入式位元線104可具有填入第2溝槽27的高度。埋入式位元線104，係除了埋入式位元線104之被耦合至接面區域102A的部分以外，藉由殘留的第2襯墊氧化物層28A及殘留的第2襯墊氮化物層29A來與殘留的基板21B絕緣。
因為埋入式位元線104包含金屬層，所以埋入式位元線104具有低電阻。再者，耦合至一接面區域102A之一埋入式位元線104可有利於大規模整合。
根據本發明之實施例，可藉由形成雙溝槽來簡化用以形成選擇性曝露出主動區域之一側壁的接點之製程。
再者，形成雙溝槽可使側接點被形成為均勻的深度。藉此，可將形成在主動區域之由側接點所曝露之一側壁中的接面區域形成為均勻的深度和劑量。
此外，形成側接點的簡化製程把發生在即將形成接面區域處的主動區域上的物理損壞(physical damage)減到最小。
根據本發明之實施例，使用金屬層形成埋入式位元線，因而，減少電阻。因此，即使當裝置被微縮亦可實現具有較少操作特性退化(less operation characteristic deterioration)的半導體裝置。
總之，本發明的示範性實施例有利於大規模整合，以便對應4F2
的設計規則，其中F代表最小特性尺寸(minimum feature size)。又，因為可以簡化用來形成三維胞元的製程，所以可減少用來製造包含一胞元及一位元線的結構的成本及時間。
雖然已就特定實施例說明本發明，但是對熟悉技藝者而言，可在不悖離如以下申請專利範圍所述之本發明的精神與範圍的情況下輕易進行各種改變及調整。
11．．．基板
12．．．主動區域
13．．．硬遮罩層
14．．．閘極絕緣層
15．．．垂直閘極
16．．．埋入式位元線
17．．．溝槽
18．．．層間絕緣膜
21．．．基板
21A．．．經蝕刻的基板
21B．．．殘留的基板
22．．．第1硬遮罩層
22A．．．第1硬遮罩圖案
23．．．第1光阻圖案
24．．．第1溝槽
25．．．第1襯墊氧化物層
25A．．．第1襯墊氧化物圖案
26．．．第1襯墊氮化物層
26A．．．第1襯墊氮化物圖案
27．．．第2溝槽
28．．．第2襯墊氧化物層
28A．．．殘留的第2襯墊氧化物層
29．．．第2襯墊氮化物層
29A．．．殘留的第2襯墊氮化物層
30．．．犧牲層
30A．．．犧牲圖案
30B．．．殘留的犧牲圖案
31．．．第2硬遮罩層
31A．．．第2硬遮罩圖案
32．．．第2光阻圖案
33．．．第1凹陷
33A．．．第2凹陷
33B．．．第3凹陷
33C．．．第4凹陷
34．．．側接點
35．．．掺雜物供應層
36．．．阻障金屬層
36A．．．殘留的阻障金屬圖案
37．．．傾斜的離子植入製程
101．．．主動區域
102、102A．．．接面區域
103．．．類歐姆接點
104．．．埋入式位元線
201．．．第1絕緣層
202．．．第2絕緣層
D1．．．第1深度
D2．．．第2深度
第1圖顯示習知的具有垂直通道的半導體裝置的剖面圖。
第2A至2L圖顯示依照本發明之一實施例的製造半導體裝置之方法的剖面圖。
第3圖顯示第2L圖所示之側接點的立體圖。
第4A至4D圖顯示依照本發明實施例的形成接面區域之一例子的剖面圖。
第5A至5C圖顯示依照本發明實施例的形成接面區域之另一例子的剖面圖。
21B．．．殘留的基板
22A．．．第1硬遮罩圖案
24．．．第1溝槽
25A．．．第1襯墊氧化物圖案
26A．．．第1襯墊氮化物圖案
27．．．第2溝槽
28A．．．殘留的第2襯墊氧化物層
29A．．．殘留的第2襯墊氮化物層
33C．．．第4凹陷
34．．．側接點
101．．．主動區域
201．．．第1絕緣層
202．．．第2絕緣層
Claims (18)
- 一種製造半導體裝置之方法，包括：形成含有第1溝槽及第2溝槽之雙溝槽，其中該第2溝槽係形成在該第1溝槽下方且該雙溝槽具有被絕緣層覆蓋的表面；移除部分該等絕緣層以形成曝露出該第2溝槽之一側壁之一部分的側接點；其中移除部分該等絕緣層以形成該側接點包含：在該等絕緣層上方形成犧牲層而對該雙溝槽進行間隙填入(gap-fill)；蝕刻部分該犧牲層以形成用於將形成在該雙溝槽之一側壁上之該等絕緣層曝露出的凹陷(recess)；及移除該等絕緣層之由該凹陷所曝露出之部分而曝露出該第2溝槽之一側壁的一部分。
- 如申請專利範圍第1項之方法，其中該第2溝槽具有小於該第1溝槽的深度。
- 如申請專利範圍第1項之方法，其中移除部分該等絕緣層以形成該側接點包含：將該第2溝槽之該一側壁之一部分曝露成線形狀(in a line shape)。
- 一種製造半導體裝置之方法，包括：藉由數個雙溝槽來形成複數個相互分隔之主動區域，其中該等雙溝槽含有數個第1溝槽、及形成在該等第1溝槽下方的數個第2溝槽且該等雙溝槽具有被絕緣 層覆蓋的表面；移除部分該等絕緣層以形成曝露出該等第2溝槽之每一者之一側壁之一部分的數個側接點；及在相鄰於該等第2溝槽之每一者之一側壁之一部分的主動區域中形成數個接面區域；其中移除部分該等絕緣層以形成該等側接點包含：在該等絕緣層上方形成犧牲層而對該等雙溝槽進行間隙填入(gap-fill)；蝕刻部分該犧牲層以形成用於將形成在該等雙溝槽之每一者之一側壁上之該等絕緣層曝露出的凹陷(recess)；及移除該等絕緣層之由該凹陷所曝露出之部分，且曝露該等第2溝槽之每一者之一側壁的一部分。
- 如申請專利範圍第4項之方法，其中該等第2溝槽具有小於該等第1溝槽的深度。
- 如申請專利範圍第4項之方法，其中移除部分該等絕緣層以形成該等側接點包含：將該等第2溝槽之每一者之該一側壁的一部分曝露成線形狀。
- 如申請專利範圍第4項之方法，其中形成該等接面區域包含：形成掺雜有掺雜物的掺雜物供應層(dopant supply layer)以對該等雙溝槽進行間隙填入；及使用退火製程來把該等掺雜物擴散而形成該等接面 區域。
- 如申請專利範圍第7項之方法，其中該掺雜物供應層包含經掺雜的多晶矽層。
- 如申請專利範圍第4項之方法，其中形成該等接面區域包含：實施傾斜的離子植入製程(tilted ion implantation process)。
- 一種製造半導體裝置之方法，包括：蝕刻基板以形成第1溝槽；在該第1溝槽的側壁上形成第1絕緣層；蝕刻該第1溝槽的底部表面以形成第2溝槽；在該基板結構上方形成第2絕緣層；及蝕刻部分該第2絕緣層以形成用於曝露該第2溝槽之一側壁之一部分的側接點；在相鄰於由該側接點所曝露出之一側壁之一部分的主動區域中形成接面區域；在形成該接面區域後，形成經埋入在該第2溝槽上方且耦合至該接面區域的埋入式位元線。
- 如申請專利範圍第10項之方法，其中形成藉由該第1溝槽及該第2溝槽所相互分隔之複數個主動區域。
- 如申請專利範圍第10項之方法，其中形成接面區域包含：形成掺雜有掺雜物的掺雜物供應層；及使用退火製程來把掺雜物擴散而形成接面區域。
- 如申請專利範圍第12項之方法，其中該掺雜物供應層包含經掺雜的多晶矽層。
- 如申請專利範圍第10項之方法，其中形成該接面區域包含：實施傾斜的離子植入製程。
- 如申請專利範圍第10項之方法，其中蝕刻部分該第2絕緣層以形成該側接點包含：在該第2絕緣層上方形成犧牲層而對該第1溝槽及該第2溝槽進行間隙填入；將該犧牲層平坦化；在該平坦化後，使用接點遮罩(contact mask)以蝕刻部分該犧牲層而形成凹陷；及移除該殘留的犧牲層及部分該第2絕緣層。
- 如申請專利範圍第15項之方法，其中該犧牲層包含未掺雜的多晶矽層。
- 如申請專利範圍第10項之方法，其中該第1絕緣層及該第2絕緣層之每一者包含：襯墊氧化物層及襯墊氮化物層的堆疊結構。
- 如申請專利範圍第10項之方法，其中形成該埋入式位元線包含：形成阻障金屬層；在該接面區域與該阻障金屬層之間的界面上形成金屬矽化物；在該阻障金屬層上方形成金屬層以填入該第1溝槽及該第2溝槽；及在該金屬層上實施回蝕製程(etch-back process)。
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020090117438A KR101096164B1 (ko) | 2009-11-30 | 2009-11-30 | 이중 트렌치 공정을 이용한 반도체장치의 측벽콘택 제조 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| TW201118985A TW201118985A (en) | 2011-06-01 |
| TWI483348B true TWI483348B (zh) | 2015-05-01 |
Family
ID=44069212
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| TW099103151A TWI483348B (zh) | 2009-11-30 | 2010-02-03 | 使用雙溝槽製程以製造半導體裝置之側接點之方法 |
Country Status (4)
| Country | Link |
|---|---|
| US (1) | US8557662B2 (zh) |
| KR (1) | KR101096164B1 (zh) |
| CN (1) | CN102082116B (zh) |
| TW (1) | TWI483348B (zh) |
Families Citing this family (19)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2011066303A (ja) * | 2009-09-18 | 2011-03-31 | Elpida Memory Inc | 半導体装置の製造方法 |
| KR101096184B1 (ko) * | 2009-11-30 | 2011-12-22 | 주식회사 하이닉스반도체 | 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법 |
| JP2011205030A (ja) * | 2010-03-26 | 2011-10-13 | Elpida Memory Inc | 半導体装置および半導体装置の製造方法 |
| KR101152402B1 (ko) * | 2010-05-20 | 2012-06-05 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체장치 및 그 제조 방법 |
| KR101139980B1 (ko) * | 2010-05-27 | 2012-05-02 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 형성 방법 |
| KR101116360B1 (ko) * | 2010-06-04 | 2012-03-09 | 주식회사 하이닉스반도체 | 매립비트라인을 구비한 반도체장치 및 그 제조 방법 |
| KR101212257B1 (ko) * | 2010-07-06 | 2012-12-12 | 에스케이하이닉스 주식회사 | 측벽콘택을 구비한 반도체장치 및 그 제조 방법 |
| CN102832173B (zh) * | 2011-06-16 | 2014-07-30 | 华邦电子股份有限公司 | 位线结构及其制造方法 |
| CN102903668B (zh) * | 2011-07-29 | 2014-09-03 | 华邦电子股份有限公司 | 半导体元件及其制造方法 |
| CN103000584B (zh) * | 2011-09-19 | 2015-02-11 | 华邦电子股份有限公司 | 位线结构及其制造方法 |
| KR101355196B1 (ko) * | 2011-12-16 | 2014-01-29 | 에스케이하이닉스 주식회사 | 반도체 소자 및 그 제조 방법 |
| KR20130074237A (ko) * | 2011-12-26 | 2013-07-04 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체 장치 및 그 제조방법 |
| KR20130106159A (ko) * | 2012-03-19 | 2013-09-27 | 에스케이하이닉스 주식회사 | 매립비트라인을 구비한 반도체장치 및 제조 방법 |
| US8502294B1 (en) * | 2012-05-15 | 2013-08-06 | Nanya Technology Corporation | Semiconductor process and semiconductor structure for memory array with buried digit lines (BDL) |
| US10559337B1 (en) * | 2018-11-30 | 2020-02-11 | Micron Technology, Inc. | Vertical decoder |
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| KR101096164B1 (ko) | 2011-12-22 |
| US8557662B2 (en) | 2013-10-15 |
| KR20110060751A (ko) | 2011-06-08 |
| US20110129975A1 (en) | 2011-06-02 |
| CN102082116B (zh) | 2015-02-04 |
| TW201118985A (en) | 2011-06-01 |
| CN102082116A (zh) | 2011-06-01 |
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