KR101212257B1 - 측벽콘택을 구비한 반도체장치 및 그 제조 방법 - Google Patents

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Abstract

본 발명은 측벽콘택의 재현성을 향상시킬 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치의 양측벽을 덮는 제1스페이서를 형성하는 단계; 상기 제1트렌치 저면을 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치의 양측벽을 덮는 제2스페이서를 형성하는 단계; 상기 제2트렌치의 저면을 식각하여 제3트렌치를 형성하는 단계; 상기 제3트렌치의 표면을 덮는 절연막을 형성하는 단계; 및 상기 제2스페이서를 선택적으로 제거하여 상기 제2트렌치의 어느 하나의 측벽을 노출시키는 콘택을 형성하는 단계를 포함하고, 상술한 본 발명은 폴리실리콘막 증착 및 에치백을 사용하지 않으면서 측벽콘택을 형성할 수 있으므로, 측벽콘택의 깊이 및 위치를 제어하기가 용이하다. 또한, 본 발명은 깊이 방향으로 연장되는 방식의 삼중 트렌치를 이용함에 따라 심이나 보이드의 영향으로부터 자유롭고 CMP 공정, 에치백 공정, 습식딥의 횟수를 줄일 수 있어 공정의 단순화와 하드마스크막패턴의 손실을 줄일 수 있는 효과가 있다.

Description

측벽콘택을 구비한 반도체장치 및 그 제조 방법{SEMICONDUCTOR DEVICE WITH SIDE CONTACT AND METHOD FOR MANUFACTURING THE SAME}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 OSC(One-Side-Contact) 구조를 갖는 반도체장치 및 그 제조 방법에 관한 것이다.
수직게이트(Vertical gate; VG) 구조의 셀에서 매립비트라인(Buried bitline; BBL)을 사용하는 경우 하나의 매립비트라인에 2개의 셀이 인접하게 된다. 하나의 매립비트라인에 하나의 셀이 구동하기 위해서는 어느 하나의 활성영역은 절연시키면서 다른 하나의 활성영역에 콘택을 형성하는 OSC(One-Side-Contact)를 형성해야 한다. 이하, 'OSC'는 측벽콘택이라 약칭하기로 한다.
측벽콘택은 매립비트라인의 높이가 낮기 때문에 활성영역과 매립비트라인간의 연결을 위해 활성영역의 어느 하나의 측벽(One sidewall) 일부에 형성되어야 한다.
도 1a 내지 도 1c는 종래기술에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 1a에 도시된 바와 같이, 반도체기판(11) 상에 하드마스크막패턴(12)을 형성한다.
이어서, 하드마스크막패턴(12)을 식각장벽으로 하여 반도체기판(11)을 일정 깊이 식각하여 트렌치(13)를 형성한다. 트렌치(13)에 의해 서로 분리되는 복수의 활성영역(101)이 형성된다.
이어서, 제1절연막(14)과 제2절연막(15)을 순차적으로 형성한 후, 트렌치(13)를 갭필하도록 폴리실리콘막(16)을 형성한다.
도 1b에 도시된 바와 같이, 하드마스크막패턴(12)의 표면이 드러날때까지 폴리실리콘막(16)을 CMP(Chmiecal Mechanical Polishing) 방법으로 평탄화한 후에 추가로 에치백을 진행하여 일정 높이를 리세스시킨다. 이에 따라, 리세스된 폴리실리콘막(16A, 16B)이 형성된다.
도 1c에 도시된 바와 같이, OSC 마스크(도시 생략)를 이용하여 리세스된 폴리실리콘막(16A, 16B)을 식각한다. 이에 따라, 측벽콘택이 형성될 리세스(R1, R2)가 형성된다.
그러나, 종래기술은 폴리실리콘막(16) 갭필시 발생되는 심(Seam)이나 보이드(Void, 도면부호 17)에 의해 후속 에치백 공정시 에치백타겟을 정확하게 제어하기가 불가능하다. 또한, 3000Å 이상의 트렌치(13)에서 발생되는 첨점(Horn, 도면부호 18)에 의해 원하는 위치에 측벽콘택을 형성하기가 매우 어렵다. 또한, 심이나 보이드의 영향으로 인해 후속 리세스(R1, R2)의 깊이가 불균일하다.
본 발명은 측벽콘택의 재현성을 향상시킬 수 있는 반도체장치 및 그 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판을 식각하여 제1트렌치를 형성하는 단계; 상기 제1트렌치의 양측벽을 덮는 제1스페이서를 형성하는 단계; 상기 제1트렌치 저면을 식각하여 제2트렌치를 형성하는 단계; 상기 제2트렌치의 양측벽을 덮는 제2스페이서를 형성하는 단계; 상기 제2트렌치의 저면을 식각하여 제3트렌치를 형성하는 단계; 상기 제3트렌치의 표면을 덮는 절연막을 형성하는 단계; 및 상기 제2스페이서를 선택적으로 제거하여 상기 제2트렌치의 어느 하나의 측벽을 노출시키는 콘택을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 제3트렌치를 형성하는 단계는, 상기 제2트렌치의 저면에 배리어막을 형성하는 단계; 상기 제2스페이서 상에서 상기 제2트렌치의 양측벽을 덮는 제3스페이서를 형성하는 단계; 상기 제3스페이서 중 어느 하나를 제거하는 단계; 및 잔류하는 상기 제3스페이서 및 상기 제2스페이서를 식각배리어로 상기 제2트렌치의 저면을 식각하여 상기 제3트렌치를 형성하는 단계를 포함하는 것을 특징으로 한다.
그리고, 본 발명의 반도체장치는 기판에 깊이 방향으로 서로 다른 폭을 갖고 연장되어 형성된 제1트렌치, 제2트렌치 및 제3트렌치로 이루어진 삼중 트렌치; 상기 제2트렌치의 어느 하나의 측벽을 노출시키는 측벽콘택을 제공하며 상기 삼중 트렌치의 표면을 덮는 절연막; 상기 측벽콘택에 의해 노출된 상기 제2트렌치의 어느 하나의 측벽에 형성된 접합; 및 상기 접합과 연결되며 상기 삼중 트렌치의 일부를 매립하는 매립비트라인을 포함하는 것을 특징으로 한다.
상술한 본 발명은 폴리실리콘막 증착 및 에치백을 사용하지 않으면서 측벽콘택을 형성할 수 있으므로, 측벽콘택의 깊이 및 위치를 제어하기가 용이하다.
또한, 본 발명은 깊이 방향으로 연장되는 방식의 삼중 트렌치를 이용함에 따라 심이나 보이드의 영향으로부터 자유롭고 CMP 공정, 에치백 공정, 습식딥의 횟수를 줄일 수 있어 공정의 단순화와 하드마스크막패턴의 손실을 줄일 수 있는 효과가 있다.
도 1a 내지 도 1c는 종래기술에 따른 반도체장치 제조 방법을 도시한 도면이다.
도 2a 내지 도 2n은 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 3은 본 발명의 실시예에 따른 매립비트라인을 형성하는 일예를 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2n은 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21) 상에 하드마스크막패턴(22)을 형성한다. 반도체기판(21)은 실리콘기판(Silicon substrate)을 포함한다. 하드마스크막패턴(22)은 산화막(Oxide) 또는 질화막(Nitride)을 포함하거나, 질화막과 산화막이 적층된 적층 구조일 수 있다. 예를 들어, 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 하드마스크막패턴(22)은 라인-스페이스 형태로 패터닝된다.
이어서, 하드마스크막패턴(22)을 식각배리어로 하여 1차 트렌치 식각(Trench etch)을 진행한다. 즉, 하드마스크막패턴(22)을 식각배리어로 반도체기판(21)을 일정 깊이 식각하여 반도체기판(21)에 제1트렌치(23)를 형성한다.
이와 같은 트렌치 식각 공정을 'BBL(Buried BitLine) 트렌치 식각'이라고 약칭한다.
제1트렌치(23)는 하드마스크막패턴(22)에 의해 형성되므로 라인-스페이스 형태로 패터닝된다. 이에 따라, 제1트렌치(23)는 라인 형태이다.
1차 트렌치 식각은 비등방성식각(Anisotropic etch)을 이용한다. 반도체기판(21)이 실리콘기판인 경우, 비등방성식각은 CCl4, Cl2 등의 클로린계 가스와 HBr 등의 브로마이드계 가스 및 산소 가스의 혼합가스를 사용한다.
도 2b에 도시된 바와 같이, 제1절연막(24)을 형성한다. 제1절연막(24)은 실리콘산화막 등의 산화막을 포함한다. 제1절연막(24)으로 사용되는 산화막은 제1트렌치(23)에 대한 측벽산화(Wall oxidation) 공정을 통해 형성할 수 있다.
도 2c에 도시된 바와 같이, 2차 트렌치 식각을 진행하여 제2트렌치(25)를 형성한다. 2차 트렌치 식각은 하드마스크막패턴(22) 상부와 제1트렌치(23)의 저면에 형성된 제1절연막을 식각한 후에, 제1트렌치(23) 저면을 식각한다. 이때, 제1절연막이 식각되어 제1트렌치(23)와 하드마스크막패턴(22)의 측벽에 제1스페이서(24A)가 형성된다. 제2트렌치(25)의 깊이는 제1트렌치(23)보다 더 얕을 수 있다. 후술하겠지만, 제2트렌치(25)의 어느 하나의 측벽은 측벽콘택이 형성된다. 따라서, 제2트렌치(25)의 깊이는 측벽콘택이 형성될 부분까지 제어한다. 2차 트렌치 식각은 비등방성식각(Anisotropic etch)을 이용한다. 반도체기판(21)이 실리콘기판인 경우, 비등방성식각은 CCl4, Cl2 등의 클로린계 가스와 HBr 등의 브로마이드계 가스 및 산소 가스의 혼합가스를 사용한다.
도 2d에 도시된 바와 같이, 제2절연막(26)을 형성한다. 제2절연막(26)은 실리콘질화막 등의 질화막을 포함한다. 제2절연막(26)은 20～100Å의 두께로 형성한다.
도 2e에 도시된 바와 같이, 제2절연막(26)을 선택적으로 식각하여 제2트렌치(25)의 바닥을 노출시킨다. 제2절연막은 제2스페이서(26A)가 형성된다.
도 2f에 도시된 바와 같이, 노출된 제2트렌치(25)의 바닥에 제3절연막(27)을 형성한다. 제3절연막(27)은 실리콘산화막 등의 산화막을 포함한다. 제3절연막(27)은 제2트렌치(25)의 바닥을 산화시켜 형성할 수 있다. 제3절연막(27)은 후속 폴리실리콘막의 습식딥 공정시 배리어 역할을 한다.
이어서, 제3절연막(27)을 포함한 전면에 희생막(28)을 형성한다. 희생막(28)은 티타늄질화막(TiN)을 포함한다. 희생막(28)은 30～200Å의 두께로 형성한다. 희생막(28)으로 사용되는 티타늄질화막(TiN)은 산화막 및 질화막에 대해 선택비를 갖는다. 따라서, 후속 습식딥 공정시 산화막 및 질화막의 손상없이 선택적으로 티타늄질화막만을 제거할 수 있다.
도 2g에 도시된 바와 같이, 희생막(28)을 선택적으로 식각하여 제3스페이서(28A)를 형성한다. 제3스페이서(28A)는 제2스페이서(26A)를 덮는다. 제3스페이서(28A)를 형성하기 위해 희생막(28)은 에치백될 수 있다. 에치백은 Cl2, CCl4 등의 클로린계 가스, HBr 등의 브로마이드계 가스, Ar 가스 및 O2 가스의 혼합가스를 사용한다.
이와 같이, 제3스페이서(28A)를 형성하면, 깊이 방향으로 연장된 제1 및 제2트렌치(23, 25)로 이루어진 이중 트렌치의 양쪽 측벽에 삼중 스페이서가 형성된다. 삼중 스페이서는 제1스페이서(24A), 제2스페이서(26A) 및 제3스페이서(28A)로 이루어진다. 제1스페이서(24A)는 산화막 계열의 절연막이고, 제2스페이서(26A)는 질화막 계열의 절연막이며, 제3스페이서(28A)는 티타늄질화막이다.
도 2h에 도시된 바와 같이, 제3스페이서(28A)를 포함한 전면에 제1 및 제2트렌치(23, 25) 내부를 갭필하는 갭필막(29)을 형성한다. 갭필막(29)은 폴리실리콘막을 포함하며, 후속 공정이 진행된 후 제거될 수 있다.
갭필막(29) 상에 OSC 마스크(30)를 형성한다. OSC 마스크(30)는 어느 한쪽의 제3스페이서(28A)가 오픈되는 형태이다.
이어서, OSC 마스크(30)를 식각배리어로 하여 갭필막(29)을 부분 식각한다. 갭필막(29)의 부분 식각은 어느 한쪽의 제3스페이서(28A) 상부가 노출될때까지 진행한다.
도 2i에 도시된 바와 같이, OSC 마스크를 제거한 후에, 습식딥(Wet dip)을 이용하여 노출되어 있는 어느 하나의 제3스페이서(28A)를 제거한다.
이에 따라, 제3스페이서(28A)가 제거된 부분에 갭(31)이 만들어진다. 제3스페이서(28A)를 제거할 때, 다른 하나의 제3스페이서(28A)는 갭필막(29)에 의해 보호됨에 따라 제거되지 않는다. 또한, 제2트렌치(25)의 바닥은 제3절연막(27)에 의해 보호된다.
도 2j에 도시된 바와 같이, 습식딥을 이용하여 갭필막(29)을 제거한다.
이에 따라, 제1트렌치(23) 및 제2트렌치(25)로 이루어진 이중 트렌치의 어느 한쪽 측벽에는 제1스페이서(24A) 및 제2스페이서(26A)로 이루어진 이중 스페이서가 형성되고, 다른 한쪽 측벽에는 제1 내지 제3스페이서(24A, 26A, 28A)로 이루어진 삼중 스페이서가 형성된다.
갭필막(29) 제거시에 제3절연막(27)이 제2트렌치(25)의 바닥을 보호한다.
도 2k에 도시된 바와 같이, 이중 스페이서 및 삼중 스페이서를 식각배리어로 하여 3차 트렌치 식각을 진행한다. 이에 따라, 제3트렌치(32)가 형성된다. 제3트렌치(32) 형성시 제3절연막의 일부가 식각될 수 있다. 제3절연막은 도면부호 '27A'와 같이 잔류한다. 3차 트렌치 식각은 비등방성식각(Anisotropic etch)을 이용한다. 반도체기판(21)이 실리콘기판인 경우, 비등방성식각은 CCl4, Cl2 등의 클로린계 가스와 HBr 등의 브로마이드계 가스 및 산소 가스의 혼합가스를 사용한다.
이와 같이, 제3트렌치(32)를 형성하면 반도체기판(21)에는 깊이방향으로 연장된 제1트렌치 내지 제3트렌치(23, 25, 32)로 이루어진 삼중 트렌치(Triple trench)가 형성된다. 삼중 트렌치에 의해 서로 분리되는 복수의 활성영역(201)이 형성된다. 그리고, 활성영역(201)은 어느 하나의 측벽(One sidewall)과 다른 하나의 측벽(The other sidewall)으로 이루어진 2개의 측벽(Both sidewall)을 갖는 라인형 필라(Line type pillar) 구조이다. 활성영역(201)의 측벽은 제1 내지 제3트렌치(23, 25, 32)에 의해 스텝형(Step type) 프로파일을 갖는다.
도 2l에 도시된 바와 같이, 제3트렌치(32)의 표면을 덮는 제4절연막(33)을 형성한다. 제4절연막(33)의 제3트렌치(32)의 표면을 산화시켜 형성한 실리콘산화막을 포함한다.
도 2m에 도시된 바와 같이, 어느 하나의 제2스페이서(26A)를 제거한다. 이에 따라, 제2트렌치(25)의 어느 하나의 측벽 일부를 노출시키는 측벽콘택(Side contact, 34)이 형성된다. 즉, 제1트렌치(23)와 제3트렌치(32)의 표면에는 제1스페이서(24A) 및 제4절연막(33)이 덮고 있으므로, 제2스페이서(26A)가 제거됨에 따라 제2트렌치(25)의 어느 하나의 측벽 일부가 노출되고, 이에 따라 활성영역(201)의 어느 하나의 측벽 일부를 노출시키는 측벽콘택(34)이 형성된다. 측벽콘택(34)을 형성하기 위해 제2스페이서(26A)는 세정(Cleaning)을 통해 제거될 수 있다. 제2스페이서(26A)를 제거할 때, 반대쪽 측벽에서는 제3스페이서(28A)가 보호막 역할을 한다.
측벽콘택(34)은 깊이 방향으로 서로 다른 폭을 갖고 연장된 제1트렌치 내지 제3트렌치(23, 25, 32)로 이루어지고 표면에 절연막들이 피복된 삼중 트렌치 중 제2트렌치(25)의 어느 하나의 측벽 일부를 선택적으로 노출시킨다. 절연막들은 제1스페이서(24A), 제2스페이서(26A) 및 제4절연막(33)으로 이루어진다.
제2트렌치(25)의 측벽은 활성영역(201)의 측벽에 해당하므로, 측벽콘택(34)은 활성영역(201)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 콘택이 된다. 여기서, 활성영역(201)의 어느 하나의 측벽 일부를 노출시키는 측벽콘택(34)은 OSC(One Side Contact; OSC)라 약칭할 수 있다.
상술한 바에 따르면, 본 발명은 활성영역(201)의 어느 하나의 측벽 일부를 노출시키는 측벽콘택(34)을 형성하고 있다. 측벽콘택(34)에 의해 노출된 활성영역(201)의 어느 하나의 측벽 일부는 후속 공정에 의해 접합영역(Junction)이 형성되고, 측벽콘택(34)은 접합영역과 매립비트라인이 접촉하는 지역이다. 또한, 측벽콘택(34)에 의해 노출된 활성영역(201)의 어느 하나의 측벽 일부에는 콘택플러그(Contact plug)가 연결될 수도 있다.
본 발명은 삼중 트렌치 공정를 이용하므로써 단순한 공정으로도 활성영역(201)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 측벽콘택(34)을 형성할 수 있다. 또한, 삼중 트렌치 공정을 이용하므로써 측벽콘택(34)의 깊이를 용이하게 제어할 수 있다. 이로 인해 후속 접합영역의 깊이 조절이 가능하다.
잔류하는 제3스페이서(28A)가 티타늄질화막 등의 도전성이므로, 도 2n에 도시된 바와 같이, 후속하여 제3스페이서(28A)를 제거한다. 이후, 도시하지 않았지만, 매립비트라인 공정을 진행한다.
제3스페이서(28A)를 제거한 후의 결과를 살펴보면, 측벽콘택(34)을 제외한 나머지 활성영역(201)의 표면에는 절연막들이 피복되어 있다. 절연막들은 제1스페이서(24A), 제2스페이서(26A), 제3절연막(27A), 제4절연막(33)을 포함한다. 제1스페이서(24A), 제3절연막(27A) 및 제4절연막(33)은 산화막을 포함하고, 제2스페이서(26A)는 질화막을 포함한다.
도 3은 본 발명의 실시예에 따른 매립비트라인을 형성하는 일예를 도시한 도면이다.
도 2n까지 진행하여 측벽콘택(34)을 형성한 후에, 도 3에 도시된 바와 같이, 측벽콘택(34)에 의해 노출된 활성영역(201)의 어느 하나의 측벽 일부에 접합(202)을 형성한다. 접합(202)은 이온주입, 플라즈마도핑 등의 방법을 이용하여 형성할 수 있다. 또한, 접합(202)은 도우프드 폴리실리콘 증착 및 어닐을 통해서도 형성할 수 있다.
이어서, 접합(202)에 연결되며 제2트렌치(25) 및 제3트렌치(32)를 매립하는 매립비트라인(203)을 형성한다. 매립비트라인(203)을 형성하기 위해 배리어메탈과 비트라인도전막을 순차적으로 형성한 후 접합(202)에 접하는 높이까지 비트라인도전막과 배리어메탈을 에치백한다. 이에 따라, 접합(202)에 연결되는 매립비트라인(203)이 형성된다. 여기서, 매립비트라인(203)은 티타늄막, 텅스텐막 등의 금속막으로 형성된다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21 : 반도체기판 22 : 하드마스크막패턴
23 : 제1트렌치 24A : 제1스페이서
25 : 제2트렌치 26A : 제2스페이서
27 : 배리어막 28A : 제3스페이서
32 : 제3트렌치 33 : 제3절연막

Claims (14)

  1. 기판을 식각하여 제1트렌치를 형성하는 단계;
    상기 제1트렌치의 양측벽을 덮는 제1스페이서를 형성하는 단계;
    상기 제1트렌치 저면을 식각하여 제2트렌치를 형성하는 단계;
    상기 제2트렌치의 양측벽을 덮는 제2스페이서를 형성하는 단계;
    상기 제2트렌치의 저면에 배리어막을 형성하는 단계;
    상기 제2스페이서 상에서 상기 제2트렌치의 양측벽을 덮는 제3스페이서를 형성하는 단계;
    상기 제3스페이서 중 어느 하나를 제거하는 단계;
    잔류하는 상기 제3스페이서 및 상기 제2스페이서를 식각배리어로 상기 제2트렌치의 저면을 식각하여 제3트렌치를 형성하는 단계;
    상기 제3트렌치의 표면을 덮는 절연막을 형성하는 단계; 및
    상기 제2스페이서를 선택적으로 제거하여 상기 제2트렌치의 어느 하나의 측벽을 노출시키는 콘택을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 삭제
  3. 제1항에 있어서,
    상기 배리어막은 산화막으로 형성하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 배리어막은,
    상기 제2트렌치의 저면을 산화시켜 형성하는 반도체장치 제조 방법.
  5. 제1항에 있어서,
    상기 제3스페이서 중 어느 하나를 제거하는 단계는,
    상기 제3스페이서 상에 상기 제1,2트렌치 내부를 갭필하는 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막을 부분 식각하여 어느 하나의 상기 제3스페이서의 상부를 노출시키는 단계;
    상기 노출된 어느 하나의 제3스페이서를 제거하는 단계; 및
    상기 폴리실리콘막을 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 노출된 어느 하나의 제3스페이서를 제거하는 단계와 상기 폴리실리콘막을 제거하는 단계는,
    습식딥으로 진행하는 반도체장치 제조 방법.
  7. 제1항에 있어서,
    상기 제3스페이서는, 티타늄질화막으로 형성하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 콘택을 형성하는 단계 이후에,
    상기 제2트렌치 및 제3트렌치 내부를 매립하는 매립비트라인을 형성하는 단계를 더 포함하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 제1트렌치를 형성하는 단계는 하드마스크막패턴을 식각배리어로 하여 진행하며, 상기 제2트렌치 및 제3트렌치를 형성하는 단계에서 상기 하드마스크막패턴을 식각배리어로 사용하는 반도체장치 제조 방법.
  10. 제1항, 제3항 내지 제9항 중 어느 한 항에 있어서,
    상기 제1스페이서 및 절연막은 산화막으로 형성하고, 상기 제2스페이서는 질화막으로 형성하는 반도체장치 제조 방법.
  11. 제10항에 있어서,
    상기 절연막은 상기 제3트렌치의 표면을 산화시켜 형성하는 반도체장치 제조 방법.
  12. 삭제
  13. 삭제
  14. 삭제
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