KR101096184B1 - 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법 - Google Patents

자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법 Download PDF

Info

Publication number
KR101096184B1
KR101096184B1 KR1020090117437A KR20090117437A KR101096184B1 KR 101096184 B1 KR101096184 B1 KR 101096184B1 KR 1020090117437 A KR1020090117437 A KR 1020090117437A KR 20090117437 A KR20090117437 A KR 20090117437A KR 101096184 B1 KR101096184 B1 KR 101096184B1
Authority
KR
South Korea
Prior art keywords
forming
layer
recess
etching
film
Prior art date
Application number
KR1020090117437A
Other languages
English (en)
Other versions
KR20110060750A (ko
Inventor
이상오
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020090117437A priority Critical patent/KR101096184B1/ko
Priority to US12/777,572 priority patent/US8354345B2/en
Priority to CN201010195653.1A priority patent/CN102082117B/zh
Publication of KR20110060750A publication Critical patent/KR20110060750A/ko
Application granted granted Critical
Publication of KR101096184B1 publication Critical patent/KR101096184B1/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B99/00—Subject matter not provided for in other groups of this subclass
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/74—Making of localized buried regions, e.g. buried collector layers, internal connections substrate contacts
    • H01L21/743—Making of internal connections, substrate contacts
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2255—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides
    • H01L21/2256—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer comprising oxides only, e.g. P2O5, PSG, H3BO3, doped oxides through the applied layer
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/22—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities
    • H01L21/225—Diffusion of impurity materials, e.g. doping materials, electrode materials, into or out of a semiconductor body, or between semiconductor regions; Interactions between two or more impurities; Redistribution of impurities using diffusion into or out of a solid from or into a solid phase, e.g. a doped oxide layer
    • H01L21/2251—Diffusion into or out of group IV semiconductors
    • H01L21/2254—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides
    • H01L21/2257—Diffusion into or out of group IV semiconductors from or through or into an applied layer, e.g. photoresist, nitrides the applied layer being silicon or silicide or SIPOS, e.g. polysilicon, porous silicon
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/66007—Multistep manufacturing processes
    • H01L29/66075—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials
    • H01L29/66227—Multistep manufacturing processes of devices having semiconductor bodies comprising group 14 or group 13/15 materials the devices being controllable only by the electric current supplied or the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched, e.g. three-terminal devices
    • H01L29/66409—Unipolar field-effect transistors
    • H01L29/66477—Unipolar field-effect transistors with an insulated gate, i.e. MISFET
    • H01L29/66666—Vertical transistors
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices specially adapted for rectifying, amplifying, oscillating or switching and having potential barriers; Capacitors or resistors having potential barriers, e.g. a PN-junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
    • H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
    • H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
    • H01L29/76—Unipolar devices, e.g. field effect transistors
    • H01L29/772—Field effect transistors
    • H01L29/78—Field effect transistors with field effect produced by an insulated gate
    • H01L29/7827—Vertical transistors
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/482—Bit lines
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B12/00—Dynamic random access memory [DRAM] devices
    • H10B12/30—DRAM devices comprising one-transistor - one-capacitor [1T-1C] memory cells
    • H10B12/48—Data lines or contacts therefor
    • H10B12/485—Bit line contacts

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Manufacturing & Machinery (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 활성영역의 어느 하나의 측벽 일부를 선택적으로 노출시키는 측벽콘택을 용이하게 형성할 수 있고 측벽콘택의 위치 및 깊이를 균일하게 형성할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 제1측벽과 제2측벽을 갖는 복수의 활성영역을 형성하는 단계; 상기 제1측벽과 제2측벽 상에 절연막을 형성하는 단계; 상기 활성영역 사이를 일부 매립하는 식각정지막을 형성하는 단계; 다마신 공정을 이용하여 상기 제1측벽과 제2측벽 중 어느 하나의 측벽에 형성된 절연막을 노출시키는 리세스를 형성하는 단계; 및 상기 절연막을 선택적으로 제거하여 상기 어느 하나의 측벽 일부를 노출시키는 측벽콘택을 형성하는 단계를 포함하고, 상술한 본 발명은 자기정렬식각 및 다마신 공정을 이용하여 깊이 균일도가 우수한 리세스를 형성하므로써 활성영역의 어느 하나의 측벽 일부를 노출시키는 측벽콘택의 위치 및 깊이를 균일하게 형성할 수 있는 효과가 있다.
수직채널, 접합영역, 매립비트라인, 트렌치, 활성영역, 측벽콘택

Description

자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법{METHOD FOR MANUFACTURING SIDE CONTACT IN SEMICONDUCTOR DEVICE USING SELF ALIGNED DAMASCENE PROCESS}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 반도체장치의 측벽콘택 제조 방법에 관한 것이다.
패턴 미세화(pattern shrinkage)는 수율 향상을 위해 가장 핵심이 되는 사항이다. 이러한 패턴 미세화로 인하여 마스크 공정도 점점 더 작은 크기가 요구되고 있고, 이로 인하여 40nm 이하급의 반도체장치에서는 ArF 감광막(Photoresist; PR)이 도입되었으나, 더욱 미세한 패턴이 요구되고 있음에 따라 ArF 감광막도 한계에 이르고 있다.
그리하여 DRAM과 같은 메모리장치(Memory device)에서는 새로운 패터닝 기술이 요구되고 있으며, 이에 따라 3차원 구조의 셀(3 Dimension Cell) 형성 기술이 도입되고 있다.
전통적인 수평채널(Planar channel)을 구비한 MOSFET 소자로는 메모리장치의 미세화에 의한 누설전류, 온전류(on current), 단채널 효과(Short channel effect) 등에서 물리적 한계에 도달해 더 이상 장치의 소형화가 어려워 지고 있다. 이러한 문제를 해결하기 위해 수직 채널(Vertical channel)을 사용하는 반도체장치가 활발히 연구되고 있다.
수직채널을 구비한 반도체장치는 기판 상에서 수직으로 연장된 필라(pillar) 형태의 활성영역, 활성영역의 주위를 감싸는 환형(Surround type)의 게이트전극(이를 '수직게이트(Vertical Gate; VG)'라 일컬음)을 형성하고, 게이트 전극을 중심으로 하여 활성영역의 상부와 하부에 각각 소스영역과 드레인 영역 등의 접합영역(Junction region)을 형성함으로써 채널이 수직방향으로 형성되는 반도체장치이다. 어느 하나의 접합영역에는 매립비트라인(Buried Bitline; BBL)이 연결된다.
도 1은 종래기술에 따른 수직채널을 갖는 반도체장치를 도시한 도면이다.
도 1을 참조하면, 기판(11) 상에 수직방향으로 연장된 필라형태의 활성영역(12)과 하드마스크막(13)을 포함하는 복수의 필라구조물이 형성된다. 그리고, 활성영역(12)의 외벽을 게이트절연막(14)과 수직게이트(Vertical gate, 15)가 에워싸고 있으며, 기판(11) 내에는 불순물의 이온주입에 의한 매립비트라인(16)이 형성되어 있다. 이웃하는 매립비트라인(16)을 분리시키는 트렌치(17) 내부에 층간절연막(18)이 매립되어 있다.
그러나, 도 1의 종래기술은 매립비트라인(16)을 형성하기 위해서 이온주입공정(Implant)을 진행하여 도펀트(Dopant)를 주입하고 있으나, 반도체장치가 소형화 될 경우 도펀트 주입만으로는 매립비트라인(16)의 저항을 감소시키는데 한계가 있어 장치 특성 저하를 가져오게 된다.
이에 최근에 매립비트라인을 금속막으로 형성하여 저항을 감소시키는 기술이 제안되었고, 매립비트라인이 금속막이므로 활성영역과 매립비트라인간의 오믹성콘택(Ohmic like contact)을 형성해야 한다.
오믹성콘택을 형성하기 위해서는 활성영역의 어느 하나의 측벽(One sidewall)을 노출시키는 측벽콘택(side contact) 공정이 필요하다.
측벽콘택은 매립비트라인의 높이가 낮기 때문에 활성영역과 매립비트라인간의 연결을 위해 활성영역의 하부에서 어느 하나의 측벽에 형성되어야 한다.
그러나, 고집적화될수록 활성영역의 폭이 감소하고 깊이가 깊어짐에 따라 활성영역의 어느 하나의 측벽을 선택적으로 노출시키는 측벽콘택을 형성하는 공정이 어렵고, 아울러 측벽콘택을 형성한다고 하더라도 측벽콘택의 깊이를 균일하게 형성하는데 한계가 있다.
본 발명은 상기한 종래기술에 따른 문제점을 해결하기 위해 제안된 것으로서, 활성영역의 어느 하나의 측벽을 선택적으로 노출시키는 측벽콘택을 용이하게 형성할 수 있고 측벽콘택의 위치 및 깊이를 균일하게 형성할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 반도체기판을 식각하여 제1측벽과 제2측벽을 갖는 복수의 활성영역을 형성하는 단계; 상기 제1측벽과 제2측벽 상에 절연막을 형성하는 단계; 상기 활성영역 사이를 일부 매립하는 식각정지막을 형성하는 단계; 상기 제1측벽과 제2측벽 중 어느 하나의 측벽에 형성된 절연막을 노출시키는 리세스를 형성하는 단계; 상기 절연막을 선택적으로 제거하여 상기 어느 하나의 측벽 일부를 노출시키는 측벽콘택을 형성하는 단계; 및 상기 측벽콘택에 의해 노출되어 있는 상기 활성영역의 어느 하나의 측벽 내에 접합영역을 형성하는 단계를 포함하는 것을 특징으로 한다.
또한, 본 발명의 반도체장치 제조 방법은 하드마스크막패턴을 식각배리어로 반도체기판을 식각하여 제1측벽과 제2측벽을 갖는 복수의 활성영역을 형성하는 단계; 상기 제1측벽과 제2측벽 상에 절연막을 형성하는 단계; 상기 활성영역 사이를 일부 매립하는 식각정지막을 형성하는 단계; 상기 식각정지막 상부를 갭필하는 희생막을 형성하는 단계; 상기 희생막을 부분 식각하여 제1리세스를 제공하는 희생막 패턴을 형성하는 단계; 상기 제1리세스를 매립하는 식각장벽막을 형성하는 단계; 상기 희생막패턴을 제거하여 상기 제1측벽과 제2측벽 중 어느 하나의 측벽에 형성된 절연막을 노출시키는 제2리세스를 형성하는 단계; 및 상기 절연막을 선택적으로 제거하여 상기 어느 하나의 측벽 일부를 노출시키는 측벽콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 식각정지막, 자기정렬식각 및 다마신 공정을 이용하여 깊이 균일도가 우수한 리세스를 형성하므로써 활성영역의 어느 하나의 측벽을 선택적으로 노출시키는 측벽콘택의 위치 및 깊이를 균일하게 형성할 수 있는 효과가 있다.
이에 따라 측벽콘택에 의해 노출된 활성영역의 어느 하나의 측벽 내에 형성되는 접합영역을 균일한 깊이 및 도즈로 형성할 수 있는 효과가 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2a 내지 도 2o는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a에 도시된 바와 같이, 반도체기판(21) 상에 패드산화막패턴(22)과 제1하드마스크막패턴(23)이 적층된 패턴을 형성한다. 반도체기판(21)은 실리콘기판(Silicon substrate)을 포함한다. 제1하드마스크막패턴(23)은 산화막(Oxide) 또는 질화막(Nitride)을 포함하거나, 질화막과 산화막이 적층된 적층 구조일 수 있다. 예를 들어, 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다.
이어서, 제1하드마스크막패턴(23)과 패드산화막패턴(22)은 제1감광막패턴(24)을 이용한 식각공정에 의해 형성한다. 제1감광막패턴(24)은 라인 형태(Line type)로 패터닝되어 있고, BBL 마스크(Buried BitLine Mask)라고도 일컫는다.
제1하드마스크막패턴(23)은 제1감광막패턴(24)의 형태가 전사되므로, 라인 형태로 패터닝된다.
도 2b에 도시된 바와 같이, 제1감광막패턴을 스트립한 후에 제1하드마스크막패턴(23)을 식각배리어로 하여 트렌치 식각(Trench etch)을 진행한다. 즉, 제1하드마스크막패턴(23)을 식각배리어로 반도체기판(21)을 일정 깊이 식각하여 트렌치(25)를 형성한다. 트렌치(25)에 의해 복수의 활성영역(201)이 형성되고, 각 활성영역(201)은 트렌치(25)에 의해 분리된다.
이와 같은 트렌치 식각 공정을 'BBL(Buried BitLine) 트렌치 식각'이라고 약칭할 수 있다.
트렌치(24)또한 제1감광막패턴의 형태가 전사된 제1하드마스크막패턴(23)에 의해 형성되므로 라인 형태로 패터닝된다.
트렌치 식각은 비등방성식각(Anisotropic)을 이용한다. 반도체기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 이용할 수 있다.
활성영역(201)또한 제1감광막패턴의 형태가 전사된 제1하드마스크막패턴(23)에 의해 형성되므로 라인 형태로 패터닝된다. 이에 따라, 활성영역(201)은 라인 형태의 필라(Line type Pillar)이며, 이웃하는 활성영역(201)들은 라인형태의 트렌치(25)에 의해 분리된다.
상술한 트렌치 식각 공정에 의해 트렌치(25)에 의해 서로 분리되며 어느 한 방향으로 연장되는 복수의 활성영역(201)이 반도체기판(21A) 상에 구축된다. 활성영역(201)은 제1측벽(First sidewall, S1)과 제2측벽(Second sidewall, S2)을 갖는다.
도 2c에 도시된 바와 같이, 활성영역(201)의 양 측벽을 덮는 절연막을 형성한다. 여기서, 절연막은 라이너산화막(Liner oxide, 26)과 제1라이너질화막(27)을 순차적으로 형성한다. 라이너산화막(26)은 측벽산화(Wall oxidation) 공정을 이용하여 형성할 수 있고, 제1라이너질화막(27)은 DCS(Dichlorosilane)와 NH3의 분위기에서 600∼800℃의 온도와 0.1∼6Torr의 압력하에서 형성할 수 있다.
이어서, 제1라이너질화막(27) 상에 활성영역(201) 사이의 트렌치(25)를 갭필하는 제1언도우프드폴리실리콘막(Undoped polysilicon, 28)을 형성한다. 여기서, 제1언도우프드폴리실리콘막(28)은 후속 리세스 식각시 식각정지(Etch stop) 역할을 하는 물질이다.
도 2d에 도시된 바와 같이, 제1언도우프드폴리실리콘막(28)에 대해 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 및 에치백(Etchback)을 순차적으로 진행한다. 이에 따라, 제1언도우프드폴리실리콘막패턴(28A)이 형성된다. 이하, 제1언도우프드폴리실리콘막패턴(28A)을 '식각정지막(Etch stop layer, 28A)'이라 한다. 화학적기계적연마(CMP)를 이용하여 평탄화할 때, 식각정지막(28A)으로 사용된 물질이 언도우프드폴리실리콘막이므로, 질화막 재질인 제1하드마스크막패턴(23)과의 고선택비를 이용하는 슬러리를 적용한다. 에치백 공정은 식각정지막(28A)이 언도우프드 폴리실리콘막이므로, HBr, SF6, Cl2 계열의 화합물을 이용하며, 추가로 O2, N2, He, Ar 등을 첨가할 수 있다. 또한, 에치백후 남아있는 잔류물을 제거하기 위해서 NH4OH, H2SO4 또는 H2O2를 이용하여 습식세정을 진행할 수 있다.
이와 같이, 화학적기계적연마 및 에치백을 순차적으로 진행하면, 식각정지막(28A)이 제1높이(H1)를 갖고 활성영역(201) 사이에 형성된다. 여기서, 제1높이(H1)란 활성영역(201)의 측벽들에 형성된 제1라이너질화막(27A)의 일부를 제2높이(H2)로 노출시키는 높이를 의미한다. 제1높이(H1)는 제2높이(H2)보다 더 작은 높이일 수 있다. 제1라이너질화막(27A)은 화학적기계적연마시에 제1하드마스크막패턴(23)의 상부에서 제거되어 잔류한다.
이와 같이 식각정지막(28A)을 형성하므로써 후속 측벽콘택의 깊이를 미리 보 상할 수 있다.
도 2e에 도시된 바와 같이, 식각정지막(28A)의 상부를 갭필할때까지 반도체기판(21A)의 전면에 희생막(29)을 형성한다. 이후, 희생막(29)에 대해 제1하드마스크막패턴(23)의 표면을 노출시킬때까지 화학적기계적연마(CMP)를 진행하여 평탄화한다.
이에 따라, 희생막(29)은 활성영역(201) 사이에서 식각정지막(28A)의 상부를 갭필하는 형태를 갖고 잔류한다. 희생막(29)은 산화막을 포함하며, 활성영역(201)의 종횡비(Aspect ratio)가 높기 때문에 스핀온코팅법(Spin on coating)을 이용하여 산화막을 형성할 수 있다.
도 2f에 도시된 바와 같이, 희생막(29)을 포함한 전면에 제2하드마스크막(30)을 형성한 후, 감광막을 이용하여 제2감광막패턴(31)을 형성한다. 제2하드마스크막(30)은 카본막(Carbon layer)을 포함할 수 있다. 제2감광막패턴(31)은 후속 식각공정에서 활성영역(201)의 어느 하나의 측벽(one sidewall)을 노출시키기 위한 마스크로 사용된다. 이와 같이 활성영역의 어느 하나의 측벽을 노출시키는 마스크를 OSC 마스크(One Sidewall Contact Mask; OSC Mask)라 약칭한다.
도 2g에 도시된 바와 같이, 제2감광막패턴(31)을 식각배리어로 제2하드마스크막(30)을 식각하여 제2하드마스크막패턴(30A)을 형성한다. 연속해서 제2하드마스크막패턴(30A)을 식각배리어로 하여 희생막(29)을 식각한다.
위와 같이 희생막(29)을 식각하므로써 활성영역(201)의 어느 하나의 측벽, 예컨대, 제2측벽(S2)에 형성되어 있는 제1라이너질화막(27A)을 노출시키는 제1리세 스(First recess, R1)를 형성한다. 제1리세스(R1)는 제1라이너질화막(27A), 식각정지막(28A) 및 희생막패턴(29A)에 의해 만들어진다. 부연 설명하면, 제1리세스(R1)는 제1측벽, 제2측벽 및 바닥면을 갖고, 제1리세스(R1)의 제1측벽은 제1라이너질화막(27A)이 제공하고, 제1리세스(R2)의 제2측벽은 희생막패턴(29A)이 제공하며, 제1리세스(R1)의 바닥면은 식각정지막(28A)이 제공한다.
제1리세스(R1)를 형성하기 위한 식각공정은 건식식각(Dry etch)을 이용하며, 특히 희생막(29)이 산화막이고, 제1하드마스크막패턴(23) 및 제1라이너질화막(27A)이 질화막이므로 자기정렬식각(Self aligned etch)이 가능하다. 또한, 식각정지막(28A)이 언도우프드폴리실리콘막이므로, 자기정렬식각은 식각정지막(28A)의 표면에서 정지시킬 수 있다. 제1리세스(R1)를 형성하기 위한 식각공정은 희생막(29)이 산화막이므로 불화탄소 계열의 가스(CxFy 또는 CxHyFz)를 이용한 플라즈마식각을 이용할 수 있다. 또한, O2, N2, He 또는 Ar 가스 등의 첨가가스를 더 첨가하여 제1리세스(R1)의 식각프로파일을 수직프로파일로 얻는다. 식각 프로파일은 후속 제2리세스의 프로파일에 영향을 미치므로 바람직하게 수직프로파일로 형성되는 것이 좋다. 건식식각후 남아있는 잔류물을 제거하기 위해서 스트립공정 및 습식식각을 진행할 수 있다. 스트립공정은 마이크로웨이브(Microware)를 이용한 플라즈마를 적용하며, N2/O2/H2의 혼합가스를 이용한다. 습식식각은 NH4OH, H2SO4 또는 H2O2를 이용할 수 있다.
상술한 바와 같이, 식각정지막(28A)에서 식각이 정지하도록 자기정렬식각을 진행하면, 식각정지막(28A)에서 식각을 정지시킬때까지 충분히 식각을 진행할 수 있으므로 제1리세스(R1)의 깊이(D1)를 균일하게 형성할 수 있다.
도 2h에 도시된 바와 같이, 세정 공정을 진행한다. 이후, 제2하드마스크막패턴(31A)을 제거한다.
이어서, 제2언도우프드폴리실리콘막을 이용하여 제1리세스를 갭필한 후, 화학적기계적연마(CMP)를 이용하여 평탄화한다. 화학적기계적연마(CMP)는 제1하드마스크막패턴(23A)과의 고선택비를 이용하는 슬러리를 이용한다. 또한, 화학적기계적연마후 잔류하는 부산물을 제거하기 위하여 NH4OH, H2SO4 또는 H2O2를 이용한 습식식각을 진행할 수 있다.
이에 따라, 제1리세스를 갭필하는 제2언도우프드폴리실리콘막(32)이 형성된다. 이하, 제2언도우프드폴리실리콘막(32)을 '식각장벽막(32)'이라 약칭한다. 식각장벽막(32)은 식각정지막(28A)과 동일하게 언도우프드폴리실리콘막으로 형성된다. 식각장벽막(32)은 후속 희생막패턴(29A)을 제거할 때 식각장벽 역할을 한다.
도 2i에 도시된 바와 같이, 습식세정을 통해 희생막패턴(29A)을 제거한다. 이에 따라, 제2리세스(R2)가 형성된다.
위와 같이 희생막패턴(29A)을 제거하므로써 활성영역(201)의 어느 하나의 측벽, 예컨대, 제1측벽(S1)에 형성되어 있는 제1라이너질화막(27A)을 노출시키는 제2리세스(Second recess, R2)를 형성한다. 제2리세스(R2)는 제1라이너질화막(27A), 식각정지막(28A) 및 식각장벽막(32)에 의해 만들어진다. 부연 설명하면, 제2리세 스(R2)는 제1측벽, 제2측벽 및 바닥면을 갖고, 제2리세스(R2)의 제1측벽은 제1라이너질화막(27A)이 제공하고, 제2리세스(R2)의 제2측벽은 식각장벽막(32)이 제공하며, 제2리세스의 바닥면은 식각정지막(28A)이 제공한다.
희생막패턴(29A)을 제거하는 습식세정은 희생막패턴(29A)이 산화막이므로, 불산(HF) 또는 BOE(Buffered Oxide Etchant) 등의 불산(HF) 계열의 습식세정을 이용한다. 습식세정시, 언도우프드폴리실리콘막으로 형성된 식각정지막(28A)과 식각장벽막(32)은 제거되지 않는다. 즉, 희생막패턴 제거시 식각장벽막(32)과 식각정지막(28A)은 식각장벽 역할을 한다.
상술한 바와 같이, 희생막패턴(29A)이 제거된 제2리세스(R2)의 폭은 일정하지 않을 수 있으나 깊이(D2)는 균일하게 형성할 수 있다. 제2리세스(R2)의 깊이(D2)는 도 2g의 제1리세스(R1)의 깊이(D1)와 동일하다. 균일한 깊이(D2)는 다마신 공정을 이용하므로써 얻을 수 있고, 특히 식각정지막(28A)에서 식각이 정지하도록 충분히 식각을 진행할 수 있기 때문에 바닥면을 깨끗하게 유지할 수 있다.
다마신 공정이란, 희생막패턴(29A) 형성, 제1리세스(R1) 형성, 식각장벽막(32) 형성, 희생막패턴(29A)을 제거하여 제2리세스(R2)를 형성하는 공정을 일컫는다.
도 2j에 도시된 바와 같이, 제2리세스에 의해 노출된 제1라이너질화막을 세정공정을 통해 제거한다. 이때, 식각정지막(28A) 및 식각장벽막(32)에 의해 노출되지 않은 부분을 제외한 나머지 제1라이너질화막이 제거된다. 이에 따라, 잔류하는 제1라이너질화막(27B)은 식각정지막(28A) 및 식각장벽막(32)과 접촉하는 형태로만 잔류한다. 활성영역(201)의 양 측벽에 라이너산화막(26)을 잔류시키기 위해 제1라이너질화막을 제거할 때 습식세정을 적용하거나 언도우프드폴리실리콘막에 대해 선택비를 갖는 건식세정을 적용할 수 있다.
이와 같이, 제1라이너질화막을 일부 제거하면, 제2리세스는 폭이 확장된다. 폭이 확장된 제2리세스(R20)은 제1라이너질화막의 두께만큼 더 확장된다.
도 2k에 도시된 바와 같이, 식각정지막과 식각장벽막을 제거한 이후에, 전면에 제3언도우프드폴리실리콘막(33)을 갭필한다.
도 2l에 도시된 바와 같이, 화학적기계적연마(CMP) 등의 방법을 이용하여 하드마스크질화막(23)의 표면이 노출될때까지 제3언도우프드폴리실리콘막을 평탄화하고, 연속해서 일정 높이가 잔류하도록 에치백한다. 그 결과, 제3언도우프드폴리실리콘막패턴(33A)이 일정 높이를 갖고 잔류하며, 특히 제3언도우프드폴리실리콘막패턴(33A)의 잔류 높이 중 라이너산화막(26)과 접촉하는 높이는 후속의 측벽콘택의 높이를 한정하게 된다.
도 2m에 도시된 바와 같이, 전면에 제2라이너질화막(34)을 형성한 후, 제3언도우프드폴리실리콘막패턴(33A)의 표면이 노출되도록 선택적으로 식각한다.
이에 따라, 제3언도우프드폴리실리콘막패턴(33A)이 없는 활성영역(201)의 제1측벽(S1) 상에는 라이너산화막(26)과 제2라이너질화막(34)의 이중 절연막 구조가 형성된다. 제3언도우프드폴리실리콘막패턴(33A)이 없는 활성영역의 제2측벽(S2) 상에는 라이너산화막(26), 제1라이너질화막(27B) 및 제2라이너질화막(34)의 삼중 절연막 구조가 형성된다. 측벽콘택이 형성될 지역에서는 활성영역(201)과 제3언도우 프드폴리실리콘막패턴(33A) 사이에 라이너산화막(26)만 존재한다.
제3언도우프드폴리실리콘막패턴(33A)은 제2라이너질화막(34)을 에치백할때 식각장벽 역할을 한다.
도 2n에 도시된 바와 같이, 제3언도우프드폴리실리콘막패턴을 제거한다. 이에 따라, 활성영역(201)의 제1측벽(S1) 옆에 오프닝(Line type opening, 35)이 개방된다. 오프닝(35)은 라인형태이다.
여기서, 오프닝(45)은 제1라이너질화막(27B)과 제2라이너질화막(34) 사이에서 라이너산화막(26)과 접촉하고 있던 제3언도우프드폴리실리콘막패턴이 제거된 공간이다.
도 2o에 도시된 바와 같이, 오프닝(35)에 의해 노출되어 있는 라이너산화막(26)을 선택적으로 제거한다. 이에 따라, 활성영역(201)의 어느 하나의 측벽, 즉제1측벽(S1) 일부를 노출시키는 측벽콘택(Side contact, 36)이 형성된다. 측벽콘택(36)은 라인형태이다. 측벽콘택(36)을 형성하기 위해 라이너산화막(26)은 세정을 통해 제거될 수 있다. 예를 들어, HF, BOE 등을 이용하여 습식세정하면 주변의 라이너질화막들을 손상시키지 않고 라이너산화막을 선택적으로 제거할 수 있다. 측벽콘택(36) 형성후에 라이너산화막(26A)은 활성영역(201)의 제1측벽(S1) 일부를 노출시키는 형태가 된다.
도 3은 도 2o에 따른 반도체장치의 사시도로서, 측벽콘택(36)은 활성영역(201)의 제1측벽(S1) 일부를 노출시키는 라인 형태이다.
상술한 바에 따르면, 본 발명은 활성영역(201)의 양 측벽 중 어느 하나의 측 벽, 즉 제1측벽(S1)을 노출시키는 측벽콘택(36)을 형성하고 있다.
측벽콘택(36)을 형성하기 위해 희생막패턴(29A) 형성 공정, 제1리세스(R1) 형성 공정, 식각장벽막(32) 형성 공정, 제2리세스(R2) 형성 공정의 순서를 이용하고 있다. 이와 같이 제1리세스(R1)에 식각장벽막(32)을 매립한후 희생막패턴(29A)을 제거하여 제2리세스(R2)를 형성하는 공정은 다마신 공정(Damascene process)이 된다. 아울러, 제1리세스(R1)를 형성하는 과정이 자기정렬식각을 이용하므로 '자기정렬된 다마신 공정(Self aligned damascene process)'이라 할 수 있다.
위와 같이 자기정렬된 다마신 공정을 이용하여 제2리세스(R2)를 형성하면 제2리세스(R2)의 깊이를 균일하게 형성할 수 있다. 이에 따라 후속 측벽콘택(36)이 형성되는 위치 및 깊이를 균일하게 형성할 수 있다.
한편, 본 발명의 비교예로서, 제2리세스(R2)와 같은 형상을 형성하기 위해 언도우프드 폴리실리콘막을 증착한 후 마스크 및 식각 공정을 진행할 수도 있다.
도 4는 본 발명의 비교예에 따른 반도체장치를 도시한 도면이다.
도 4를 참조하면, 비교예에서는 활성영역(201) 사이를 갭필하는 언도우프드폴리실리콘막(301)을 형성한 후에, 마스크(302) 및 식각 공정을 통해 언도우프드폴리실리콘막(301)을 식각하므로써 제2리세스(R31, R32, R33)를 형성할 수 있다. 여기서, 식각공정은 통상적인 건식식각을 포함한다.
그러나, 비교예에서 적용하는 건식식각에 의해서는 마스크(302) 공정시 오버레이(Overlay) 문제로 인해 제2리세스가 형성되지 않거나, 형성되더라도 도면부호 R31, R32, R33과 같이 제2리세스의 깊이가 균일하지 않게 형성되는 문제가 있다. 이와 같이 제2리세스의 깊이가 불균일하면 후속 측벽콘택의 위치가 불균일해진다. 또한, 비교예에서는 건식식각시 식각을 정지시키는 식각정지막이 존재하지 않기 때문에 제2리세스의 깊이를 균일하게 형성하기 어려울뿐만 아니라 제2리세스의 프로파일을 수직으로 얻기가 어렵다.
본 발명의 실시예에 따른 측벽콘택(36)에 의해 노출된 활성영역(201)의 제1측벽(S1) 내에는 후속 공정에 의해 접합영역(Junction)이 형성되고, 측벽콘택(36)은 접합영역과 매립비트라인이 접촉하는 지역이다. 측벽콘택(36)에는 금속실리사이드(Metal silicide)가 매립되어 접합영역과 매립비트라인간의 오믹성콘택(Ohmic like contact)을 형성한다.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 접합영역을 형성하는 일예를 도시한 도면이다.
도 2o까지 진행하여 측벽콘택(36)을 형성한 후에, 도 5a에 도시된 바와 같이, 리세스를 갭필하는 도펀트공급막(37)을 형성한다. 이때, 도펀트공급막(37)은 접합영역을 형성하기 위한 도펀트가 도핑되어 있다. 예를 들어, 도펀트공급막(37)은 절연막 또는 도우프드폴리실리콘막(Doped polysilicon)을 포함한다. 절연막은 유동성이 우수하고 도펀트가 일정 농도 이상 도핑된 PSG(Phophorous Silicate Glass)막을 포함할 수 있다. 유동성이 우수하면 보이드 없이 갭필(Void free gapfill)이 가능하며, 이에 따라 후속 접합영역의 도즈 균일도가 좋다. 도펀트공급막(37)에 도핑되어 있는 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다. 도펀트공급막(37)은 화학기상증착법(Chemical Vapor Deposition; CVD)을 이용하여 형성 할 수 있다.
이어서, 어닐을 실시한다. 이때, 도펀트공급막(37)에 도핑되어 있는 도펀트가 측벽콘택(36)에 의해 노출되어 있는 활성영역(201)의 제1측벽(S1) 내로 확산하여 접합영역(38)이 형성된다. 도펀트공급막(37)에 도핑된 도펀트가 N형 불순물이므로, 접합영역(38)은 N형 접합(N type junction)이 된다.
바람직하게, 어닐은 퍼니스(Furnace)에서 진행하며, 어닐 온도는 500∼1200℃로 한다.
이와 같이, 도펀트공급막(37) 형성 및 어닐을 통한 열확산(Thermal diffusion)에 의해 접합영역(38)을 형성하므로써 접합영역(38)의 깊이 및 도펀트의 농도 조절이 용이하다.
도 5b에 도시된 바와 같이, 도펀트공급막(37)을 제거한다. 이때, 도펀트공급막(37)은 습식 또는 건식식각으로 제거할 수 있다. 도펀트공급막(37)이 폴리실리콘막인 경우, 건식식각은 HBr, Cl2 계열의 화합물을 이용하며, 추가로 O2, N2, He, Ar 등을 첨가하여 프로파일을 수직하게 얻는다. 습식식각을 이용하는 경우는 질화막 및 산화막과 고선택비를 이용하는 세정액을 이용한다.
도 5c에 도시된 바와 같이, 배리어메탈(Barrier metal, 39)을 형성한 후 어닐을 진행하여 금속실리사이드(40)을 형성한다. 배리어메탈(39)은 티타늄막(Ti)과 티타늄질화막(TiN)을 적층하여 형성한다. 따라서, 금속실리사이드(40)는 티타늄실리사이드막(Ti-Silicide)을 포함할 수 있다. 금속실리사이드(40)는 티타늄실리사이 드외 니켈실리사이드와 같은 금속실리사이드를 포함할 수 있다. 금속실리사이드(40)는 매립비트라인과 접합영역(38)간 오믹성콘택을 형성해준다.
도 5d에 도시된 바와 같이, 배리어메탈(39) 상에 활성영역(201) 사이를 매립하도록 비트라인도전막을 증착한 후 금속실리사이드(40)에 접하는 높이까지 비트라인도전막을 에치백한다. 이에 따라, 금속실리사이드(40)을 통해 접합영역(38)에 연결되는 매립비트라인(41)이 형성된다. 여기서, 매립비트라인(41)은 활성영역(201)과 나란히 배열된다. 배리어메탈은 비트라인도전막의 에치백공정시 동시에 에치백되어 도면부호 '39A'와 같이 잔류할 수 있다. 매립비트라인(41)의 높이는 금속실리사이드(40)의 높이까지 조절한다. 매립비트라인(41) 중 금속실리사이드(40)에 연결되는 부분을 제외한 나머지 부분은 라이너산화막(26A)과 제1라이너질화막(27B)에 의해 반도체기판(21A)과 절연된다.
위와 같이, 매립비트라인(41)이 금속막으로 형성되므로 저항이 낮다. 또한, 하나의 접합영역(38)에 하나의 매립비트라인(41)만 연결되므로 고집적화가 유리하다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 3은 본 발명의 의한 형성된 반도체 소자의 단면도이고, 도 4는 도 3과의 비교를 위한 비교예의 반도체 소자의 단면도이다.
도 1은 종래기술에 따른 수직채널을 구비한 반도체장치를 도시한 도면.
도 2a 내지 도 2o는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도.
도 3은 도 2o에 따른 반도체장치의 사시도.
도 4는 본 발명의 비교예에 따른 반도체장치를 도시한 도면.
도 5a 내지 도 5d는 본 발명의 실시예에 따른 접합영역을 형성하는 일예를 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21, 21A : 반도체기판 23 : 제1하드마스크막패턴
25 : 트렌치 26, 26A : 라이너산화막
27, 27A, 27B : 제1라이너질화막 28, 28A : 식각정지막
29A : 희생막패턴 32 : 식각장벽막
34 : 제2라이너질화막 36 : 측벽콘택
201 : 활성영역 R1 : 제1리세스
R2 : 제2리세스

Claims (19)

  1. 반도체기판을 식각하여 제1측벽과 제2측벽을 갖는 복수의 활성영역을 형성하는 단계;
    상기 제1측벽과 제2측벽 상에 절연막을 형성하는 단계;
    상기 활성영역 사이를 일부 매립하는 식각정지막을 형성하는 단계;
    상기 제1측벽과 제2측벽 중 어느 하나의 측벽에 형성된 절연막을 노출시키는 리세스를 형성하는 단계;
    상기 절연막을 선택적으로 제거하여 상기 어느 하나의 측벽 일부를 노출시키는 측벽콘택을 형성하는 단계; 및
    상기 측벽콘택에 의해 노출되어 있는 상기 활성영역의 어느 하나의 측벽 내에 접합영역을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 리세스를 형성하는 단계는,
    상기 식각정지막 상에 희생막을 갭필하는 단계;
    상기 식각정지막에서 식각이 정지하도록 상기 희생막을 부분 식각하여 제1리세스를 형성하는 단계;
    상기 제1리세스를 매립하는 식각장벽막을 형성하는 단계; 및
    상기 희생막을 제거하여 상기 제1측벽과 제2측벽 중 어느 하나의 측벽에 형 성된 절연막을 노출시키는 제2리세스를 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  3. 제2항에 있어서,
    상기 희생막의 부분 식각은 자기정렬식각을 이용하여 진행하는 반도체장치 제조 방법.
  4. 제2항에 있어서,
    상기 희생막은 스핀온코팅법을 이용하여 갭필하는 반도체장치 제조 방법.
  5. 제2항에 있어서,
    상기 희생막은 산화막을 포함하고, 상기 식각정지막은 언도우프드폴리실리콘막을 포함하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 제1리세스를 형성하는 단계는,
    불화탄소계열의 가스를 이용한 건식식각 단계; 및
    스트립공정 및 습식식각을 순차적으로 진행하는 단계
    를 포함하는 반도체장치 제조 방법.
  7. 제6항에 있어서,
    상기 건식식각 단계는,
    O2, N2, He 또는 Ar 중에서 선택된 어느 하나의 첨가가스를 첨가하여 진행하는 반도체장치 제조 방법.
  8. 제5항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    불산(HF) 계열을 이용한 습식세정으로 진행하는 반도체장치 제조 방법.
  9. 제2항에 있어서,
    상기 식각정지막과 식각장벽막은 언도우프드 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 절연막을 형성하는 단계는,
    라이너산화막과 라이너질화막을 순차적으로 형성하는 반도체장치 제조 방법.
  11. 하드마스크막패턴을 식각배리어로 반도체기판을 식각하여 제1측벽과 제2측벽을 갖는 복수의 활성영역을 형성하는 단계;
    상기 제1측벽과 제2측벽 상에 절연막을 형성하는 단계;
    상기 활성영역 사이를 일부 매립하는 식각정지막을 형성하는 단계;
    상기 식각정지막 상부를 갭필하는 희생막을 형성하는 단계;
    상기 희생막을 부분 식각하여 제1리세스를 제공하는 희생막패턴을 형성하는 단계;
    상기 제1리세스를 매립하는 식각장벽막을 형성하는 단계;
    상기 희생막패턴을 제거하여 상기 제1측벽과 제2측벽 중 어느 하나의 측벽에 형성된 절연막을 노출시키는 제2리세스를 형성하는 단계; 및
    상기 절연막을 선택적으로 제거하여 상기 어느 하나의 측벽 일부를 노출시키는 측벽콘택을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  12. 제11항에 있어서,
    상기 제1리세스를 제공하는 희생막패턴을 형성하는 단계는,
    상기 하드마스크막패턴과 희생막간의 자기정렬식각을 이용하는 반도체장치 제조 방법.
  13. 제12항에 있어서,
    상기 희생막은 산화막을 포함하고, 상기 하드마스크막패턴은 질화막을 포함하는 반도체장치 제조 방법.
  14. 제13항에 있어서,
    상기 산화막은 스핀온코팅법을 이용하여 형성하는 반도체장치 제조 방법.
  15. 제13항에 있어서,
    상기 제1리세스를 제공하는 희생막패턴을 형성하는 단계는,
    불화탄소계열의 가스를 이용한 건식식각 단계; 및
    스트립공정 및 습식식각을 순차적으로 진행하는 단계
    를 포함하는 반도체장치 제조 방법.
  16. 제15항에 있어서,
    상기 건식식각 단계는,
    O2, N2, He 또는 Ar 중에서 선택된 어느 하나의 첨가가스를 첨가하여 진행하는 반도체장치 제조 방법.
  17. 제13항에 있어서,
    상기 제2리세스를 형성하는 단계는,
    불산(HF) 계열의 습식세정으로 진행하는 반도체장치 제조 방법.
  18. 제11항에 있어서,
    상기 식각정지막과 식각장벽막은 언도우프드 폴리실리콘막을 포함하는 반도체장치 제조 방법.
  19. 제11항에 있어서,
    상기 절연막을 형성하는 단계는,
    라이너산화막과 라이너질화막을 순차적으로 형성하는 반도체장치 제조 방법.
KR1020090117437A 2009-11-30 2009-11-30 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법 KR101096184B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020090117437A KR101096184B1 (ko) 2009-11-30 2009-11-30 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법
US12/777,572 US8354345B2 (en) 2009-11-30 2010-05-11 Method for forming side contact in semiconductor device through self-aligned damascene process
CN201010195653.1A CN102082117B (zh) 2009-11-30 2010-06-09 通过自对准镶嵌工艺在半导体器件中形成侧接触的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090117437A KR101096184B1 (ko) 2009-11-30 2009-11-30 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법

Publications (2)

Publication Number Publication Date
KR20110060750A KR20110060750A (ko) 2011-06-08
KR101096184B1 true KR101096184B1 (ko) 2011-12-22

Family

ID=44069220

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090117437A KR101096184B1 (ko) 2009-11-30 2009-11-30 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법

Country Status (3)

Country Link
US (1) US8354345B2 (ko)
KR (1) KR101096184B1 (ko)
CN (1) CN102082117B (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370340B1 (ko) * 1999-04-21 2003-02-05 유기용 담배 대용 조성물

Families Citing this family (14)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2011077185A (ja) * 2009-09-29 2011-04-14 Elpida Memory Inc 半導体装置の製造方法、半導体装置及びデータ処理システム
CN102881584B (zh) * 2011-07-12 2016-01-20 中芯国际集成电路制造(上海)有限公司 超低介电常数层的制作方法
KR20130065264A (ko) * 2011-12-09 2013-06-19 에스케이하이닉스 주식회사 매립비트라인 형성 방법, 매립비트라인를 구비한 반도체장치 및 제조 방법
KR20130103973A (ko) * 2012-03-12 2013-09-25 에스케이하이닉스 주식회사 반도체 소자 및 그 제조 방법
US10840150B2 (en) * 2017-01-10 2020-11-17 Samsung Electronics Co., Ltd. Semiconductor device and method for manufacturing the same
CN110690112B (zh) * 2018-07-05 2024-06-21 长鑫存储技术有限公司 利用反向间距加倍工艺形成表面平坦化结构及方法
KR102607331B1 (ko) * 2018-07-13 2023-11-29 에스케이하이닉스 주식회사 고종횡비 구조를 위한 갭필 방법 및 그를 이용한 반도체장치 제조 방법
CN111540738B (zh) * 2020-05-08 2022-06-17 福建省晋华集成电路有限公司 存储器及其形成方法
CN111653568B (zh) * 2020-06-01 2023-02-03 中国科学院微电子研究所 一种半导体结构及其制造方法、dram和半导体芯片
US11824099B2 (en) * 2020-06-15 2023-11-21 Taiwan Semiconductor Manufacturing Co., Ltd. Source/drains in semiconductor devices and methods of forming thereof
CN113506776B (zh) * 2021-07-12 2023-09-26 长鑫存储技术有限公司 半导体结构的制作方法
CN113658918B (zh) * 2021-08-17 2023-05-23 福建省晋华集成电路有限公司 半导体器件的制备方法及半导体器件
EP4287241A4 (en) 2022-04-18 2023-12-27 Changxin Memory Technologies, Inc. SEMICONDUCTOR STRUCTURE AND PRODUCTION PROCESS THEREOF
CN116959984A (zh) * 2022-04-18 2023-10-27 长鑫存储技术有限公司 半导体结构及其制备方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100398304B1 (ko) * 1998-12-28 2003-09-19 닛본 덴끼 가부시끼가이샤 반도체 장치의 제조 방법

Family Cites Families (18)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH07130871A (ja) * 1993-06-28 1995-05-19 Toshiba Corp 半導体記憶装置
US6573137B1 (en) * 2000-06-23 2003-06-03 International Business Machines Corporation Single sided buried strap
US6339241B1 (en) * 2000-06-23 2002-01-15 International Business Machines Corporation Structure and process for 6F2 trench capacitor DRAM cell with vertical MOSFET and 3F bitline pitch
DE10038728A1 (de) * 2000-07-31 2002-02-21 Infineon Technologies Ag Halbleiterspeicher-Zellenanordnung und Verfahren zu deren Herstellung
US6566219B2 (en) * 2000-09-22 2003-05-20 Infineon Technologies Ag Method of forming a self aligned trench in a semiconductor using a patterned sacrificial layer for defining the trench opening
US6621112B2 (en) * 2000-12-06 2003-09-16 Infineon Technologies Ag DRAM with vertical transistor and trench capacitor memory cells and methods of fabrication
US7015145B2 (en) * 2001-01-08 2006-03-21 Infineon Technologies Ag Self-aligned collar and strap formation for semiconductor devices
US6809368B2 (en) * 2001-04-11 2004-10-26 International Business Machines Corporation TTO nitride liner for improved collar protection and TTO reliability
TWI225689B (en) * 2003-12-05 2004-12-21 Nanya Technology Corp Method for forming a self-aligned buried strap in a vertical memory cell
TWI235426B (en) * 2004-01-28 2005-07-01 Nanya Technology Corp Method for manufacturing single-sided buried strap
US7285812B2 (en) * 2004-09-02 2007-10-23 Micron Technology, Inc. Vertical transistors
US7355230B2 (en) * 2004-11-30 2008-04-08 Infineon Technologies Ag Transistor array for semiconductor memory devices and method for fabricating a vertical channel transistor array
US8138538B2 (en) * 2008-10-10 2012-03-20 Qimonda Ag Interconnect structure for semiconductor devices
TWI440190B (zh) * 2009-09-11 2014-06-01 Inotera Memories Inc 堆疊式隨機動態存取記憶體之雙面電容之製造方法
KR101164955B1 (ko) * 2009-09-30 2012-07-12 에스케이하이닉스 주식회사 단일 측벽 콘택을 갖는 반도체장치 및 제조 방법
KR101096223B1 (ko) * 2009-10-30 2011-12-22 주식회사 하이닉스반도체 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 제조 방법
KR101096164B1 (ko) * 2009-11-30 2011-12-22 주식회사 하이닉스반도체 이중 트렌치 공정을 이용한 반도체장치의 측벽콘택 제조 방법
KR101164953B1 (ko) * 2009-12-22 2012-07-12 에스케이하이닉스 주식회사 반도체 장치 제조 방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100398304B1 (ko) * 1998-12-28 2003-09-19 닛본 덴끼 가부시끼가이샤 반도체 장치의 제조 방법

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100370340B1 (ko) * 1999-04-21 2003-02-05 유기용 담배 대용 조성물

Also Published As

Publication number Publication date
CN102082117B (zh) 2015-02-11
KR20110060750A (ko) 2011-06-08
US20110130004A1 (en) 2011-06-02
CN102082117A (zh) 2011-06-01
US8354345B2 (en) 2013-01-15

Similar Documents

Publication Publication Date Title
KR101096184B1 (ko) 자기정렬된 다마신공정을 이용한 반도체장치의 측벽콘택 제조 방법
KR101096164B1 (ko) 이중 트렌치 공정을 이용한 반도체장치의 측벽콘택 제조 방법
KR101116354B1 (ko) 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 및 그제조 방법
KR101075492B1 (ko) 수직트랜지스터를 구비한 반도체장치 및 그 제조 방법
KR101096976B1 (ko) 반도체 소자 및 그 형성방법
KR101096223B1 (ko) 단일측벽콘택에 연결된 매립비트라인을 갖는 반도체장치 제조 방법
US8129244B2 (en) Method for fabricating semiconductor device
US20130011987A1 (en) Method for fabricating semiconductor device with vertical gate
KR20130004809A (ko) 매립비트라인을 구비한 반도체장치 및 그 제조 방법
KR101096167B1 (ko) 매립워드라인을 구비한 반도체장치 제조 방법
KR20120131048A (ko) 측벽오픈부를 갖는 반도체장치 제조 방법
KR20120068523A (ko) 반도체장치 제조 방법
KR20120057141A (ko) 반도체장치의 측벽콘택 형성 방법
KR101116335B1 (ko) 매립비트라인을 구비한 반도체 장치 및 그 제조 방법
US8742548B2 (en) Semiconductor device with one-side contact and fabrication method thereof
KR20090025778A (ko) 반도체 소자의 콘택홀 형성 방법
KR20130023767A (ko) 싱글사이드콘택을 이용한 반도체장치 제조 방법
KR101025739B1 (ko) 넥프리 수직게이트를 구비한 반도체장치 제조 방법
KR101060767B1 (ko) 반도체장치의 접합 형성 방법
KR20130022337A (ko) 싱글사이드콘택을 이용한 반도체장치 제조 방법
KR20120004086A (ko) 반도체장치의 측벽콘택 형성 방법
KR20110047837A (ko) 반도체장치의 단일측벽콘택 형성 방법
KR20040057391A (ko) 반도체소자 제조방법
KR20140026760A (ko) 매립게이트를 구비한 반도체장치 및 그 제조 방법
KR20100110576A (ko) 반도체 소자 및 그의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E902 Notification of reason for refusal
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141126

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151120

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161125

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171124

Year of fee payment: 7

FPAY Annual fee payment

Payment date: 20181126

Year of fee payment: 8