KR101116335B1 - 매립비트라인을 구비한 반도체 장치 및 그 제조 방법 - Google Patents
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Abstract
본 발명은 매립비트라인과 연결되는 접합을 원하는 위치에 형성할 수 있고, 접합의 깊이 및 도즈제어가 용이한 반도체 장치 및 그 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체 장치 제조 방법은 기판을 식각하여 양측벽을 갖는 활성영역을 형성하는 단계; 상기 활성영역의 어느 하나의 측벽 일부를 선택적으로 노출시키는 콘택영역을 갖는 절연막을 형성하는 단계; 상기 콘택영역에 의해 노출된 상기 활성영역의 어느 하나의 측벽 일부를 식각하여 측면방향으로 확장된 리세스를 형성하는 단계; 상기 리세스를 매립하는 접합을 형성하는 단계; 및 상기 접합과 연결되는 매립비트라인을 형성하는 단계를 포함하고, 상술한 본 발명은 리세스와 선택적 에피택셜 성장법을 이용하여 접합을 형성하므로써 접합의 깊이 및 도즈를 보다 효율적으로 제어할 수 있고, 공정 단순화의 효과를 얻을 수 있다.
매립비트라인, 활성영역, 측벽콘택, 접합, 선택적에피택셜성장
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 매립비트라인을 구비한 반도체 장치 및 그 제조 방법에 관한 것이다.
메모리장치의 고집적화를 위해 수직 채널 트랜지스터(Vertical channel transistor)가 개발되고 있다. 수직채널트랜지스터는 기판 표면 상에서 수직방향으로 연장된 필라 형태(Pillar type)의 활성영역(Active region) 내에서 채널(Channel)이 수직방향으로 형성되는 트랜지스터이다. 수직 방향의 채널은 활성영역을 에워싸는 수직게이트(Vertical Gate; VG)에 의해 형성된다.
잘 알려진 바와 같이, 수직채널 트랜지스터를 구비한 메모리장치의 셀(Cell)은 비트라인을 기판 내에 매립하여 형성하고 있다. 이를 '매립비트라인(Buried Bitline; BBL)'이라고 일컫는다. 매립비트라인(BBL)은 이온주입(Implantation)을 이용하여 주로 형성하였다. 최근에 금속막(Metal layer)을 이용하여 매립비트라 인(BBL)을 형성하므로써 저항을 감소시키고 있다. 이에 따라, 매립비트라인(BBL)과 접합(Junction)간의 오믹콘택(Ohmic contact)이 필요하다. 접합은 활성영역 내에 형성된 소스영역(Source region) 및 드레인영역(Drain region)이다.
도 1a는 종래기술에 따른 반도체 장치를 도시한 도면이다.
도 1a에 도시된 바와 같이, 기판(11) 상에 필라 형태의 활성영역(12)이 수직 방향으로 연장된다. 활성영역(12)은 접합(13)을 포함한다. 이웃하는 활성영역(12)은 트렌치(14)에 의해 분리된다. 매립비트라인(15)은 트렌치(14) 내부를 일부 매립한다. 매립비트라인(15)과 접합(13)간의 오믹콘택을 위해 측벽콘택(Side contact, 16)이 형성된다. 측벽콘택(16)은 활성영역(11)의 어느 하나의 측벽 일부에 형성된 OSC(One-Side-Contact) 구조이다. 활성영역(12)의 다른 하나의 측벽과 매립비트라인(15)은 절연막(17)에 의해 절연된다.
활성영역(12)은 큰 종횡비(high aspect ratio)를 갖고 형성된다. 이에 따라, 일반적인 이온주입(Implantation)으로는 활성영역(12) 내에 접합(13)을 형성하기가 용이하지 않다.
도 1b는 이온주입을 이용한 접합 형성 방법을 설명하기 위한 도면이다.
도 1b를 참조하면, 하드마스크막(18)을 이용한 기판(11)의 식각 공정에 의해 활성영역(12)을 형성한다. 이후, 활성영역(12)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 절연막(19)을 형성한다.
이와 같이, 절연막(19)을 형성한 이후에 활성영역(12)의 어느 하나의 측벽 일부에 이온주입을 이용하여 접합(13)을 형성한다.
그러나, 활성영역(12)의 높이가 높고 활성영역(12)간의 간격이 좁기 때문에, 틸트 이온주입(Tilt implantation, 도면부호 '20' 참조)을 적용할 수 밖에 없다. 또한, 틸트 이온주입(20)은 틸트 각도(Tilt angle)가 필요하며, 이에 따라 새도우효과(Shadow effect)가 발생된다. 예를 들어, 틸트 각도를 크게 하는 경우(도면부호 '20A' 참조)에는 이웃하는 활성영역(12) 및 하드마스크막(18)에 의한 새도우효과(도면부호 '20B' 참조)에 의해 원하는 위치에 접합(13)이 형성되지 않고 아랫쪽으로 치우쳐 접합(13A)이 형성된다.
본 발명은 매립비트라인과 연결되는 접합을 원하는 위치에 형성할 수 있고, 접합의 깊이 및 도즈제어가 용이한 반도체 장치 및 그 제조 방법을 제공하는데 있다.
상기 목적을 달성하기 위한 본 발명의 반도체 장치 제조 방법은 기판을 식각하여 양측벽을 갖는 활성영역을 형성하는 단계; 상기 활성영역의 어느 하나의 측벽 일부를 선택적으로 노출시키는 콘택영역을 갖는 절연막을 형성하는 단계; 상기 콘택영역에 의해 노출된 상기 활성영역의 어느 하나의 측벽 일부를 식각하여 측면방향으로 확장된 리세스를 형성하는 단계; 상기 리세스를 매립하는 접합을 형성하는 단계; 및 상기 접합과 연결되는 매립비트라인을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 접합을 형성하는 단계는 선택적에피택셜성장법(SEG)을 이용하여 진행하는 것을 특징으로 한다.
그리고, 본 발명의 반도체 장치는 기판 상에 형성되고 양측벽을 갖는 활성영역; 상기 활성영역의 어느 하나의 측벽 일부에 측면방향으로 확장되어 형성된 리세스; 상기 리세스를 매립하는 접합; 및 상기 접합과 전기적으로 연결된 매립비트라인을 포함하는 것을 특징으로 하고, 상기 접합과 매립비트라인 사이에 형성된 측벽콘택을 더 포함한다.
상술한 본 발명은 리세스와 선택적 에피택셜 성장법을 이용하여 접합을 형성하므로써 접합의 깊이 및 도즈를 보다 효율적으로 제어할 수 있고, 공정 단순화의 효과를 얻을 수 있다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 2는 본 발명의 실시예에 따른 반도체 장치를 도시한 도면이다.
도 2에 도시된 바와 같이, 기판(21A) 상에 복수의 활성영역(24)이 형성된다. 활성영역(24)들은 트렌치(25)에 의해 분리된다. 활성영역(24)은 적어도 2개의 측벽을 갖는다. 활성영역(24)의 상부에는 하드마스크막패턴(22)이 형성되어 있다. 활성영역(24)과 하드마스크막패턴(22)의 표면은 절연막(201)이 피복되어 있다. 절연막(201)은 측벽산화막(26A), 제1라이너질화막패턴(27B) 및 제2라이너질화막패턴(33)을 포함한다.
활성영역(24)의 어느 하나의 측벽 일부에 측면방향으로 확장된 리세스(202)가 형성된다. 리세스(202)는 측면방향으로 리세스된 측면리세스를 포함한다.
리세스(202)를 매립하는 접합(203)이 형성된다. 접합(203)은 에피택셜성장공정(Epitaxial growth process)에 의해 리세스(202)를 매립한다. 접합(203)은 실리콘 에피택셜막을 포함한다. 접합(203)은 불순물이 도핑되어 있다. 접합(203)은 N형 불순물이 도핑되어 있다.
접합(203)과 전기적으로 연결된 매립비트라인(BBL)이 형성된다. 접합(203)과 매립비트라인(BBL)간의 오믹콘택을 제공하는 측벽콘택(Side contact, 205)이 형성된다. 매립비트라인(BBL)은 제1금속막패턴(204A)과 제2금속막패턴(206A)을 포함한다. 측벽콘택(205)은 금속실리사이드막을 포함한다.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 도시한 공정 단면도이다.
도 3a에 도시된 바와 같이, 기판(21A) 상에 트렌치(25)에 의해 분리되는 복수의 활성영역(24)을 형성한다. 활성영역(24)은 적어도 2개의 측벽(Sidewall)을 갖는다. 활성영역(24)의 상부에는 하드마스크막패턴(22)이 형성되어 있다. 활성영역(24)과 하드마스크막패턴(22)의 표면은 절연막(201)이 피복되어 있다. 절연막(201)은 측벽산화막(26A), 제1라이너질화막패턴(27B) 및 제2라이너질화막패턴(33)을 포함한다. 절연막(201)의 일부가 식각되어 콘택영역(35)이 형성된다. 콘택영역(35)은 활성영역(24)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 형태이다. 절연막(201) 및 콘택영역(35)의 형성 방법은 후술하기로 한다.
도 3b에 도시된 바와 같이, 콘택영역(35)에 의해 노출된 활성영역(24)의 어느 하나의 측벽 일부를 선택적으로 제거한다. 이에 따라, 리세스(Recess, 202)가 형성된다. 리세스(202)는 측면방향으로 확장된 측면리세스(Lateral recess)가 된다.
활성영역(24)의 어느 하나의 측벽 일부를 선택적으로 제거하기 위해 식각 공 정을 이용한다. 식각 공정은 등방성 식각(Isotropic etch)을 포함한다. 등방성 식각은 식각 방향이 등방성을 갖는 식각이다. 등방성 식각은 습식 식각 또는 건식 식각을 포함한다. 이하, 활성영역(24)의 재질이 실리콘인 경우로 가정하여 설명한다.
먼저, 습식 식각은 실리콘을 선택적으로 식각하는 선택비를 갖는 등방성 식각을 포함한다. 습식 식각은 질산(HNO3)을 포함하는 용액을 이용한다. 용액은 질산(HNO3)과 불산(HF)이 혼합된 용액을 포함한다. 또한, 용액은 질산(HNO3)과 희석된 암모니아(Diluted Ammonia)가 혼합된 용액을 포함한다. 이러한 용액 외에 실리콘을 습식식각하는 것으로 잘 알려진 용액을 사용할 수도 있다.
다음으로, 건식 식각은 HBr, Cl2 또는 SF6 중 어느 하나 또는 적어도 2가지 이상의 가스를 조합하여 실시한다. 특히, SF6 가스는 실리콘에 대해 등방성 식각이 잘 일어나는 가스로 알려져 있다.
도 3c에 도시된 바와 같이, 리세스(202)를 갭필하는 접합(203)을 형성한다. 접합(203)은 소스영역 또는 드레인영역이 된다. 접합(203)은 에피택셜 성장 공정(Epitaxial growth process)을 이용하여 형성한다. 에피택셜 성장 공정은 선택적 에피택셜 성장 공정(Selective epitaxial growth process; SEG)을 포함한다. 에피택셜 성장 공정을 진행하기 전에, 전세정(Pre-cleaning)을 진행한다. 전세정을 진행하면 접합(203)과 리세스(202)의 계면을 깨끗하게 유지하여 에피택셜 성장 공정을 용이하게 진행할 수 있다.
접합(203)은 에피택셜막(Epitaxial layer)을 포함한다, 특히, 접합(203)은 실리콘에피택셜막(Silicon epitaxial layer)을 포함한다.
접합(203)에는 불순물(impurity)이 도핑된다. 불순물은 에피택셜 성장 공정시에 인시튜 도핑(In-situ doping)될 수 있다. 불순물은 N형 불순물(N type impurity)을 포함한다. N형 불순물은 인(Phosphorus; P)을 포함한다. N형 불순물의 농도는 1×1019～1×1022 atoms/cm3 범위가 될 수 있다.
활성화 어닐 공정(Activation anneal process)을 진행하여 접합(203)에 도핑되어 있는 불순물을 활성화시킨다. 활성화 어닐은 700～900℃의 온도에서 진행된다. 활성화 어닐은 퍼니스 어닐(Furnace Anneal) 또는 급속열처리(Rapid Thermal Anneal; RTA)를 포함한다.
도 3d에 도시된 바와 같이, 후세정(post-cleaning) 공정을 진행하여 접합(203)의 표면에 형성되어 있는 자연산화막(Native oxide)을 제거한다. 후세정 공정은 활성화 어닐 공정 이전에 진행할 수도 있다.
접합(203)이 형성된 구조의 전면에 제1금속막(204)을 형성한다. 제1금속막(204)은 티타늄막(Ti) 또는 티타늄질화막(TiN)을 포함한다. 또한, 제1금속막(204)은 티타늄막과 티타늄질화막을 순차적으로 적층할 수 있다.
어닐 공정을 진행하여 측벽콘택(Side contact, 205)을 형성한다. 측벽콘택(205)은 접합(203)과 매립비트라인간의 오믹콘택을 위한 것이다. 어닐 공정에 의해 제1금속막(204)과 접합(203)이 반응하여 측벽콘택(205)이 형성된다. 접합(203)이 실리콘이므로, 측벽콘택(205)은 금속실리사이드막(Metal silicide)을 포함한다. 제1금속막(204)이 티타늄막을 포함하므로 측벽콘택(205)은 티타늄실리사이드막(Ti-silicide)을 포함한다. 측벽콘택(205)은 티타늄실리사이드막 외에 다른 금속실리사이드막을 포함할 수 있다. 예컨대, 측벽콘택(205)은 코발트실리사이드막(Co-Silicide), 니켈실리사이드(Ni-Silicide) 등을 포함한다. 고온의 후속 열공정시 열화를 방지하기 위해서는 열적 안정성이 강한 코발트실리사이드막을 선택하는 것이 바람직하다.
상술한 바에 따르면, 2개의 측벽을 갖는 활성영역(204)의 어느 하나의 측벽일부에 접촉하는 측벽콘택(205)이 형성된다. 이를 'OSC(One-side-contact)' 구조라 한다.
도 3e에 도시된 바와 같이, 측벽콘택(205)이 형성된 활성영역 사이를 갭필하는 제2금속막(206)을 형성한다. 제2금속막(206)은 텅스텐막(W) 등의 금속막을 포함한다.
도 3f에 도시된 바와 같이, 에치백공정을 통해 제2금속막(206)과 제1금속막(204)을 식각한다. 이에 따라, 측벽콘택(205)에 연결되는 매립비트라인(BBL)이 형성된다. 매립비트라인(BBL)은 제1금속막패턴(204A)과 제2금속막패턴(206A)을 포함한다. 제1금속막패턴(204A)은 제2금속막패턴(206A)과 측벽콘택(205)간의 확산방지막(Diffusion barrier) 역할도 수행한다.
매립비트라인(BBL)은 활성영역(24)과 나란히 배열된다. 접합(203)과 매립비트라인(BBL)은 측벽콘택(205)을 통해 전기적으로 연결된다. 측벽콘택(205)은 접합(203)과 매립비트라인(BBL)간의 오믹콘택을 제공한다.
도 4a 내지 도 4j는 콘택영역 형성 방법을 도시한 공정 단면도이다. 콘택영역은 도 3a에 도시된 콘택영역(35)에 대응한다.
도 4a에 도시된 바와 같이, 기판(21) 상에 감광막패턴(23)을 이용한 식각공정을 통해 하드마스크막패턴(22)을 형성한다. 기판(21)은 실리콘기판을 포함한다. 하드마스크막패턴(22)은 질화막을 포함한다. 또한, 하드마스크막패턴(22)은 산화막과 질화막을 포함하는 다층 구조일 수 있다. 예를 들어, 하드마스크막패턴(22)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막패턴(22)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층될 수도 있다. 하드마스크질화막을 포함하는 경우에는 기판(21)과 하드마스크막패턴(22) 사이에 패드산화막(Pad oixde)이 더 형성될 수 있다. 감광막패턴(23)은 라인 앤드 스페이스(Line and Space)로 패터닝되어 있다. 감광막패턴(23)은 매립비트라인마스크(Buried BitLine Mask)라고도 일컫는다. 하드마스크막패턴(22)은 감광막패턴(23)의 형태가 전사된다. 이에 따라, 하드마스크막패턴(22)은 라인 패턴이다.
도 4b에 도시된 바와 같이, 감광막패턴(23)을 제거한다. 감광막패턴(23)은 스트립 공정(Strip process)을 이용하여 제거한다.
하드마스크막패턴(22)을 식각장벽으로 하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 하드마스크막패턴(22)을 식각장벽으로 기판(21)을 일정 깊이 식각하여 복수의 활성영역(24)을 형성한다. 활성영역(24)들은 트렌치(25)에 의해 분리된다. 트렌치(25)는 매립비트라인(BBL)이 매립될 영역이다.
활성영역(24)은 하드마스크패턴(22)을 이용한 식각 공정에 의해 형성되므로 라인 앤드 스페이스 패턴이 된다. 이에 따라, 활성영역(24)은 라인 패턴이며, 트렌치(25)는 스페이스 패턴이다. 활성영역(24)은 2개의 측벽(Both Sidewall)을 갖는다.
트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 포함할 수 있다.
상술한 트렌치 식각 공정에 의해 트렌치(25)에 의해 서로 분리되는 복수의 활성영역(24)이 기판(21A) 상에 형성된다.
도 4c에 도시된 바와 같이, 측벽산화(Wall oxidation) 공정을 진행한다. 이에 따라 활성영역(24) 및 기판(21A)의 표면 상에 측벽산화막(Wall oxide, 26)이 형성된다. 측벽산화 공정은 건식산화(Dry oxidation) 또는 습식산화(Wet oxidation)를 포함한다. 건식산화는 산소가스(O2)를 이용하여 진행한다. 습식산화는 산소가스와 수소가스의 혼합가스를 이용하여 진행한다. 활성영역(24) 및 기판(21A)의 표면을 덮기 위해 측벽산화 공정 외에 라이너산화막(Liner oxide)을 증착할 수도 있다.
측벽산화막(26)이 형성된 구조의 전면에 제1라이너질화막(Liner nitride, 27)을 형성한다. 제1라이너질화막(27)은 저압화학기상증착법(Low Pressure Chemical Vapor Deposition; LPCVD)을 이용하여 형성한다. 제1라이너질화막(27)은 실리콘질화막(Silicon nitride)을 포함한다.
제1라이너질화막(27) 상에 트렌치(25)를 갭필하는 제1희생막(28)을 형성한다. 제1희생막(28)은 후속 공정이 진행된 후에 제거되는 물질이다. 예를 들어, 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 4d에 도시된 바와 같이, 하드마스크패턴(22)의 표면이 드러날때까지 제1희생막(28)을 평탄화한다. 제1희생막(28)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 하드마스크막패턴(22)의 일부를돌출(Protrude)시키는 제1희생막패턴(28A)이 형성된다. 화학적기계적연마 공정시 하드마스크막패턴(22) 상의 제1라이너질화막(27)이 연마될 수 있다. 이에 따라, 하드마스크막패턴(22)과 활성영역(24)의 양쪽 측벽을 덮는 제1라이너질화막패턴(27A)이 형성된다. 제1라이너질화막패턴(27A)은 트렌치(25)의 표면도 덮는다.
도 4e에 도시된 바와 같이, 제1희생막패턴(28A)을 부분 식각(Partial etch)하여 제1리세스(First recess, 30)를 형성한다. 제1리세스(30)를 형성하기 위한 식각장벽막으로서 제2감광막패턴(29)이 사용된다. 제1리세스(30)는 활성영역(24)의 어느 하나의 측벽에 접하는 제1라이너질화막패턴(27A)을 노출시킨다. 제1리세스(30)의 깊이는 후속 콘택영역이 형성될 위치까지 조절한다. 이와 같이, 제1리세스(30)를 형성하면 제1희생막패턴(28A)은 도면부호 '28B'가 된다.
도 4f에 도시된 바와 같이, 제2감광막패턴(29)을 제거한다. 제2감광막패 턴(29)은 스트립 공정을 이용하여 제거한다.
제1라이너질화막패턴(27A) 중 제1리세스(30)에 의해 노출된 부분을 제거한다. 따라서, 하드마스크막패턴(22)의 어느 하나의 측벽이 노출된다. 또한, 측벽산화막(26)의 일부가 노출된다. 제1라이너질화막패턴(27A)은 도면부호 '27B'와 같이 잔류한다. 제1라이너질화막패턴(27A)을 선택적으로 제거하기 위해 습식식각 또는 건식식각을 적용할 수 있다. 습식식각은 인산용액을 이용한다. 건식식각은 측벽산화막(26)에 대해 식각 선택비(Etch selectivity)를 갖는 가스를 이용한다. 예를 들어, 건식식각은 탄소(C), 수소(H) 및 불소(F)를 포함하는 가스를 이용할 수 있다.
도 4g에 도시된 바와 같이, 제2희생막(31)을 이용하여 제1리세스(도 4f의 30)를 갭필한다. 제2희생막(31)은 언도우프드 폴리실리콘 또는 비정질실리콘을 포함한다.
도 4h에 도시된 바와 같이, 제2희생막(31)을 평탄화한다. 평탄화는 화학적기계적연마(CMP) 공정을 포함하며, 하드마스크막패턴(22)이 노출될때까지 진행한다. 평탄화 후에 에치백 공정을 진행한다. 이에 따라 평탄화된 제2희생막(31)과 제1희생막패턴(28B)이 동시에 식각된다. 에치백공정까지 진행하면, 제2희생막패턴(31A)과 제1희생막패턴(도면부호 28C)이 잔류한다. 제2희생막패턴(31A)과 제1희생막패턴(28C)의 잔류 높이는 후속 콘택영역이 형성될 위치를 한정하는 높이가 된다. 제2희생막패턴(31A)과 제1희생막패턴(28C)의 상부는 제2리세스(Second recess, 32)가 된다. 제2리세스(32)의 깊이는 제1리세스(도 4f의 30)의 깊이보다 얕다.
도 4i에 도시된 바와 같이, 제2리세스(32)를 포함한 전면에 제2라이너질화 막(도면부호 생략)을 형성한다. 에치백공정을 이용하여 제2라이너질화막을 식각한다. 이에 따라, 제2희생막패턴(31A)과 제1희생막패턴(28C)의 표면이 노출된다. 에치백 공정 후에 제2라이너질화막패턴(33)은 제2리세스(32)의 양쪽 측벽에 형성된다.
이어서, 제2희생막패턴(31A)과 제1희생막패턴(28C)을 제거한다. 이에 따라, 측벽산화막(26)의 일부를 노출시키는 오프닝(Opening, 34)이 형성된다. 오프닝(34)은 라인 형태를 포함한다. 오프닝(34)은 제1라이너질화막패턴(27B)과 제2라이너질화막패턴(33) 사이의 제2희생막패턴(31A)이 제거된 공간이다. 오프닝(34)에 의해 노출되는 측벽산화막(26)은 활성영역(24)의 어느 하나의 측벽에 형성된 측벽산화막(26)이다. 활성영역(24)의 다른 하나의 측벽에 형성된 측벽산화막(26)은 제1라이너질화막패턴(27B)에 의해 노출되지 않는다.
도 4j에 도시된 바와 같이, 오프닝(도 4i의 34)에 의해 노출되어 있는 측벽산화막(26)의 일부를 선택적으로 제거한다. 이에 따라, 활성영역(24)의 어느 하나의 측벽 일부를 노출시키는 콘택영역(Contact region, 35)이 형성된다. 콘택영역(35)을 형성하기 위해 측벽산화막은 세정 공정(Cleaning process)을 통해 제거될 수 있다. 세정 공정은 습식세정(Wet cleaning)을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 제1라이너질화막패턴(27B)과 제2라이너질화막패턴(33)을 손상시키지 않고 측벽산화막(26)을 선택적으로 제거할 수 있다. 습식세정 이후에 측벽산화막(26)은 도면부호 '26A'와 같이 잔류한다.
상술한 바와 같은 콘택영역(35)에 의해 노출된 활성영역(24)의 어느 하나의 측벽 일부는 후속하여 접합이 형성될 영역이다.
제1라이너질화막패턴(27B), 제2라이너질화막패턴(33), 측벽산화막(26A)을 통틀어 '절연막(도 3a의 201에 대응)'이라 약칭한다. 따라서, 절연막은 활성영역(24)의 어느 하나의 측벽 일부를 노출시키는 콘택영역(35)을 제공한다. 활성영역(24)들은 트렌치(25)에 의해 서로 분리된다.
도 5는 본 발명의 비교예에 따른 접합 형성 방법을 도시한 도면이다.
도 5를 참조하면, 콘택영역(35)이 형성된 구조를 포함한 전면에 불순물이 도핑된 도우프드 폴리실리콘막(207)을 증착한다. 이후, 열공정(thermal process, 208)을 진행하여 접합(209)을 형성한다. 접합(209)은 도우프드 폴리실리콘막(207)에 도핑된 불순물의 확산에 의해 형성된다.
도 5의 비교예는 접합(209)을 형성한 후에 도우프드 폴리실리콘막(207)을 제거하기 위한 에치백 공정, 세정 공정 등이 필요하다. 이에 따라 공정이 복잡하다.
또한, 도우프드 폴리실리콘막(207)을 제거하기 위한 에치백 공정시 식각에 의한 측벽어택(side attack) 및 잔류물(residue) 문제가 발생될 가능성이 있다. 또한, 열공정(208)에 의한 불순물의 확산으로 접합(209)을 형성하기 때문에 불순물의 도즈(dose) 및 접합 깊이 제어(depth control)가 어렵고 장치 축소화(Device shrink)에 의해 활성영역(24)의 크기가 작아지게 되면 플로팅바디효과(floating body)가 발생되는 문제점 발생할 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
도 1a는 종래기술에 따른 반도체 장치를 도시한 도면.
도 1b는 이온주입을 이용한 접합 형성 방법을 설명하기 위한 도면.
도 2는 본 발명의 실시예에 따른 반도체장치를 도시한 도면.
도 3a 내지 도 3f는 본 발명의 실시예에 따른 반도체 장치 제조 방법을 도시한 공정 단면도.
도 4a 내지 도 4j는 콘택영역 형성 방법을 도시한 공정 단면도.
도 5는 본 발명의 비교예에 따른 접합 형성 방법을 도시한 도면.
* 도면의 주요 부분에 대한 부호의 설명
21A : 기판 22 : 하드마스크막패턴
25 : 트렌치 26A : 측벽산화막
27B : 제1라이너질화막패턴 33 : 제2라이너질화막패턴
201 : 절연막 202 : 리세스
203 : 접합 204A : 제1금속막패턴
205 : 측벽콘택 206A : 제2금속막패턴
BBL : 매립비트라인
Claims (20)
- 기판을 식각하여 양측벽을 갖는 활성영역을 형성하는 단계;상기 활성영역의 어느 하나의 측벽 일부를 선택적으로 노출시키는 콘택영역을 갖는 절연막을 형성하는 단계;상기 콘택영역에 의해 노출된 상기 활성영역의 어느 하나의 측벽 일부를 식각하여 측면방향으로 확장된 리세스를 형성하는 단계;상기 리세스를 매립하는 접합을 형성하는 단계; 및상기 접합과 연결되는 매립비트라인을 형성하는 단계를 포함하는 반도체 장치 제조 방법.
- 청구항 2은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 접합을 형성하는 단계는,선택적에피택셜성장법(SEG)을 이용하여 진행하는 반도체 장치 제조 방법.
- 청구항 3은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 접합을 형성하는 단계는,선택적에피택셜성장법을 이용하여 실리콘에피택셜막을 성장시키면서 인시튜로 불순물을 도핑시키는 반도체 장치 제조 방법.
- 청구항 4은(는) 설정등록료 납부시 포기되었습니다.제3항에 있어서,상기 불순물은 N형 불순물을 포함하는 반도체 장치 제조 방법.
- 청구항 5은(는) 설정등록료 납부시 포기되었습니다.제3항에 있어서,상기 접합을 형성하는 단계는,상기 불순물의 활성화를 위한 활성화 어닐 단계를 더 포함하는 반도체 장치 제조 방법.
- 청구항 6은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 리세스를 형성하는 단계는,등방성 식각을 이용하여 진행하는 반도체 장치 제조 방법.
- 청구항 7은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 리세스를 형성하는 단계는,습식 식각 또는 건식 식각을 이용하여 진행하는 반도체 장치 제조 방법.
- 청구항 8은(는) 설정등록료 납부시 포기되었습니다.상기 접합을 형성하기 전에,상기 리세스의 표면을 세정하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 청구항 9은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 접합을 형성하는 단계 이후에,상기 접합의 표면을 세정하는 단계를 더 포함하는 반도체 장치 제조 방법.
- 청구항 10은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 접합을 형성하는 단계 이후에,상기 접합과 연결되는 측벽콘택을 형성하는 단계를 더 포함하고,상기 접합과 매립비트라인을 상기 측벽콘택을 통해 전기적으로 연결되는 반도체 장치 제조 방법.
- 청구항 11은(는) 설정등록료 납부시 포기되었습니다.제1항에 있어서,상기 활성영역은 복수의 트렌치에 의해 분리되어 복수개가 형성되며, 상기 콘택영역은 각각 상기 활성영역의 어느 하나의 측벽 일부를 노출시키는 형태로 형성하는 반도체 장치 제조 방법.
- 기판 상에 형성되고 양측벽을 갖는 활성영역;상기 활성영역의 어느 하나의 측벽 일부에 측면방향으로 확장되어 형성된 리세스;상기 리세스를 매립하는 접합; 및상기 접합과 전기적으로 연결된 매립비트라인을 포함하는 반도체 장치.
- 청구항 13은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,상기 접합과 매립비트라인 사이에 형성된 측벽콘택을 더 포함하는 반도체 장치.
- 청구항 14은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,상기 매립비트라인은 금속막을 포함하는 반도체 장치.
- 청구항 15은(는) 설정등록료 납부시 포기되었습니다.제13항에 있어서,
- 청구항 16은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,상기 리세스는 측면방향으로 리세스된 측면리세스를 포함하는 반도체 장치.
- 청구항 17은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,상기 접합은 실리콘 에피택셜막을 포함하는 반도체 장치.
- 청구항 18은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,상기 접합은 불순물이 도핑되어 있는 실리콘에피택셜막을 포함하는 반도체 장치.
- 청구항 19은(는) 설정등록료 납부시 포기되었습니다.제18항에 있어서,상기 접합은 N형 불순물이 도핑되어 있는 반도체 장치.
- 청구항 20은(는) 설정등록료 납부시 포기되었습니다.제12항에 있어서,상기 활성영역은 복수의 트렌치에 의해 분리되어 복수개가 형성되며, 상기 리세스는 각각 상기 활성영역의 어느 하나의 측벽 일부에 형성된 반도체 장치.
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| KR20040063348A (ko) * | 2003-01-07 | 2004-07-14 | 삼성전자주식회사 | 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법 |
-
2009
- 2009-12-30 KR KR1020090134734A patent/KR101116335B1/ko not_active IP Right Cessation
Patent Citations (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20000012124A (ko) * | 1998-07-31 | 2000-02-25 | 칼 하인쯔 호르닝어 | 제어된 깊은 트렌치 상부 절연층을 형성하는 장치 및 방법 |
| KR20040063348A (ko) * | 2003-01-07 | 2004-07-14 | 삼성전자주식회사 | 수직 트랜지스터로 구성된 에스램 소자 및 그 제조방법 |
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