KR20120045407A - 측벽접합을 구비한 반도체장치 제조 방법 - Google Patents

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Abstract

본 발명은 측벽접합에 도핑된 도펀트의 손실을 최소화하여 원하는 도핑농도를 얻을 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로, 본 발명의 반도체장치 제조 방법은 기판을 식각하여 측벽을 갖는 바디를 형성하는 단계; 상기 바디의 측벽을 덮는 라이너막을 형성하는 단계; 상기 바디 사이의 트렌치를 부분 갭필하는 희생막을 형성하는 단계; 상기 라이너막 상에서 상기 바디의 어느 하나의 측벽을 덮는 스페이서를 형성하는 단계; 상기 라이너막의 일부를 제거하여 상기 바디의 다른 하나의 측벽 일부를 출시키는 측벽콘택을 형성하는 단계; 플라즈마 도핑을 실시하여 상기 노출된 측벽에 접합을 형성하는 단계; 상기 접합의 표면에 보호막패턴을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 포함하며, 본 발명은 플라즈마도핑에 의해 측벽접합을 형성한 이후 측벽접합을 보호하는 보호막을 형성하므로써 후속 공정에서 측벽접합의 도펀트손실을 방지할 수 있는 효과가 있다.

Description

측벽접합을 구비한 반도체장치 제조 방법{METHOD FOR MANUFACTURING SEMICONDUCTOR DEVICE WITH SIDE?JUNCTION}
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 측벽접합을 구비하는 반도체장치 제조 방법에 관한 것이다.
최근에 반도체장치가 더욱 소형화됨에 따라 기존 포토장비에서 30nm 또는 20nm 마스크 공정은 어려움이 있다. 이에 기존 8F2(F : Minimum feature size)나 6F2 대신 필라형 활성영역(Pillar type active region), 수직게이트(Vertical gate; VG) 및 매립트라인(Buried Bitline; BBL)을 이용한 4F2를 이용한 공정 개발이 이루어지고 있다.
하나의 매립비트라인(BBL)에 하나의 셀이 구동하기 위해서는 어느 하나의 활성영역은 절연시키면서 다른 하나의 활성영역에 콘택을 형성하는 OSC(One-Side-Contact) 공정이 필요하다. 이하, 'OSC 공정'은 측벽콘택 공정이라 약칭하기로 한다. 측벽콘택 공정을 이용한 수직트랜지스터 구조의 셀에서 활성영역은 트렌치에 의해 분리된 바디(body) 및 바디 상에 형성된 필라(pillar)로 이루어진다. 매립비트라인(BBL)은 바디 사이의 트렌치를 매립하고, 워드라인(또는 수직게이트)은 필라의 측벽에 인접하여 매립비트라인과 교차하는 방향으로 연장된다. 워드라인에 의해 수직방향의 채널이 형성된다.
측벽콘택 공정은 활성영역과 매립비트라인(BBL)간의 연결을 위해 활성영역인 바디의 어느 하나의 측벽(One sidewall) 일부를 노출시켜야 한다. 그리고, 노출된 바디의 어느 하나의 측벽 일부에 도펀트를 주입 또는 확산시켜 접합을 형성하고, 매립비트라인(BBL)과 바디는 접합(Junction)을 통해 전기적으로 연결된다. 이와 같이, 바디의 어느 하나의 측벽 일부에 형성되는 접합은 측벽접합(Side junction)이라고 약칭한다.
접합을 형성하기 위한 방법으로는 이온주입, 열확산, 플라즈마도핑 등이 있다.
먼저, 일반적인 이온주입(implantation)으로는 측벽 도핑(side doping)을 할 경우 틸트이온주입(tilt implantation)을 사용하여야 하는데 이는 새도우효과(shadow effect)에 의해 접합이 아래쪽으로 치우치게 되는 문제가 발생한다.
다음으로, 도우프드 폴리실리콘 및 열처리를 이용한 열확산(thermal diffusion)을 통해 측벽접합을 형성한다. 그러나, 열확산의 경우에는 도핑깊이 및 도즈제어(doping depth & dose control)가 어렵고, 접합 형성 후에 도우프드 폴리실리콘을 제거하기 위한 공정이 필요하므로 4F2 구조의 장치 구현에 문제점이 있다.
마지막으로, 플라즈마도핑(Plasma doping)의 경우 도핑깊이 및 도즈제어가 용이한 장점이 있으나, 스트립(Strip) 공정 및 세정(Cleaning) 공정 등의 후속 공정에서 90% 이상의 도펀트가 손실(dopant loss)되어 요구되는 도핑농도를 확보하지 못하는 문제점이 있다.
본 발명은 측벽접합에 도핑된 도펀트의 손실을 최소화하여 원하는 도핑농도를 얻을 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 기판을 식각하여 측벽을 갖는 바디를 형성하는 단계; 상기 바디의 측벽을 덮는 라이너막을 형성하는 단계; 상기 바디 사이의 트렌치를 부분 갭필하는 희생막을 형성하는 단계; 상기 라이너막 상에서 상기 바디의 어느 하나의 측벽을 덮는 스페이서를 형성하는 단계; 상기 라이너막의 일부를 제거하여 상기 바디의 다른 하나의 측벽 일부를 노출시키는 측벽콘택을 형성하는 단계; 플라즈마 도핑을 실시하여 상기 노출된 측벽에 접합을 형성하는 단계; 상기 접합의 표면에 보호막패턴을 형성하는 단계; 및 상기 스페이서를 제거하는 단계를 포함하는 것을 특징으로 한다. 상기 보호막패턴을 형성하는 단계는, 상기 접합이 형성된 구조의 전면에 보호막을 형성하는 단계; 및 상기 보호막을 에치백하여 상기 접합의 표면을 덮는 상기 보호막패턴을 형성하는 단계를 포함하는 것을 특징으로 한다. 상기 보호막은 산화막으로 형성한다.
상술한 본 발명은 플라즈마도핑에 의해 측벽접합을 형성한 이후 측벽접합을 보호하는 보호막을 형성하므로써 후속 공정에서 측벽접합의 도펀트손실을 방지할 수 있는 효과가 있다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 측벽콘택의 형성 방법을 도시한 도면이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1h는 본 발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 기판(300) 상에 복수의 바디(303)를 형성한다. 기판(300)은 실리콘기판을 포함한다. 바디(303)는 기판(300)을 식각하므로써 형성된다. 기판(300)이 실리콘기판을 포함하므로, 바디(303)는 실리콘바디라 할 수 있다. 바디(303)는 기판(301)의 표면으로부터 수직방향으로 연장되며, 트렌치(301)에 의해 서로 분리된다. 바디(303)는 라인형의 필라(Line type pillar)를 포함한다. 바디(303)는 활성영역(Active region)으로 기능한다. 잘 알려진 바와 같이, 활성영역은 트랜지스터의 채널영역, 소스영역 및 드레인영역이 형성되는 영역이다. 소스영역 및 드레인영역은 접합이라고도 한다. 바디(303)는 측벽을 갖는다.
바디(303)의 상부에는 하드마스크막(302)이 형성되어 있다. 하드마스크막(302)은 바디(303) 형성시 식각 장벽 역할을 한다. 하드마스크막(302)은 산화막(Oxide), 질화막(Nitride)과 같은 절연물질(Dielectric material)을 포함한다. 실시예에서, 질화막이 하드마스크막(302)으로 사용된다. 하드마스크막(302)은 실리콘질화막(Silicon nitride)을 포함한다.
바디(303)의 양쪽 측벽, 바디(303) 사이의 기판(300) 표면 및 하드마스크막(302)의 측벽 상에 절연막이 형성되어 있다. 절연막은 제1라이너막(304)과 제2라이너막(305)을 포함한다. 제1라이너막(304)은 실리콘산화막(Silicon oxide) 등의 산화막을 포함한다. 제2라이너막(305)은 실리콘질화막(Silicon nitride) 등의 질화막을 포함한다.
절연막의 일부가 제거되어 측벽콘택(308)이 형성된다. 측벽콘택(308)은 바디(303)의 어느 하나의 측벽 일부를 선택적으로 노출시키는 OSC(One-Side-Contact) 구조이다. 측벽콘택(308)은 라인 형태이다. 즉, 바디(303)의 측벽을 라인형태로 오픈시키는 구조이다.
절연막의 표면에는 희생막(306)과 희생스페이서(307)가 형성된다. 희생막(306)은 절연막 상에서 바디(303) 사이를 일부 매립하는 형태이다. 희생스페이서(307)는 절연막 상에서 바디(303)의 다른 하나의 측벽, 즉 측벽콘택(308)이 형성된 측벽이 아닌 다른 하나의 측벽을 덮는 형태이다. 희생막(306)은 측벽콘택(308)의 위치를 제어하도록 리세스되어 있다. 또한, 희생막(306)은 후속 플라즈마도핑시 바디(303) 사이의 기판(300)으로 도핑되는 것을 방지한다. 희생스페이서(307)는 바디(303)의 어느 하나의 측벽에 측벽콘택(308)을 형성하기 위해 사용된다. 희생막(306)은 언도우프드폴리실리콘을 포함한다. 희생스페이서(307)는 희생막(306), 제1라이너막(304) 및 제2라이너막(305)에 대해 선택비를 갖는 물질을 포함한다. 희생스페이서(307)은 티타늄질화막(TiN) 등의 금속질화막을 포함할 수 있다. 희생스페이서(307)는 스페이서(Spacer) 형태를 포함한다. 희생막(306)과 희생스페이서(307)는 측벽콘택(308)을 형성하는 공정에서 식각배리어 역할도 수행한다.
측벽콘택(308)을 제공하는 절연막과 하드마스크막(302)도 도핑방지 역할을 수행할 수 있다. 플라즈마 도핑은 측벽콘택(308)에 의해 노출된 바디(303)의 측벽 일부에서만 진행된다.
제1라이너막(304), 제2라이너막(305), 희생막(306) 및 희생스페이서(307)는 도핑방지 역할도 수행한다. 이러한 도핑방지 물질들에 의해 바디(303)의 측벽 일부를 노출시키는 측벽콘택(308)이 제공된다. 측벽콘택(308)의 형성 방법은 후술하는 도 2a 내지 도 2i를 참조하기로 한다.
도 1b에 도시된 바와 같이, 플라즈마 도핑(Plasma doping, 309)을 실시한다. 이때, 측벽콘택(도 2a의 308)에 의해 노출되어 있는 바디(303)의 측벽 일부가 도핑된다. 이에 따라, 접합(310)이 형성된다. 접합(310)은 트랜지스터의 소스영역 및 드레인영역이 된다. 접합(310)은 바디(303)의 어느 하나의 측벽 일부에 형성되므로, 측벽접합(Side-Junction)이 된다. 접합(310)은 플라즈마도핑(309)에 의해 형성되므로 얕은 측벽접합이 된다.
플라즈마 도핑(309)시 바디(303)의 상부는 하드마스크막(302)에 의해 도핑이 방지된다. 측벽콘택(도 2a의 308)에 의해 노출된 측벽 일부를 제외한 바디(303)의 나머지 측벽들은 제1라이너막(304), 제2라이너막(305), 희생막(306) 및 희생스페이서(307)에 의해 도핑이 방지된다.
플라즈마 도핑(309)은 도핑 소스를 플라즈마 상태로 여기되고, 여기된 플라즈마 내의 도펀트 이온을 시료에 주입하는 도핑 방법이다. 이때, 시료에 바이어스(bias) 전압을 인가하면, 플라즈마 내의 도펀트 이온들을 한꺼번에 시료의 전면에 도핑할 수 있다. 여기서, 바이어스 전압은 '도핑에너지(Doping energy)'라고도 일컫는다.
플라즈마 도핑(309)은 도핑에너지(Doping energy), 도핑도즈(Doping dose) 및 도핑소스(Doping source)를 이용하여 실시한다.
도핑소스는 접합(310)에 도핑되는 도펀트(Dopant)를 함유하는 물질이다. 도핑소스는 도펀트가스(Dopant gas)를 포함한다. 실시예에서, 도핑소스는 비소(Arsenic; As), 인(Phosphorus; P) 등을 함유한 도펀트가스를 이용한다. 예를 들어, 도핑소스는 AsH3 또는 PH3를 포함한다. 인(P)과 비소(As)는 N형 도펀트(N type dopant)로 알려져 있다. 또한, 도핑소스는 보론(Boron; B)을 함유한 도펀트가스를 이용할 수도 있다. 보론은 P형 도펀트(P type dopant)로 알려져 있다.
도핑에너지는 기판(301)에 인가되는 바이어스 전압을 일컫는다. 도핑에너지는 0.5?3KV를 포함한다. 얕은 깊이를 위해서 도핑에너지는 최대한 작게 조절한다. 3KV 이하의 도핑에너지는 낮은 도핑에너지이다. 일반적으로 이온주입은 Rp(Projection of Range)를 고려하여 진행되기 때문에 30keV 이상의 높은 도핑에너지를 필요로 한다. 도핑에너지는 바디(303)에도 인가된다. 따라서, 측면 방향의 플라즈마 도핑(309)이 가능하다. 또한, 여기된 플라즈마 중의 이온들의 충돌에 의해서도 측면 방향의 플라즈마 도핑(309)이 가능하다.
도핑도즈는 도펀트의 주입량을 일컫는다. 도핑도즈는 1×1015 ?4×1015atoms/cm2으로 한다. 이와 같은 범위의 도핑도즈를 사용하여 플라즈마 도핑(309)을 실시하면, 접합(310)에 도핑된 도펀트(dopant)는 적어도 1×1020atoms/cm3 이상의 도핑농도(Doping concentration)를 갖는다.
플라즈마 도핑(309)을 위해 플라즈마를 여기시키는 가스를 주입(Flow)할 수 있다. 플라즈마를 여기시키는 가스는 아르곤(Ar), 헬륨(He) 등을 포함한다.
플라즈마 도핑(309)은 틸트 각도가 필요없으므로 주변의 구조물에 의한 새도우효과없이 도핑이 가능하다. 이에 따라, 원하는 위치에 접합(310)을 형성한다. 그리고, 플라즈마 도핑(309)이 20KV 이하의 낮은 도핑에너지를 이용하므로, 도펀트가 대부분 표면에 도핑된다. 따라서, 플라즈마 도핑(309)에 의해 형성되는 접합(310)은 그 깊이를 얕게 제어할 수 있다. 접합(310)의 깊이를 얕게 제어하므로 플로팅바디효과가 방지된다.
상술한 바와 같은 플라즈마도핑(309)은 그 특성상 표면에 도펀트가 집중된다. 이에 따라, 후속 스트립공정 및 세정 공정 등에 의해 도펀트가 손실될 수 있다. 따라서, 본 발명은 도펀트 손실을 최소화하기 위해 다음과 같이 후처리를 실시한다.
도 1c에 도시된 바와 같이, 후속 공정에서 발생하는 도펀트의 손실을 최소화하기 위해 보호막(311)을 형성한다. 보호막(311)은 실리콘산화막을 포함하며, 전체 구조를 따라 형성된다. 보호막(311)은 100Å 이하(10?100Å)의 두께로 형성한다.
보호막(311)은 플라즈마도핑이 진행된 장비 내에서 인시튜로 형성한다. 예컨대, 보호막(311)은 플라즈마도핑이 진행된 장비 내에 산소가스를 주입하여 플라즈마방식으로 형성한다.
다른 실시예에서, 보호막(311)은 저온산화막 증착 장비를 이용하여 형성할 수 있다.
도 1d에 도시된 바와 같이, 보호막(311)을 선택적으로 제거한다. 즉, 에치백공정을 실시하여 보호막(311)을 식각하므로써 접합(310)의 표면을 제외한 나머지 지역의 보호막을 제거한다. 이에 따라 접합(310)의 표면을 덮는 보호막패턴(311A)이 형성된다.
도 1e에 도시된 바와 같이, 희생스페이서(307)를 스트립한다. 희생스페이서(307)를 스트립할 때, 주변물질의 손실없이 희생스페이서(307)를 선택적으로 제거한다. 이를 위해 희생스페이서(307)는 습식식각을 이용하여 스트립한다. 도 2c에 도시된 것처럼, 보호막패턴(311A)이 접합(310)의 표면을 보호하고 있으므로, 희생스페이서(307)를 스트립할 때, 접합(310) 표면에서의 도펀트 손실이 최소화된다.
도 1f에 도시된 바와 같이, 접합(310)에 도핑된 도펀트의 활성화를 위해 어닐링을 실시한다. 어닐링은 급속어닐(RTA)을 포함한다. 급속어닐은 750?1200℃의 온도에서 5~ 300초동안 진행한다. 이에 따라, 도펀트가 활성화된 접합(310)이 형성된다.
도 1g에 도시된 바와 같이, 보호막패턴(311A)을 제거한다. 보호막패턴(311A)이 산화막을 포함하므로, 습식세정을 통해 제거한다. 바람직하게, 습식세정은 불산(HF)을 이용한다.
도 1h에 도시된 바와 같이, 접합(310)에 연결되며 트렌치(301)를 부분 매립하는 매립비트라인(313)을 형성한다. 매립비트라인(313)을 형성하기 위해 전면에 비트라인도전막을 증착한다. 이때, 비트라인도전막은 바디(303) 사이를 갭필하도록 전면에 증착한다. 비트라인도전막은 티타늄질화막(TiN), 텅스텐막(W) 등의 금속막을 포함한다. 예를 들어, 비트라인도전막은 티타늄질화막과 텅스텐막을 적층(TiN/W)하여 형성할 수 있다. 이어서, 비트라인도전막을 에치백한다. 이에 따라, 접합(310)에 접촉하는 매립비트라인(313)이 형성된다. 여기서, 매립비트라인(313)은 바디(303)와 나란히 배열된다. 매립비트라인(313)이 금속막인 경우, 오믹콘택(도시 생략)을 형성한다. 오믹콘택은 금속실리사이드를 포함할 수 있다. 예를 들어, 금속실리사이드는 티타늄실리사이드(TiSi2), 코발트실리사이드(CoSi2), 니켈실리사이드(NiSi2) 등이 있다. 일예로, 티타늄실리사이드 형성을 위해 티타늄막(Ti)과 티타늄질화막(TiN)을 차례로 증착한 후 열처리하여 티타늄실리사이드를 형성한다. 이후, 티타늄질화막과 미반응 티타늄막을 제거한다. 티타늄질화막과 미반응 티타늄막은 잔류시켜도 되며, 이때는 배리어메탈(Barrier metal)이 된다. 고온의 후속 열공정에 의한 열화를 방지하기 위해서는 열적 안정성이 더 강한 코발트실리사이드(CoSi2)를 선택하는 것이 바람직하다.
도 2a 내지 도 2j는 본 발명의 실시예에 따른 측벽콘택의 형성 방법을 도시한 도면이다.
도 2a에 도시된 바와 같이, 기판(21) 상에 하드마스크막(24)을 형성한다. 기판(21)은 실리콘기판을 포함한다. 하드마스크막(24)은 질화막을 포함한다. 또한, 하드마스크막(24)은 산화막과 질화막을 포함하는 다층 구조일 수 있다. 예를 들어, 하드마스크막(24)은 하드마스크질화막(HM Nitride)과 하드마스크산화막(HM Oxide)의 순서로 적층될 수 있다. 또한, 하드마스크막(24)은 하드마스크질화막, 하드마스크산화막, 하드마스크실리콘산화질화막(HM SiON) 및 하드마스크카본막(HM Carbon)의 순서로 적층될 수도 있다. 하드마스크질화막을 포함하는 경우에는 기판(21)과 하드마스크막(24) 사이에 패드산화막(Pad oixde)이 더 형성될 수 있다. 하드마스크막(24)은 미도시된 감광막패턴을 이용하여 형성된다.
이어서, 하드마스크막(24)을 식각장벽으로 하여 트렌치 식각 공정(Trench etch process)을 진행한다. 예컨대, 하드마스크막(24)을 식각장벽으로 기판(21)을 일정 깊이 식각하여 바디(22)를 형성한다. 바디(22)는 트렌치(23)에 의해 서로 분리된다. 바디(22)는 트랜지스터가 형성되는 활성영역을 포함한다. 바디(22)는 2개의 측벽(Both Sidewall)을 갖는다. 트렌치 식각 공정은 비등방성식각(Anisotropic etch)을 포함한다. 기판(21)이 실리콘기판인 경우, 비등방성식각은 Cl2 또는 HBr 가스를 단독으로 사용하거나, 또는 이들 가스를 혼합하여 사용하는 플라즈마 건식식각(Plasma dry etch)을 포함할 수 있다. 상술한 트렌치(23)에 의해 복수의 바디(22)가 기판(21) 상에 형성된다. 바디(22)는 라인형 필라를 포함하며, 라인형의 활성필라를 포함한다. 활성필라는 필라형 활성영역을 일컫는다.
절연막으로서 제1라이너막(25)을 형성한다. 제1라이너막(25)은 실리콘산화막 등의 산화막을 포함한다.
제1라이너막(25) 상에 바디(22) 사이의 트렌치(23)를 갭필하는 희생막(26)을 형성한다. 희생막(26)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 2b에 도시된 바와 같이, 하드마스크막(24)의 표면이 드러날때까지 희생막(26)을 평탄화한다. 희생막(26)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 제1리세스(R1)를 제공하는 희생막(26A)이 형성된다. 화학적기계적연마 공정시 하드마스크막(24) 상의 제1라이너막(25)이 연마될 수 있다. 이에 따라, 하드마스크막(24)과 트렌치(23)의 양쪽 측벽을 덮는 제1라이너막패턴(25A)이 형성된다. 제1라이너막패턴(25A)은 트렌치(23)의 바닥도 덮는다.
이어서, 습식식각(Wet etch)을 이용하여 제1라이너막패턴(25A)을 슬리밍(slimming)한다. 이때, 습식식각 시간을 조절하므로써 바디(22)의 측벽에서 제1라이너막패턴(25A)이 일정 두께를 갖고 잔류하도록 한다.
도 2c에 도시된 바와 같이, 희생막패턴(26A)을 포함한 전면에 절연막으로서 제2라이너막(27)을 형성한다. 제2라이너막(27)은 실리콘질화막 등의 질화막을 포함한다. 제2라이너막(27)은 제1라이너막패턴(25A)의 슬리밍된 두께와 동일하게 형성한다.
도 2d에 도시된 바와 같이, 제2라이너막(27)을 선택적으로 식각한다. 이에 따라 제1라이너막패턴(25A)의 슬리밍 영역에 제2라이너막패턴(27A)이 형성된다. 제2라이너막패턴(27A)을 형성하기 위해 에치백 공정을 적용할 수 있고, 이로써, 제2라이너막패턴(27A)은 스페이서 형태가 된다.
계속해서, 제2라이너막패턴(27A)을 식각장벽으로 하여 희생막패턴(26A)을 일정 깊이 리세스시킨다. 이에 따라, 제1라이너막패턴(25A)의 일부 표면을 노출시키는 제2리세스(R2)가 형성된다. 제2리세스(R2)를 형성시키는 희생막패턴(26A)은 도면부호 '26B'가 된다. 희생막패턴(26B)이 폴리실리콘을 포함하는 경우, 에치백 공정을 이용하여 리세스시킨다.
도 2e에 도시된 바와 같이, 제2리세스(R2)를 포함한 전면에 컨포멀하게 금속질화막을 형성한다. 이후, 스페이서식각을 실시하여 희생스페이서(28)를 형성한다. 희생스페이서(28)는 바디(22)의 양쪽 측벽에 형성된다. 희생스페이서(28)는 티타늄질화막(TiN)을 포함한다.
도 2f에 도시된 바와 같이, 희생스페이서(28)가 형성된 제2리세스(R2)를 갭필하는 갭필막(29)을 형성한다. 갭필막(29)은 산화막을 포함한다. 갭필막(28)은 스핀온절연막(Spin On Dielectric; SOD)을 포함한다.
이어서, 갭필막(28)을 평탄화한 후 에치백한다. 이에 따라, 리세스된 갭필막(29)이 형성된다.
갭필막(29)을 포함한 전면에 제3라이너막(30)을 형성한다. 제3라이너막(30)은 언도우프드 폴리실리콘을 포함한다.
도 2g에 도시된 바와 같이, 틸트이온주입(31)을 진행한다.
틸트이온주입(31)은 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입한다. 제3라이너막(30) 중에서 일부에 도펀트가 주입된다.
틸트이온주입(31) 공정은 소정 각도를 갖고 진행된다. 소정각도는 약 5?30°를 포함한다. 이온빔(Ion beam)은 하드마스크막(24)에 의해 일부가 새도우(Shadow)된다. 따라서, 제3라이너막(30)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 제3라이너막(30)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막(24)의 왼쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(31)에 의해 제3라이너막 중 하드마스크막(24)의 상부면에 형성된 부분과 하드마스크막(24)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 제3라이너막(30A)이 된다. 도펀트가 주입되지 않은 제3라이너막은 언도우프드 제3라이너막(30B)이 된다.
도 2h에 도시된 바와 같이, 언도우프드 제3라이너막(30B)을 제거한다. 여기서, 제3라이너막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 폴리실리콘을 선택적으로 제거한다. 언도우프드 제3라이너막(30B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 제3라이너막(30B)을 제거하면, 도우프드 제3라이너막(30A)만 잔류한다.
이어서, 희생스페이서(28) 중 어느 하나를 제거한다. 이에 따라, 갭필막(29)과 제2라이너막패턴(27A) 사이에 갭(도면부호 생략)이 형성된다. 희생스페이서(28)은 습식식각을 이용하여 제거한다. 이에 따라, 하나의 희생스페이서(28)가 잔류한다.
도 2i에 도시된 바와 같이, 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다.
세정 공정은 습식세정(Wet cleaning)을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 희생막(26B), 희생스페이서(28), 및 제2라이너막패턴(27A)을 손상시키지 않고 제1라이너막패턴(25A)을 선택적으로 제거할 수 있다.
상술한 바와 같이, 하드마스크막(24), 제1라이너막패턴(25A), 제2라이너막패턴(27A), 희생막(26B) 및 희생스페이서(28)을 통틀어 '절연막'이라 약칭한다. 따라서, 절연막은 바디(22)의 어느 하나의 측벽 일부를 노출시키는 측벽콘택(32)을 제공한다.
측벽콘택(32)은 실시예의 측벽콘택(308)에 대응한다.
도 2j에 도시된 바와 같이, 도우프드 제3라이너막(30A)을 제거한다. 이때, 도우프드 제3라이너막(30A)과 희생막(26B)이 동일하게 폴리실리콘이므로, 동시에 제거된다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
300 : 기판 301 : 트렌치
302 : 하드마스크막 303 : 바디
304 : 제1라이너막 305 : 제2라이너막
306 : 희생막 307 : 희생스페이서
308 : 측벽콘택 309 : 플라즈마도핑
310 : 접합 311A : 보호막패턴
313 : 매립비트라인

Claims (11)

  1. 기판을 식각하여 측벽을 갖는 바디를 형성하는 단계;
    상기 바디의 측벽을 덮는 라이너막을 형성하는 단계;
    상기 바디 사이의 트렌치를 부분 갭필하는 희생막을 형성하는 단계;
    상기 라이너막 상에서 상기 바디의 어느 하나의 측벽을 덮는 스페이서를 형성하는 단계;
    상기 라이너막의 일부를 제거하여 상기 바디의 다른 하나의 측벽 일부를 노출시키는 측벽콘택을 형성하는 단계;
    플라즈마 도핑을 실시하여 상기 노출된 측벽에 접합을 형성하는 단계;
    상기 접합의 표면에 보호막패턴을 형성하는 단계; 및
    상기 스페이서를 제거하는 단계
    를 포함하는 반도체장치 제조 방법.
  2. 제1항에 있어서,
    상기 보호막패턴은 산화막을 포함하는 반도체장치 제조 방법.
  3. 제1항에 있어서,
    상기 보호막패턴은 실리콘산화막으로 형성하는 반도체장치 제조 방법.
  4. 제1항에 있어서,
    상기 보호막패턴을 형성하는 단계는,
    상기 접합이 형성된 구조의 전면에 보호막을 형성하는 단계; 및
    상기 보호막을 에치백하여 상기 접합의 표면을 덮는 상기 보호막패턴을 형성하는 단계
    를 포함하는 반도체장치 제조 방법.
  5. 제4항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 플라즈마도핑이 진행된 장비 내에서 인시튜로 진행하는 반도체장치 제조 방법.
  6. 제5항에 있어서,
    상기 보호막을 형성하는 단계는,
    상기 플라즈마도핑이 진행된 장비 내에 산소가스를 주입하여 플라즈마방식으로 형성하는 반도체장치 제조 방법.
  7. 제4항에 있어서,
    상기 보호막을 형성하는 단계는,
    저온산화막 증착 장비를 이용하여 진행하는 반도체장치 제조 방법.
  8. 제1항에 있어서,
    상기 보호막패턴은 10?100Å의 두께로 형성하는 반도체장치 제조 방법.
  9. 제1항에 있어서,
    상기 플라즈마도핑은 인 또는 비소를 도핑하는 반도체장치 제조 방법.
  10. 제1항에 있어서,
    상기 스페이서는 티타늄질화막으로 형성하는 반도체장치 제조 방법.

  11. 제1항에 있어서,
    상기 스페이서를 제거하는 단계 이후에,
    상기 접합에 도핑된 도펀트의 활성화를 위한 어닐링 단계;
    상기 보호막패턴을 제거하는 단계;
    상기 희생막을 제거하는 단계; 및
    상기 바디 사이를 부분 매립하면서 상기 접합과 전기적으로 연결되는 매립비트라인을 형성하는 단계
    를 더 포함하는 반도체장치 제조 방법.
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