KR20120048818A - 측벽콘택을 구비한 반도체장치 제조 방법 - Google Patents
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Abstract
본 발명은 측벽콘택 형성시 공정마진을 확보하고 공정을 단순화할 수 있는 반도체장치 제조 방법을 제공하기 위한 것으로 본 발명의 반도체장치 제조 방법은 트렌치에 의해 분리된 복수의 필라구조체를 형성하는 단계; 상기 필라구조체의 측벽 및 트렌치의 바닥을 덮는 라이너막과 상기 라이너막 상에서 상기 트렌치를 부분 갭필하는 희생막을 형성하는 단계; 상기 희생막의 표면 상에 식각정지막을 형성하는 단계; 상기 식각정지막을 포함한 필라구조체의 전면에 마스킹막을 형성하는 단계; 상기 필라구조체의 어느 하나의 측벽에 형성된 마스킹막은 도핑시키고 상기 필라구조체의 다른 하나의 측벽에 형성된 마스킹막은 언도핑시키는 선택적 이온주입을 실시하는 단계; 상기 마스킹막의 언도핑영역을 제거하는 단계; 및 상기 제거된 언도핑영역에 의해 노출된 상기 라이너막을 일부 제거하여 상기 필라구조체의 다른 하나의 측벽을 노출시키는 측벽콘택을 형성하는 단계를 포함하며, 상술한 본 발명은 희생막(폴리실리콘) 에치백 공정 진행 후에 마스킹막에 이온주입공정을 진행함에 따라 공정 마진(Margin)을 높일 수 있고, 공정을 단순화할 수 있다.
Description
본 발명은 반도체장치 제조 방법에 관한 것으로서, 특히 측벽콘택을 구비한 반도체장치 제조 방법에 관한 것이다.
수직트랜지스터(Vertical Transistor) 구조의 셀(Cell)에서 매립비트라인(Buried bitline; BBL)을 사용하는 경우 하나의 매립비트라인(BBL)에 2개의 셀이 인접하게 된다. 하나의 매립비트라인(BBL)에 하나의 셀이 구동하기 위해서는 어느 하나의 활성영역은 절연시키면서 다른 하나의 활성영역에 콘택을 형성하는 OSC(One-Side-Contact) 공정이 필요하다. 이하, 'OSC 공정'은 측벽콘택 공정이라 약칭하기로 한다. 측벽콘택 공정을 이용한 수직트랜지스터 구조의 셀에서 활성영역은 트렌치에 의해 분리된 바디(body) 및 바디 상에 형성된 필라(pillar)로 이루어진다. 매립비트라인(BBL)은 바디 사이의 트렌치를 매립하고, 워드라인(또는 수직게이트)은 필라의 측벽에 인접하여 매립비트라인과 교차하는 방향으로 연장된다. 워드라인에 의해 수직방향의 채널이 형성된다.
측벽콘택 공정은 활성영역과 매립비트라인(BBL)간의 연결을 위해 활성영역인 바디의 어느 하나의 측벽(One sidewall) 일부를 노출시켜야 한다. 그리고, 노출된 바디의 어느 하나의 측벽 일부에 도펀트를 주입 또는 확산시켜 접합을 형성하고, 매립비트라인(BBL)과 바디는 접합(Junction)을 통해 전기적으로 연결된다.
그러나, 활성영역이 높은 종횡비를 갖기 때문에 측벽콘택을 형성하기 위한 공정 공정 난이도가 높고 측벽콘택의 특성을 균일하게 확보하기 어렵다. 결국 반도체장치의 전기적 특성의 열화가 발생한다.
본 발명은 측벽콘택 형성시 공정마진을 확보하고 공정을 단순화할 수 있는 반도체장치 제조 방법을 제공하는데 그 목적이 있다.
상기 목적을 달성하기 위한 본 발명의 반도체장치 제조 방법은 트렌치에 의해 분리된 복수의 필라구조체를 형성하는 단계; 상기 필라구조체의 측벽 및 트렌치의 바닥을 덮는 라이너막과 상기 라이너막 상에서 상기 트렌치를 부분 갭필하는 희생막을 형성하는 단계; 상기 희생막의 표면 상에 식각정지막을 형성하는 단계; 상기 식각정지막을 포함한 필라구조체의 전면에 마스킹막을 형성하는 단계; 상기 필라구조체의 어느 하나의 측벽에 형성된 마스킹막은 도핑시키고 상기 필라구조체의 다른 하나의 측벽에 형성된 마스킹막은 언도핑시키는 선택적 이온주입을 실시하는 단계; 상기 마스킹막의 언도핑영역을 제거하는 단계; 및 상기 제거된 언도핑영역에 의해 노출된 상기 라이너막을 일부 제거하여 상기 필라구조체의 다른 하나의 측벽을 노출시키는 측벽콘택을 형성하는 단계를 포함하는 것을 특징으로 한다.
상술한 본 발명은 희생막(폴리실리콘) 에치백 공정 진행 후에 마스킹막에 이온주입공정을 진행함에 따라 공정 마진(Margin)을 높일 수 있고, 공정을 단순화할 수 있다.
도 1a 내지 도 1k는 본발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
이하, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자가 본 발명의 기술적 사상을 용이하게 실시할 수 있을 정도로 상세히 설명하기 위하여, 본 발명의 가장 바람직한 실시예를 첨부 도면을 참조하여 설명하기로 한다.
도 1a 내지 도 1k는 본발명의 실시예에 따른 반도체장치 제조 방법을 도시한 공정 단면도이다.
도 1a에 도시된 바와 같이, 하드마스크막패턴(24)을 식각배리어로 기판(21)을 식각하여 바디(Body, 22)를 형성한다. 기판(21)은 실리콘기판(Silicon substrate)을 포함하고, 이에 따라 바디(22)는 실리콘바디(Silicon body)를 포함한다. 바디(22)는 트렌치(Trench, 23)에 의해 분리된다. 바디(22)를 포함한 전면에 절연막으로서 제1라이너막(25)을 형성한다. 제1라이너막(25)은 실리콘산화막(Silicon oxide) 등의 산화막을 포함한다. 바디(22)는 라인(Line) 형태의 필라(Pillar) 구조이다. 바디(22) 및 하드마스크막패턴(24)의 구조를 필라구조체라 약칭하고, 복수의 필라구조체는 트렌치(23)에 의해 분리된다.
제1라이너막(25) 상에 트렌치(23)를 갭필하는 희생막(26)을 형성한다. 희생막(26)은 언도우프드 폴리실리콘(Undoped polysilicon) 또는 비정질실리콘(Amorphous silicon)을 포함한다.
도 1b에 도시된 바와 같이, 하드마스크막패턴(24)의 표면이 드러날때까지 희생막(26)을 평탄화한다. 희생막(26)의 평탄화는 화학적기계적연마(Chmiecal Mechanical Polishing; CMP) 공정을 포함한다. 연속하여 에치백 공정(Etch-back process)을 진행한다. 이와 같은 에치백 공정 후에 희생막패턴(26A)은 바디(22) 사이를 부분 갭필하는 형태로 잔류하여 제1리세스(R1)를 제공한다. 화학적기계적연마(CMP) 공정시 하드마스크막패턴(24) 상의 제1라이너막(25)이 연마될 수 있다. 이에 따라, 하드마스크막패턴(24)과 트렌치(23)의 양쪽 측벽을 덮는 제1라이너막패턴(25A)이 잔류한다. 제1라이너막패턴(25A)은 트렌치(23)의 바닥도 덮는다.
이어서, 습식식각(Wet etch)을 이용하여 제1라이너막패턴(25A)을 슬리밍(slimming)한다. 이때, 습식식각 시간을 조절하므로써 바디(22)의 측벽에서 제1라이너막패턴(25A)이 일정 두께를 갖고 잔류하도록 한다.
도 1c에 도시된 바와 같이, 희생막패턴(26A)을 포함한 전면에 절연막으로서 제2라이너막(27)을 형성한다. 제2라이너막(27)은 실리콘질화막 등의 질화막을 포함한다. 제2라이너막(27)은 제1라이너막패턴(25A)의 슬리밍된 두께와 동일하게 형성한다.
도 1d에 도시된 바와 같이, 제2라이너막(27)을 선택적으로 식각한다. 이에 따라 제1라이너막패턴(25A)의 슬리밍 영역에 제2라이너막패턴(27A)이 형성된다. 제2라이너막패턴(27A)을 형성하기 위해 에치백 공정을 적용할 수 있고, 이로써, 제2라이너막패턴(27A)은 스페이서 형태가 된다.
계속해서, 제2라이너막패턴(27A)을 식각장벽으로 하여 희생막패턴(26A)을 일정 깊이 리세스시킨다. 이에 따라, 제1라이너막패턴(25A)의 일부 표면을 노출시키는 제2리세스(R2)가 형성된다. 제2리세스(R2)를 형성시키는 희생막패턴(26A)은 도면부호 '26B'가 된다. 희생막패턴(26B)이 폴리실리콘을 포함하는 경우, 에치백 공정을 이용하여 리세스시킨다.
도 1e에 도시된 바와 같이, 희생막패턴(26B)의 표면에 제3라이너막(28)을 형성한다. 제3라이너막(28)은 후속 희생막패턴 스트립 공정시 식각정지막(Etch Stopper) 역할을 한다. 제3라이너막(28)은 실리콘산화막 등의 산화막을 포함한다. 예컨대, 제3라이너막(28)은 희생막패턴(26B)의 표면을 산화시켜 형성하거나 또는 제2리세스를 포함한 전체 구조 상에 증착하여 형성할 수 있다. 이하, 실시예에서는 희생막패턴(26B)의 표면을 산화시켜 형성한 경우이다. 제3라이너막(28)은 100Å 두께로 형성한다.
도 1f에 도시된 바와 같이, 제3라이너막(28)을 포함한 전면에 제4라이너막(29)을 형성한다. 제4라이너막(29)은 폴리실리콘, 바람직하게는 언도우프드 폴리실리콘을 포함한다. 제4라이너막(29)은 마스킹막(Masking layer)으로 사용된다.
도 1g에 도시된 바와 같이, 틸트이온주입(30)을 진행한다. 틸트이온주입(30)은 일정 각도로 틸트를 주어 도펀트(Dopnat)를 이온주입한다. 제4라이너막(29) 중에서 일부에 도펀트가 주입된다. 틸트이온주입(30) 공정은 소정의 틸트각을 갖고 진행된다. 소정의 틸트각은 약 15?45°의 범위를 포함한다. 이온빔(Ion beam)은 하드마스크막패턴(24)에 의해 일부가 새도우(Shadow)된다. 따라서, 제4라이너막(29)의 일부는 도핑되지만 나머지는 언도우프드로 잔류한다. 예를 들어, 이온주입되는 도펀트는 P형 도펀트, 바람직하게 보론(Boron)이며, 보론을 이온주입하기 위해 도펀트소스는 BF2를 사용한다. 그 결과, 제4라이너막(29)의 일부는 언도우프드로 잔류하는데, 이 부분은 하드마스크막패턴(24)의 왼쪽에 인접하는 부분이다.
이와 같은 도펀트의 틸트이온주입(30)에 의해 제4라이너막 중 하드마스크막패턴(24)의 상부면에 형성된 부분과 하드마스크막패턴(24)의 오른쪽에 인접하는 일부는 도펀트가 도핑된 도우프드 제4라이너막(Doped liner, 29A)이 된다. 도펀트가 주입되지 않은 제4라이너막은 언도우프드 제4라이너막(29B)이 된다. 제4라이너막이 언도우프드 폴리실리콘을 포함하는 경우, 도우프드 제4라이너막(29A)은 도우프드 폴리실리콘이 되고, 언도우프드 제4라이너막(29B)은 언도우프드 폴리실리콘이 된다.
한편, 제4라이너막(29)의 이온주입되는 영역이 넓어짐에 따라 틸트이온주입(30)은 15°(A), 30°(B) 및 45°(C)로 적어도 3회 진행하여 넓어진 영역에 충분히 이온주입이 이루어지도록 한다. 즉, 도우프드 제4라이너막(29A)이 적어도 제3라이너막(28)의 표면 일부를 덮도록 한다.
도 1h에 도시된 바와 같이, 언도우프드 제4라이너막(29B)을 제거한다. 여기서, 제4라이너막으로 사용된 폴리실리콘은 도펀트의 도핑 유무에 따라 식각속도의 차이가 발생한다. 특히, 도펀트가 주입되지 않은 언도우프드 폴리실리콘은 습식식각속도가 빠르다. 따라서, 언도우프드 폴리실리콘만을 습식식각할 수 있는 선택비가 높은 케미컬을 이용하여 언도우프드 폴리실리콘을 선택적으로 제거한다. 언도우프드 제4라이너막(29B)은 습식식각(Wet etching) 또는 습식세정(Wet cleaning)을 이용하여 제거한다.
위와 같이 언도우프드 제4라이너막(29B)을 제거하면, 도우프드 제4라이너막막(29A)만 잔류한다. 그리고, 언도우프드 제4라이너막(29B)이 제거됨에 따라 제1라이너막패턴(25A)의 일부가 노출된다.
도 1i에 도시된 바와 같이, 바디(22)의 측벽 일부를 노출시키기 위해 세정 공정(Cleaning process)을 진행한다. 세정 공정은 습식세정(Wet cleaning)을 포함한다. 습식세정은 불산(HF), BOE(Buffered Oxide Etchant) 등을 이용한다. 습식세정을 이용하면, 제1라이너막패턴(25A)의 일부가 제거되어 측벽콘택(31)이 형성된다. 제1라이너막패턴(25A)의 일부를 제거할 때, 제3라이너막(28)도 제거된다. 세정공정시에 도우프드 제4라이너막(29A)이 마스킹막 역할을 한다.
도 1j에 도시된 바와 같이, 희생막패턴(26B)을 제거한다. 희생막패턴(26B)과 제4라이너막이 폴리실리콘을 포함하므로, 희생막패턴(26B) 제거시에 도우프드 제4라이너막(29A)도 동시에 제거한다.
상술한 바와 같이, 하드마스크막패턴(24), 제1라이너패턴(25A), 제2라이너막패턴(27A)을 통틀어 '절연막'이라 약칭한다. 따라서, 절연막은 바디(22)의 어느 하나의 측벽 일부를 노출시키는 측벽콘택(31)을 제공한다.
도 1k에 도시된 바와 같이, 측벽콘택(31)에 의해 노출된 바디(22)의 어느 하나의 측벽에 접합영역(32)을 형성한다. 접합영역(32)은 이온주입방식, 플라즈마도핑방식을 이용하여 형성할 수 있다. 또한, 접합영역(32)은 도우프드 폴리실리콘과 같은 도우프드막을 갭필한 후 열처리를 실시하여 형성할 수도 있다. 도우프드막에 도핑된 도펀트는 인(Ph) 등의 N형 불순물을 포함할 수 있다. 따라서, 접합영역(32)은 N형 접합(N type junction)이 된다.
다음으로, 접합영역(32)에 연결되며 트렌치(23)를 부분 매립하는 매립비트라인(33)을 형성한다. 매립비트라인(33)은 티타늄막(Ti), 티타늄질화막(TiN) 및 텅스텐막(W)을 포함한다. 예컨대, 매립비트라인(33)은 티타늄막과 티타늄질화막을 얇게 형성한 후, 텅스텐막을 갭필하여 형성한다. 이후, 평탄화 및 에치백을 진행하여 트렌치(23)를 부분 매립하는 높이가 되도록 한다. 티타늄막과 티타늄질화막은 배리어금속(Barrer metal)이다. 필요한 경우, 배리어금속을 형성한 이후에 접합영역(32)의 표면에 실리사이드(Slicide)를 형성할 수도 있다. 실리사이드는 접합영역(32)과 매립비트라인(33)간의 오믹콘택(Ohmic contact)으로서, 콘택저항을 낮추게 된다.
위와 같이, 매립비트라인(33)이 금속막으로 형성되므로 저항이 낮다. 또한, 하나의 접합영역(32)에 하나의 매립비트라인(33)만 연결되므로 고집적화가 유리하다.
전술한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
21: 기판 22 : 바디
23 : 트렌치 24 : 하드마스크막패턴
25A : 제1라이너막패턴 26A, 26B : 희생막패턴
27A : 제2라이너막패턴 28 : 제3라이너막
29A : 도우프드 제4라이너막 31 : 측벽콘택
32 : 접합영역 33 : 매립비트라인
23 : 트렌치 24 : 하드마스크막패턴
25A : 제1라이너막패턴 26A, 26B : 희생막패턴
27A : 제2라이너막패턴 28 : 제3라이너막
29A : 도우프드 제4라이너막 31 : 측벽콘택
32 : 접합영역 33 : 매립비트라인
Claims (10)
- 트렌치에 의해 분리된 복수의 필라구조체를 형성하는 단계;
상기 필라구조체의 측벽 및 트렌치의 바닥을 덮는 라이너막과 상기 라이너막 상에서 상기 트렌치를 부분 갭필하는 희생막을 형성하는 단계;
상기 희생막의 표면 상에 식각정지막을 형성하는 단계;
상기 식각정지막을 포함한 필라구조체의 전면에 마스킹막을 형성하는 단계;
상기 필라구조체의 어느 하나의 측벽에 형성된 마스킹막은 도핑시키고 상기 필라구조체의 다른 하나의 측벽에 형성된 마스킹막은 언도핑시키는 선택적 이온주입을 실시하는 단계;
상기 마스킹막의 언도핑영역을 제거하는 단계; 및
상기 제거된 언도핑영역에 의해 노출된 상기 라이너막을 일부 제거하여 상기 필라구조체의 다른 하나의 측벽을 노출시키는 측벽콘택을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 식각정지막을 형성하는 단계는,
상기 희생막의 표면을 산화시키는 단계를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 식각정지막은, 산화막을 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 희생막은 폴리실리콘을 포함하고, 상기 식각정지막은 상기 폴리실리콘을 산화시킨 실리콘산화막을 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 라이너막과 희생막을 형성하는 단계는,
상기 트렌치 및 필라구조체를 포함한 전면에 제1라이너막을 형성하는 단계;
상기 제1라이너막 상에 상기 트렌치를 갭필하는 희생막을 형성하는 단계;
상기 희생막을 리세스시키는 단계;
상기 리세스된 희생막 상부에 노출된 상기 제1라이너막을 슬리밍하는 단계; 및
상기 제1라이너막의 슬리밍된 영역에 제2라이너막을 형성하는 단계
를 포함하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 선택적 이온주입을 실시하는 단계는,
틸트이온주입을 실시하는 반도체장치 제조 방법.
- 제1항에 있어서,
상기 선택적 이온주입을 실시하는 단계는,
상기 마스킹막의 도핑영역이 상기 식각정지막의 표면 일부를 덮도록 틸트이온주입을 실시하는 반도체장치 제조 방법.
- 제7항에 있어서,
상기 틸트이온주입은,
15?45°범위의 틸트각도로 진행하는 반도체장치 제조 방법.
- 제8항에 있어서,
상기 틸트이온주입은, 15°, 30° 및 45°로 하여 3회 진행하는 반도체장치 제조 방법. - 제1항에 있어서,
상기 복수의 필라구조체를 형성하는 단계는,
기판 상에 하드마스크막패턴을 형성하는 단계; 및
상기 하드마스크막패턴을 식각배리어로 상기 기판을 식각하여 상기 트렌치에 의해 분리되는 상기 바디를 형성하는 단계
를 포함하는 반도체장치 제조 방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100110194A KR20120048818A (ko) | 2010-11-08 | 2010-11-08 | 측벽콘택을 구비한 반도체장치 제조 방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020100110194A KR20120048818A (ko) | 2010-11-08 | 2010-11-08 | 측벽콘택을 구비한 반도체장치 제조 방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20120048818A true KR20120048818A (ko) | 2012-05-16 |
Family
ID=46266917
Family Applications (1)
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| KR1020100110194A KR20120048818A (ko) | 2010-11-08 | 2010-11-08 | 측벽콘택을 구비한 반도체장치 제조 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20120048818A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US9559101B2 (en) | 2012-06-22 | 2017-01-31 | Samsung Electronics Co., Ltd. | Semiconductor device with impurity-doped region and method of fabricating the same |
| US9666798B1 (en) | 2016-02-02 | 2017-05-30 | SK Hynix Inc. | Switching elements, resistive random access memory devices including the same, and methods of manufacturing the switching elements and the resistive random access memory devices |
| KR20170086907A (ko) * | 2016-01-19 | 2017-07-27 | 한국전자통신연구원 | 반도체 소자의 선택적 도핑 방법 |
-
2010
- 2010-11-08 KR KR1020100110194A patent/KR20120048818A/ko not_active Application Discontinuation
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| US10332878B2 (en) | 2012-06-22 | 2019-06-25 | Samsung Electronics Co., Ltd. | Semiconductor device with impurity-doped region and method of fabricating the same |
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