KR20170086907A - 반도체 소자의 선택적 도핑 방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 선택적 도핑 방법에 관한 것이다.
이에 따른 본 발명은, 반도체 소자의 선택적 도핑 방법으로, 기판상에 증착된 희생층 상에 도핑 영역을 정의하기 위한 마스크 층을 형성하는 단계, 상기 마스크 층 상에 증착되는 도펀트 물질을 상기 기판 내부로 확산하여 도핑 영역을 형성하는 제1 열처리 단계, 상기 도핑 영역으로 확산된 도펀트 물질을 활성화 하는 제2 열처리 단계 및 상기 희생층을 제거하는 단계를 포함하는 것을 특징으로 하는 선택적 도핑 방법에 관한 것이다.
이에 따른 본 발명은, 반도체 소자의 선택적 도핑 방법으로, 기판상에 증착된 희생층 상에 도핑 영역을 정의하기 위한 마스크 층을 형성하는 단계, 상기 마스크 층 상에 증착되는 도펀트 물질을 상기 기판 내부로 확산하여 도핑 영역을 형성하는 제1 열처리 단계, 상기 도핑 영역으로 확산된 도펀트 물질을 활성화 하는 제2 열처리 단계 및 상기 희생층을 제거하는 단계를 포함하는 것을 특징으로 하는 선택적 도핑 방법에 관한 것이다.
Description
본 발명은 반도체 소자의 선택적 도핑 방법에 관한 것이다.
InP 기반의 III-V 화합물 반도체는 직접 천이형 반도체로서 광전효율이 높고 이종 에피층들간 격자상수 일치 성장이 가능하여, InP 기반의 Ⅲ-V 화합물 반도체를 이용하여 박막을 제조하면, 고품질의 박막을 얻을 수 있다. 또한, InP 기반의 III-V 화합물 반도체는 물리적 화학적 식각 공정이 용이하여 다양한 소자 제작이 가능하기 때문에, 반도체 레이저 다이오드, 모듈레이터, 광검출기 등 광통신용 광소자에 필수적으로 사용되고 있다.
초고속 광통신 시스템에 사용되는 모듈레이터나 아발란치 광 검출기 (Avalanche Photo Detector; 이하 APD) 소자는 전체 영역이 아닌 선택적 도핑 영역을 갖는 에피를 필요로 한다. 구체적으로, 모듈레이터는 도파로 부분에 주기적으로 전기 주입을 수행함으로써, 광변조를 하기 때문에 주기적으로 구성되는 도핑층을 필요로 하고, APD는 중앙의 접합부에서만 높은 전기장을 필요로 하기 때문에 가드링 구조의 도핑층을 필요로 한다. 이를 위해, 따라서 선택적 도핑 영역을 갖는 에피 제작을 위하여 패턴 식각 방법, 재성장 방법, 열 확산 방법, 이온 임플란트 방법 등 다양한 제조 방법이 이용되고 있다.
그러나 종래 기술에 따른 식각 방법을 사용하여 에피를 제작하는 경우, 표면 결함뿐 아니라 빛 산란으로 인한 손실이 발생하는 문제가 있다. 또한, 종래 기술에 따른 재성장 방법을 이용하면 경계면에서 결함이 발생하며, 에피층을 일치시키는데 어려움이 있다는 문제점을 갖는다.
이러한 문제를 피하기 위해 종래에는 열 확산 방법을 이용하기도 했는데, 열 확산 방법은 확산 속도 조절이 어렵기 때문에, 얇은 에피층을 갖는 소자를 위한 사용에 제한 따른다는 문제점을 갖는다.
본 발명은 상기한 문제점을 해결하기 위한 것으로, 희생층의 삽입/제거 및 열 확산을 이용하여 도펀트를 주입함으로써, InP 및 GaAs 기반 에피층의 위치별 도핑 농도 및 도핑 깊이를 조절할 수 있도록 하는 반도체 소자의 선택적 도핑 방법을 제공한다.
상술한 과제를 해결하기 위한 본 발명에 따른 반도체 소자의 선택적 도핑 방법은, 기판상에 증착된 희생층 상에 도핑 영역을 정의하기 위한 마스크 층을 형성하는 단계, 상기 마스크 층 상에 증착되는 도펀트 물질을 상기 기판 내부로 확산하여 도핑 영역을 형성하는 제1 열처리 단계, 상기 도핑 영역으로 확산된 도펀트 물질을 활성화하는 제2 열처리 단계 및 상기 희생층을 제거하는 단계를 포함하는 것을 특징으로 한다.
본 발명에 따른 반도체 소자의 선택적 도핑 방법은, 희생층 조절을 통한 도핑 농도와 깊이 제어가 가능하도록 함으로써, 도핑 영역의 에피층이 얇은 경우에도 선택적 도핑을 용이하게 하고, 에피층의 두께 선택에 대한 제약이 줄어들도록 한다.
또한, 본 발명에 따른 반도체 소자의 선택적 도핑 방법은, 주기적으로 구성되는 도핑 영역을 요구하는 모듈레이터 소자 또는 가드링 구조의 도핑 영역을 요구하는 APD 소자를 포함하여 정교한 도핑을 필요로 하는 광통신 반도체 소자를 위해 이용될 수 있다.
또한, 본 발명에 따른 반도체 소자의 선택적 도핑 방법은, 열처리 및 습식 식각 등 비교적 단순한 공정을 이용함으로써, 반도체 소자의 제작 시간을 단축시키고 비용을 줄일 수 있도록 한다.
또한, 본 발명에 따른 반도체 소자의 선택적 도핑 방법은, 종래 기술에 따른 식각 방법이나 재성장 방법에 비하여 표면이나 경계면의 결함이 적게 발생하고, 에피층의 품질 저하 없이 선택적 도핑을 수행할 수 있는 장점을 갖는다.
도 1 내지 도 6은 본 발명에 따른 반도체 소자의 선택적 도핑 방법을 설명하기 위한 도면이다.
도 7은 본 발명에 따른 반도체 소자의 선택적 도핑 방법에 따라 제작된 도핑층의 깊이에 따른 도핑 농도를 이차 이온 질량 분석기를 통해 측정한 그래프이다.
도 7은 본 발명에 따른 반도체 소자의 선택적 도핑 방법에 따라 제작된 도핑층의 깊이에 따른 도핑 농도를 이차 이온 질량 분석기를 통해 측정한 그래프이다.
본 명세서의 실시 예를 설명함에 있어 관련된 공지 구성 또는 기능에 대한 구체적인 설명이 본 명세서의 요지를 흐릴 수 있다고 판단되는 경우, 그 상세한 설명은 생략될 수 있다.
본 명세서에서 사용되는 "포함한다," "포함할 수 있다." 등의 표현은 개시된 해당 기능, 동작, 구성요소 등의 존재를 가리키며, 추가적인 하나 이상의 기능, 동작, 구성요소 등을 제한하지 않는다. 또한, 본 명세서에서, "포함하다." 또는 "가지다." 등의 용어는 명세서상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 명세서에서 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다.
이하, 첨부된 도면을 참조하여 본 발명을 설명한다.
도 1은 본 발명에 따른 반도체 소자의 선택적 도핑 방법을 설명하기 위한 도면이다.
본 발명에 따른 반도체 소자의 선택적 도핑 방법은, 화합물 반도체 소자의 제작에 적용될 수 있으며, 특히, 인듐(Indium, 이하 In), 갈륨(Gallium, 이하 Ga) 등의 3족 원소와 인화물(Phosphide, 이하 P), 비소화물(Arsenide, 이하 As) 등의 5족 원소가 결합한 화합물 반도체 기반의 반도체 소자 제작에 적용될 수 있다.
본 발명에 따른 반도체 소자의 선택적 도핑 방법은, 마스크 패터닝 공정, 열 확산을 이용한 도펀트 주입 공정, 희생층 삽입/제거 공정을 통해 최종적으로 선택적 도핑 영역을 갖는 에피층을 제작할 수 있도록 한다.
도 1은 희생층 상에 마스크 물질을 증착하여 패터닝하는 마스크 패터닝 공정을 나타낸 도면이다.
도 1을 참조하면, 본 발명에 있어서, 반도체 소자 제작을 위한 기판(Substrate)(1) 및 주층(Main Layer)(2) 상에 희생층(Sacrificing Layer)(캐핑층(Capping Layer))(4)이 형성(삽입)된다. 다양한 실시 예에서, 희생층(4)과 주층(2) 사이에는 에치 스탑층(Etch Stop Layer; ESL)(3)이 형성될 수 있다.
기판(1)은, 예를 들어, InP, GaAs 또는 Si로 구성될 수 있다. 주층(2)은, 예를 들어, InP, InGaAsP 또는 GaAs로 구성될 수 있다. 에치 스탑층(3)은, 예를 들어, InGaAs 또는 GaAs로 구성될 수 있다.
본 발명의 다양한 실시 예에서, 희생층(4)은 주층(2), 또는 에치 스탑층(3) 상에 에피택시 성장으로 형성될 수 있다. 본 발명의 다양한 실시 예에서, 희생층(4)은 InP 또는 InGaAs 등의 화합물로 구성될 수 있으며, 이에 한정되지 않고 주층(2) 상에서 에피택시 성장 가능한 다양한 물질로 구성될 수 있다. 본 발명의 다양한 실시 예에서, 희생층(4)은 0.01 μm 내지 2 μm 두께로 형성될 수 있다.
본 발명에 따른 방법은, 희생층(4) 상에 마스크 물질을 증착하고, 선택적 도핑을 수행할 도핑 영역을 따라 증착된 마스크 물질을 패터닝하여 마스크층(5)을 형성한다. 마스크 물질은, 예를 들어, SiOx, SiNx, TiOx, TiNx, Ni, Ti 등의 물질이 이용될 수 있다. 본 발명의 다양한 실시 예에서, 마스크층(5)은 20nm 내지 200nm 두께로 증착될 수 있다. 희생층(4) 상에 증착된 마스크 물질의 패터닝은, 포토 리소그라피 또는 비빔 리소그라피를 이용하여 수행될 수 있다.
도 2는 마스크층(5) 상에 도핑을 위한 도펀트 물질을 증착하는 공정을 나타낸 도면이다.
도 2를 참조하면, 본 발명에 따른 방법은, 패터닝된 마스크 물질상에 도펀트로 쓰일 물질을 증착하여 도핑 물질층(Doping Material Layer)(6)을 형성한다. 일 실시 예에서, p 타입 반도체 소자를 제조하는 경우, 도펀트 물질은 ZnPx, ZnSx 등일 수 있다.
다양한 실시 예에서, 도핑 물질층(6) 상에는, 이후의 도펀트 물질 확산을 위한 제1 열처리에서 도펀트 물질을 보호하기 위해 제1 보호층(7)이 증착될 수 있다. 제1 보호층(7)은 도핑 물질층(6)을 덮도록 형성되며, SiOx, SiNx, TiOx, TiNx, Ni, Ti 등의 물질로 구성될 수 있다.
도 3은 열처리를 통한 도펀트 물질 확산 공정을 나타낸 도면이다.
도 3을 참조하면, 본 발명에 따른 방법은 제1 열처리를 통해 도핑 물질층(6)을 구성하는 도펀트 물질을 하위층(희생층(4), 에치 스탑층(3), 주층(2))으로 확산시킨다. 제1 열처리를 통해 하위층으로 확산된 도펀트 물질은 선택적 도핑에 따른 도핑 영역(6')을 형성한다.
본 발명에 따른 방법은, 제1 열처리의 수행 온도 및 수행 시간을 제어함으로써, 도핑 영역(6')의 도핑 농도와 깊이를 효율적으로 조절한다.
본 발명의 다양한 실시 예에서, 제1 열처리는 400℃ 내지 600℃에서 수행될 수 있다. 본 발명의 다양한 실시 예에서, 제1 열처리 수행 시간은 주층(2)의 두께에 따라 결정될 수 있으며, 주층(2)의 두께가 얇아서 결정된 열처리 수행 시간이 5분 이하인 경우, 희생층(4)의 두께를 조절하여 열처리 수행 시간을 제어할 수 있다. 다양한 실시 예에서, 제1 열처리는 3 내지 60분의 시간 동안 수행될 수 있다.
도 4는 본 발명에 있어서, 도펀트 물질의 활성화 공정 이전 단계의 공정을 나타낸 도면이다.
도 4를 참조하면, 본 발명에 따른 방법은, 도펀트 물질의 활성화 공정 이전에, 제1 보호층(7), 도핑 물질층(6) 및 마스크층(5)을 제거하고, 제2 보호층(8)을 증착할 수 있다.
제1 보호층(7), 도핑 물질층(6) 및 마스크층(5)은 습식 식각 공정을 통해 모두 제거될 수 있다. 제1 보호층(7), 도핑 물질층(6) 및 마스크층(5)이 제거된 이후에는, 도 4에 도시된 바와 같이 도핑 영역(6')을 포함하는 희생층(4), 에치 스탑층(3), 주층(2)만이 남게 된다.
다양한 실시 예에서, 제1 보호층(7), 도핑 물질층(6) 및 마스크층(5)이 제거됨에 따라 노출되는, 도핑 영역(6')이 포함된 희생층(4) 상에는, 이후의 도펀트 물질 활성화를 위한 제2 열처리에서 도펀트 물질을 보호하기 위해 제2 보호층(8)이 증착될 수 있다. 제2 보호층(8)은 도핑 물질층(6)을 덮도록 형성되며, SiOx, SiNx, TiOx, TiNx, Ni, Ti 등의 물질로 구성될 수 있다.
도 5는 도펀트 물질의 활성화 공정을 나타낸 도면이다.
도 5를 참조하면, 본 발명에 따른 방법은 제2 열처리를 통해 도핑 영역(6')을 구성하는 도펀트 물질을 활성화시킨다. 활성화를 위한 제2 열처리는, 제1 열처리와 동일한 온도로 수행될 수 있다. 또는, 일 실시 예에서, 제2 열처리는 400℃ 내지 600℃에서 수행될 수 있다. 다양한 실시 예에서, 제2 열처리는 3 내지 10분의 시간 동안 수행될 수 있다.
본 발명의 다양한 실시 예에서, 도 5에 도시된 바와 같이 제2 열처리 이후에 제2 보호층(8)은 제거될 수 있다. 제2 보호층(8)은 습식 식각 공정을 통해 제거될 수 있다.
도 6은 희생층 제거 공정을 나타낸 도면이다.
도 6을 참조하면, 본 발명에 따른 방법은, 희생층(4)을 제거하여 최종적인 에피층의 구조를 갖는 소자를 얻게 된다. 희생층(4)은 습식 식각 공정을 통해 제거될 수 있다. 다양한 실시 예에서, 목적에 따라 에치 스탑층(3)도 제거될 수 있다.
도 7은 본 발명에 따른 반도체 소자의 선택적 도핑 방법에 따라 제작된 도핑층의 깊이에 따른 도핑 농도를 이차 이온 질량 분석기를 통해 측정한 그래프이다.
도 7을 참조하면, 본 발명에 따른 방법은, 선택적 도핑 영역(6') 생성 이전에 희생층(4)을 형성하고, 선택적 도핑 영역(6') 생성 이후에 희생층(4)을 제거하는 공정을 포함하여, 주층(2)이 얇은 경우에도 희생층(4)의 두께를 이용하여 열처리의 수행 온도 및 시간을 보다 효율적으로 제어하고, 그에 따라 도핑 영역(6')의 깊이 및 농도를 용이하게 조절할 수 있다는 것을 확인할 수 있다.
본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자라면 본 발명의 본질적인 특성에서 벗어나지 않는 범위에서 다양한 수정 및 변형이 가능할 것이다. 그리고 본 명세서와 도면에 개시된 실시 예들은 본 발명의 내용을 쉽게 설명하고, 이해를 돕기 위해 특정 예를 제시한 것일 뿐이며, 본 발명의 범위를 한정하고자 하는 것은 아니다. 따라서 본 발명의 범위는 여기에 개시된 실시 예들 이외에도 본 발명의 기술적 사상을 바탕으로 도출되는 모든 변경 또는 변형된 형태가 본 발명의 범위에 포함되는 것으로 해석되어야 한다.
1: 기판
2: 주층
3: 에치 스탑층
4: 희생층
5: 마스크층
6: 도핑 물질층
6': 도핑 영역
7: 제1 보호층
8: 제2 보호층
2: 주층
3: 에치 스탑층
4: 희생층
5: 마스크층
6: 도핑 물질층
6': 도핑 영역
7: 제1 보호층
8: 제2 보호층
Claims (1)
- 반도체 소자의 선택적 도핑 방법으로,
기판상에 증착된 희생층 상에 도핑 영역을 정의하기 위한 마스크 층을 형성하는 단계;
상기 마스크 층 상에 증착되는 도펀트 물질을 상기 기판 내부로 확산하여 도핑 영역을 형성하는 제1 열처리 단계;
상기 도핑 영역으로 확산된 도펀트 물질을 활성화 하는 제2 열처리 단계; 및
상기 희생층을 제거하는 단계를 포함하는 것을 특징으로 하는 선택적 도핑 방법.
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| KR1020160006517A KR102312040B1 (ko) | 2016-01-19 | 2016-01-19 | 반도체 소자의 선택적 도핑 방법 |
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| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020160006517A KR102312040B1 (ko) | 2016-01-19 | 2016-01-19 | 반도체 소자의 선택적 도핑 방법 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| KR20170086907A true KR20170086907A (ko) | 2017-07-27 |
| KR102312040B1 KR102312040B1 (ko) | 2021-10-14 |
Family
ID=59427880
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020160006517A KR102312040B1 (ko) | 2016-01-19 | 2016-01-19 | 반도체 소자의 선택적 도핑 방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR102312040B1 (ko) |
Cited By (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR20200120679A (ko) * | 2018-02-12 | 2020-10-21 | 큐로미스, 인크 | 질화 갈륨 물질 내에서의 확산에 의해 도핑된 영역을 형성하는 방법 및 시스템 |
Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2005019994A (ja) * | 2003-06-25 | 2005-01-20 | Internatl Business Mach Corp <Ibm> | トレンチ・キャパシタの埋込プレートを形成する方法 |
| KR20090018956A (ko) * | 2006-05-16 | 2009-02-24 | 크리 인코포레이티드 | 자기정렬된 내화 콘택들을 포함하는 반도체 소자들 및 그 제조 방법들 |
| KR20110121346A (ko) * | 2010-04-30 | 2011-11-07 | 주식회사 하이닉스반도체 | 반도체장치의 수직셀의 접합 형성 방법 |
| KR20120048818A (ko) * | 2010-11-08 | 2012-05-16 | 에스케이하이닉스 주식회사 | 측벽콘택을 구비한 반도체장치 제조 방법 |
| US20150017792A1 (en) * | 2011-09-22 | 2015-01-15 | Avogy, Inc. | Method and system for diffusion and implantation in gallium nitride based devices |
-
2016
- 2016-01-19 KR KR1020160006517A patent/KR102312040B1/ko active IP Right Grant
Patent Citations (5)
| Publication number | Priority date | Publication date | Assignee | Title |
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| Publication number | Publication date |
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| KR102312040B1 (ko) | 2021-10-14 |
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