KR20090018956A - 자기정렬된 내화 콘택들을 포함하는 반도체 소자들 및 그 제조 방법들 - Google Patents

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Abstract

반도체 소자의 제조 방법은, 반도체 기판 상에 반도체층을 형성하는 단계에 의해 제공된다. 상기 반도체 층 상에 마스크가 형성된다. 상기 반도체 층 상에 주입 영역들을 형성하기 위하여, 상기 마스크를 따라 상기 반도체층 내부로 제 1 도전형을 갖는 이온들이 주입된다. 상기 마스크에 따른 상기 주입 영역들 상에 금속층들이 형성된다. 상기 주입 영역들 내에 주입된 상기 이온들을 각각 활성화시키고 상기 주입 영역들 상에 오믹 콘택들을 제공하기 위하여, 상기 주입 영역들 및 상기 금속층들은 단일 단계으로 어닐링된다. 관련된 소자들도 제공된다.

Description

자기정렬된 내화 콘택들을 포함하는 반도체 소자들 및 그 제조 방법들{Semiconductor devices including self aligned refractory contacts and methods of fabricating the same}
본 발명은 반도체 소자들 및 관련된 반도체 소자의 제조 방법들에 관한 것으로서, 더욱 상세하게는, 내화 금속 콘택들을 포함하는 반도체 소자들 및 관련된 제조 방법들에 관한 것이다.
고전력, 고온 및/또는 고주파 응용을 위하여, 실리콘 탄화물(SiC), Ⅲ족 질화물(실온에서 GaN은 3.36 eV임)과 같은 와이드 밴드갭(wide bandgap, 실온에서 α SiC의 경우 2.996 eV임) 반도체 재료에 대하여 높은 관심이 존재한다. 일반적으로, 이들 재료들은, 갈륨 비소화물(GaAs) 및 실리콘(Si)에 비하여, 더 높은 항복 전압 강도와 더 높은 전자 포화 속도를 가진다.
특히 고전력 및/또는 고주파 응용을 위하여 주목을 받는 소자는 고전자이동도 트랜지스터(High Electron Mobility Transistor; HEMT)이며, 이는 변조 도우프트 전계 효과 트랜지스터(Modulation Doped Filed Effect Transtor; MODFET)라고도 알려져 있다. 이러한 소자들은, 다른 밴드갭 에너지를 갖고 더 작은 밴드갭 재료가 더 큰 전자 친화도를 갖는 2 개의 반도체 재료들의 이종접합에서 2차원 전자 가 스(2DEG)가 형성되기 때문에, 많은 상황에서 동작상의 이점을 제공할 수 있다. 상기 2차원 전자 가스는 도핑되지 않는("비의도적으로 도핑된") 더 작은 밴드갭 재료 내의 축적 층(accumulation layer)으로서, 예를 들면, 1013 carriers/cm2을 초과하는 매우 높은 시트 전자 농도를 포함할 수 있다. 또한, 더 큰 밴드갭 반도체 내에서 발생하는 전자들은 상기 2차원 전자 가스로 전달되어 이온화된 불순물의 감소된 산란으로 인하여 높은 전자 이동도를 얻을 수 있다.
고주파 응용 장치의 경우에, 이러한 캐리어의 높은 농도와 이동도의 결합은 상기 HEMT에 매우 큰 전달 전도도(transconductance)를 부여하고 금속-반도체 전계 효과 트랜지스터들(MESFETs) 보다 강력한 성능상의 이점을 제공할 수 있다.
갈륨 질화물/알루미늄 갈륨 질화물(GaN/AlGaN) 재료 시스템으로 제조된 고전자이동도 트랜지스터들은, 전술한 높은 항복 전압, 이들의 넓은 밴드갭, 큰 전도 대역의 오프셋 및/또는 포화된 전자 드리프트 속도를 포함하는 재료적 특성의 조합으로 인하여 대용량의 RF 전력을 발생시킬 수 있는 잠재력을 갖는다. 또한, 상기 2DEG에서 전자들의 대부분은 상기 AlGaN 내의 분극에 기인한다.
상기 GaN/AlGaN 시스템의 HEMTs는 이미 시연된 바 있다. 예를 들면, 미국 특허 제5,192,987호 및 5,296,395호는 AlGaN/GaN HEMT 구조들 및 이와 관련된 제조 방법을 설명하고 있다. 또한, 현재 본 출원의 양수인과 동일한 양수인에게 양수되고 그 개시 사항 전체가 참조에 의해 본 명세서에 포함된, 세퍼드(Sheppard) 등의 미국 특허 제6,316,793호는 반-절연성 실리콘 탄화물 기판, 상기 기판 상의 알루미 늄 질화물 버퍼층, 상기 버퍼층 상의 절연성 갈륨 질화물층, 상기 갈륨 질화물층 상의 알루미늄 갈륨 질화물 장벽층 및 알루미늄 갈륨 질화물의 활성 구조 상의 패시베이션층을 갖는 HEMT 소자들에 대하여 설명하고 있다.
소정의 반도체 특성들을 제공하기 위하여, 불순물 원자들, 즉, 도펀트들을 갖는 반도체 층을 도핑하는 것이 바람직할 수 있다. 반도체 재료들을 도핑하는 것은 재료의 성장 동안 및/또는 재료의 성장 이후에 수행될 수 있다. 불순물 원자들은, 주입된 이온들이 도핑된 재료 내에서 (전자들의 개수를 증가시키는) 도너들 또는 (홀들의 개수를 증가시키는) 억셉터들로서 작용하는지에 따라, 각각 N 형 또는 P 형으로 분류될 수 있다. 그 결과물인 재료는 상기 재료 내의 주된 유형의 도펀트들에 따라 N 형 또는 P 형의 특징을 가질 수 있다.
이온 주입 공정은 반도체 층에 불순물들을 도핑하는 공지의 방법이다. 이온 주입 공정에서, 이온화된 불순물 원자들은 진공 하에서 타겟층을 향하는 전기장을 통해 가속되고, 이들은 상기 타겟층에 주입된다. 타겟층으로 향하는 이온들의 개수는 도즈(dose)라고 지칭되며, 일반적으로, ions/cm2이라고 표현된다. 상기 이온들은 일반적으로 전자-볼트(eV)로 표현하는 에너지 레벨로 가속된다. 주입된 층 내의 이온들의 분포는, 주입된 이온들의 유형, 상기 이온들이 주입되는 재료의 유형, 주입 공정의 각도 및 다른 요인들뿐만 아니라, 주입 조건으로도 지칭되는 주입 공정의 도즈 및 에너지에 의존한다. 상기 주입된 이온들은, 일반적으로, 특정 깊이, 즉, "주입 범위(implant range)"에서 피크 농도를 갖는 농도 분포를 형성한다.
이온 주입 공정은, 재료 내에, P-N 접합들, 고도전성 콘택 영역들, 필드 분산 영역 등과 같은 소정의 영역들을 형성하기 위하여 결정질 재료에 선택적 도핑을 하는데 유용하다. 일반적으로, 반도체층 내부로 불순물들이 주입된 후에, 상기 주입된 불순물들은 고온에서 어닐링될 수 있으며, 이는 활성화 어닐링이라고 지칭될 수 있다. 활성화 어닐링은 상기 반도체 격자 내부로 고에너지의 이온들이 주입되면서 초래되는 손상을 회복시킬 수 있다. 주입 손상은, 예를 들면, 상기 반도체 격자 내부에 파단된 및/또는 재배열된 화학 결합들을 포함할 수 있다. 또한, 상기 활성화 어닐링은 주입된 불순물 이온들이 억셉터들 및/또는 도너들로서 적합하게 역할할 수 있도록 결정 격자 내에서 적합한 자리를 찾는 것을 도울 수도 있다.
일부 반도체 재료들의 경우, 상당한 정도의 격자 손상이 회복되는 온도는 정상 압력에서 상기 재료가 분해되는 온도보다 높다. 이러한 이유에서, 활성화 어닐링 동안에 주입된 반도체 층 상에 안정적인 캡핑 층을 제공하는 것이 공지되어 있다. 상기 캡핑 층의 재료는 고온에서 안정적일 수 있다. 주입된 층을 어닐링한 이후에, 이러한 캡핑 층을 제거하는 것은 문제를 초래할 수 있다.
본 발명의 일부 실시예들은 반도체 소자의 제조 방법을 제공하며, 상기 제조 방법은 반도체 기판 상에 반도체층을 형성하는 단계를 포함한다. 상기 반도체층 상에 마스크가 형성된다. 상기 반도체층 상에 주입 영역들을 형성하기 위하여, 상기 마스크를 따라 상기 반도체층 내부로 제 1 도전형을 갖는 이온들이 주입된다. 상기 마스크를 따라 상기 주입 영역들 상에 금속층들이 형성된다. 상기 주입 영역들 내에 주입된 상기 이온들을 각각 활성화시키고 상기 주입 영역들 상에 오믹 콘택들을 제공하기 위하여, 상기 주입 영역들 및 상기 금속층들은 단일 단계(single step)로 어닐링된다.
본 발명의 다른 실시예들에서, 상기 반도체층을 형성하는 단계는, 상기 반도체 기판 상에 채널층을 형성하는 단계, 상기 채널층 상에 장벽층을 형성하는 단계, 및 상기 장벽층 상에 보호층을 형성하는 단계를 포함한다. 또한, 상기 마스크는 상기 보호층 상에 형성될 수 있다.
본 발명의 또 다른 실시예들에서, 상기 장벽층 표면의 적어도 일부를 노출시키기 위하여, 상기 마스크를 따라 상기 보호층이 식각될 수 있다. 상기 장벽층 상에 주입 영역들을 형성하기 위해 상기 마스크를 따라 상기 장벽층 내부로 상기 이온들이 주입될 수 있다. 상기 주입 영역들은 상기 채널층 내부로 적어도 부분적으로 연장된다.
본 발명의 일부 실시예들에서, 상기 보호층 및 상기 장벽층 내에 주입 영역들을 형성하기 위하여, 상기 마스크를 따라 상기 보호층 및 상기 장벽층 내부로 이온들이 주입될 수 있다. 상기 보호층은 상기 장벽층의 상기 주입 영역들의 적어도 일부를 노출시키기 위하여 상기 마스크를 따라 식각될 수 있다. 상기 주입 영역들은 상기 채널층 내부로 적어도 부분적으로 연장될 수 있다.
본 발명의 또 다른 실시예들에서, 상기 오믹 콘택은 적어도 하나의 내화 금속을 포함할 수 있다. 상기 내화 금속은 Ti, TiW, Mo, Ta, W, WSi, Re, Nb, TiWN, NiSi 및/또는 TiSi를 포함할 수 있다. 상기 오믹 콘택들은 상기 주입 영역들에 자기정렬될 수 있다.
본 발명의 또 다른 실시예들에서, 상기 제 1 도전형은 N 형일 수 있다. 상기 주입된 이온들은 실리콘 이온들일 수 있다. 주입 영역들 및 상기 금속층은 적어도 약 950 ℃의 온도에서 어닐링될 수 있다. 상기 반도체 소자는 Ⅲ족-질화물 반도체 소자일 수 있다.
본 발명의 일부 실시예들에서, 상기 보호층은 고순도 질소(HPN)층일 수 있다. 상기 HPN층은 약 50 nm 내지 약 150 nm의 두께를 갖는다. 본 발명의 일부 실시예들에서, 상기 HPN층은 약 50 nm 내지 약 150 nm의 두께를 갖는 HPN층 및 상기 HPN 상에 약 100 nm 내지 약 250 nm의 두께를 갖는 실리콘이산화물(SiO2)층일 수 있다.
위에서는 제조 방법들에 관하여 본 발명의 실시예들을 설명하고 있으나, 본 명세서에는 소자에 관한 실시예들도 제공된다.
도 1a 내지 도 1f는 본 발명의 실시예들에 따른 트랜지스터의 제조 방법을 도시하는 단면도들이다.
이하에서는, 본 발명의 실시예들이 도시된 첨부된 도면들을 참조하여, 본 발명의 실시예들이 더욱 상세히 개시될 것이다. 그러나, 본 발명은 다양한 형태로 실시될 수 있으며, 본 명세서에 개시된 실시예들에 제한되는 것으로서 해석되어서 는 아니 되며, 이들 실시예들은 본 개시를 더욱 완전히 하고 당해 기술 분야에 숙련된 자들에게 본 발명의 사상을 상세히 전달하기 위하여 제공된 것이다. 전체에 걸쳐 동일한 참조부호들은 동일한 구성 부재를 지칭한다. 또한, 도면들에 도시된 다양한 층들 및 영역들은 개략적으로 도시된 것이다. 따라서, 본 발명은 상기 첨부된 도면들에 도시된 상대적 크기, 간격 및 정렬에 한정되는 것은 아니다. 또한, 당해 기술 분야에 숙련된 자들이 잘 이해하고 있는 바와 같이, 본 명세서에서 기판 또는 다른 층 "상에(on)" 형성된 층에 대한 언급은 상기 기판 또는 다른 층의 바로 위에 형성된 층을 지칭하거나, 상기 기판 또는 다른 층 상에 형성된 중간 층 또는 중간 층들 상에 형성된 층을 지칭할 수도 있다. 또한, 당해 기술 분야에서 숙련된 자들에게 있어서, 다른 형상에 "인접하여(adjacent)" 배치된 구조 또는 형상은 상기 인접하는 형상에 중첩되거나 하부에 배치되는 부분을 가질 수도 있다.
본 명세서에서, "아래로(below)", "위로(above)", "상부의(upper)", "하부의(lower)", "수평의(horizontal)" 또는 "수직의(vertical)"와 같은 상대적 용어들은, 도면들 상에 도시된 바와 같이, 일 구성 부재, 층 또는 영역들이 다른 구성 부재, 층 또는 영역과 갖는 관계를 기술하기 위하여 사용될 수 있다. 이들 용어들은 도면들에 표시된 방향뿐만 아니라 소자의 다른 방향들도 포괄하는 것임이 이해될 것이다.
본 명세서에서, 본 발명의 실시예들은 본 발명의 이상적인 실시예들(및 중간 구조들)을 개략적으로 도시하는 단면도들을 참조하여 설명된다. 상기 도면들에서, 층들 및 영역들의 두께는 설명의 명확성을 위해 과장될 수 있다. 또한, 예를 들 면, 제조 기술 및/또는 공차의 결과인 상기 도면들의 형상들의 변화가 예상될 수 있다. 따라서, 본 발명의 실시예들은 본 명세서에 도시된 영역들의 특정 형상들에 한정되는 것으로 해석되어서는 아니되며, 예를 들면, 제조 공정으로부터 초래된 형상들의 변화들을 포함할 수 있다. 예를 들면, 직사각형으로 도시된 주입 영역은, 일반적으로는, 둥글거나(rounded) 만곡된(curved) 형상, 및/또는 주입 영역으로부터 비주입 영역으로의 불연속적인 변화보다는 그 가장자리에서 주입 농도의 구배를 가질 수 있다. 유사하게, 주입 공정에 의해 형성된 매립 영역은 상기 매립 영역과 상기 주입 공정이 발생한 표면 사이의 영역에도 어느 정도의 주입을 초래할 수 있다. 따라서, 도면들에 도시된 영역들은 본질적으로 개략적인 것이고, 그 형상들은 소자 영역의 실제 형상을 도시하고자 하는 것이 아니며, 본 발명의 범위를 제한하기 위한 것도 아니다.
본 명세서에 사용된 용어는 단지 특정 실시예들을 설명하기 위한 것이며, 본 발명을 제한하기 위한 것이 아니다. 본 명세서에서 사용된 바와 같이, 단수 형태들, "a", "an" 및 "the"는 문맥 상 명백하게 다른 것을 지칭하지 않는 한 복수 형태도 포함한다. 또한, "포함하다(comprises 또는 includes)" 또는 "포함하는(comprising 또는 including)"이란 용어들이, 본 명세서에서 사용되는 경우에, 언급된 형상들, 숫자들, 단계들, 조작들, 구성 부재들 및/또는 성분들의 존재를 특정하는 것이며, 하나 이상의 다른 형상들, 숫자들, 단계들, 조작들, 구성 부재들, 성분들 및/또는 이들의 군들의 존재 또는 부가를 배제하는 것이 아니다.
본 명세서에서 사용된 (기술적 및 과학적 용어들을 포함하는) 모든 용어들 은, 다르게 정의되지 않는 한, 본 발명이 속하는 기술 분야의 통상적인 기술을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가진다. 또한, 본 명세서에서 사용된 용어들은 본 명세서의 문맥 및 관련 기술에서 그들이 갖는 의미와 일치하는 의미를 갖는 것으로서 해석되어야만 하며, 본 명세서에서 명백하게 정의되지 않는 한 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
본 발명의 실시예들은, 특히, Ⅲ족-질화물계 소자들과 같은 질화물계 HEMT에 적절하게 적용될 수 있다. 본 명세서에서 사용된 바와 같이, "Ⅲ족 질화물"이란 용어는 질소와 주기율표의 Ⅲ족 원소들, 일반적으로, 알루미늄(Al), 갈륨(Ga), 및/또는 인듐(In) 사이에 형성된 반도성 화합물들을 지칭한다. 또한, 상기 용어는 AlGaN 및 AlInGaN와 같은 3성분 및 4성분 화합물들을 지칭한다. 당업자에 의해 잘 이해되는 바와 같이, Ⅲ족 원소들은 질소와 결합하여 2성분(예를 들면, GaN), 3성분(예를 들면, AlGaN, AlInN) 및 4성분(예를 들면, AlInGaN) 화합물들을 형성할 수 있다. 이들 화합물들은 모두 1 몰의 질소가 총 1 몰의 Ⅲ족 원소들과 결합된 실험식을 갖는다. 따라서, 이들을 설명하기 위하여 때로는 AlxGa1 - xN (0 ≤ x ≤ 1)와 같은 화학식이 사용되기도 한다.
GaN계 HEMT용으로서 본 발명의 실시예들을 이용할 수 있는 적합한 구조들은, 예를 들면, 본 출원의 양수인과 동일한 양수인에게 양도된 미국 특허 제6,316,793호 및 2001년 7월 12일자로 출원되어 2002년 6월 6일자로 공개된 "갈륨 질화물계 캡 세그먼트 상에 게이트 콘택을 갖는 알루미늄 갈륨 질화물/갈륨 질화물의 고전자 이동도 트랜지스터 및 그 제조 방법(Aluminum Gallium Nitride/Gallium Nitride High Electron Mobility Transistors Having a Gate Contact On a Gallium Nitride Based Cap Segment and Methods of Fabricating same)"이란 제하의 미국 출원 공개 제2002/0066908A1호, 2001년 5월 11일자로 출원된 "장벽/스페이서층을 갖는 Ⅲ족 질화물계 고전자이동도 트랜지스터(HEMT)(Group Ⅲ Nitride Based High Electron Mobility Transistor (HEMT) with Barrier/Spacer Layer)"란 제하의 미국 임시출원 제60/290,195호, 2002년 11월 14일자로 공개된 "장벽/스페이서층을 갖는 Ⅲ족 질화물계 고전자이동도 트랜지스터(HEMT)(Group Ⅲ Nitride Based High Electron Mobility Transistor(HEMT) with Barrier/Spacer layer)"란 제하의 스모치코바(Smorchkova) 등의 미국 출원 공개 제2002/0167023A1호 및 2003년 7월 11일자로 출원된 "비식각된 콘택 리세스들을 이용한 질화물계 트랜지스터들 및 그 제조 방법(Nitride-Based Transistors and Methods of Fabrication Thereof Using Non-etched Contact Recesses)"이란 제하의 미국 출원 제10/617,843호에 개시되어 있으며, 이들의 개시 사항은 참조에 의해 그 전체가 본 명세서에 포함된다.
그러나, GaN HEMT 소자들과 관련하여 본 발명의 실시예들이 개시되었지만, 본 발명은 다른 유형의 소자들 및/또는 재료들과 결합되어 이용될 수도 있다. 예를 들면, 본 발명의 실시예들은, 그 개시 사항이 참조에 의해 그 전체가 본 명세서에 포함된 "실리콘 탄화물 금속-반도체 전계 효과 트랜지스터들(Silicon Carbide Metal-Semiconductor Field Effect Transistors)"이라는 제하의 미국 특허 제6,686,616호에 개시된 소자들과 같은 실리콘 탄화물 MESFET에 적용되기에 적합할 수도 있다. 마찬가지로, 본 발명의 일부 실시예들은, GaAs/AlGaAs pHEMT 소자와 같은 GaAs계 소자들뿐만 아니라, 바람직하게는, GaN계 발광 소자들(LEDs)에도 적용될 수 있다.
이하에서는 도 1a 내지 도 1f를 참조하여, 본 발명의 실시예들에 관하여 상술하도록 한다. 본 명세서에서 설명된 바와 같이, 본 발명의 일부 실시예들은 내화 금속 콘택들이 제공되는 주입 영역들에 자기정렬되는 상기 내화 금속 콘택들을 갖는 반도체 소자들 및 그 제조 방법들을 제공한다. 본 발명의 일부 실시예들에 따른 방법들은 상기 주입 영역들 및 상기 내화 금속 콘택에 대한 동시 어닐링을 제공하며, 이것은 반도체 소자의 제조 공정을 단순화시킬 수 있다. 또한, 본 발명의 일부 실시예들에 따라 고도핑된 주입 영역들 상에 내화 금속 콘택들을 제공하는 것은 본 명세서에서 후술하는 바와 같이 개선된 콘택 저항을 제공할 수 있다.
본 명세서에서 사용된 "자기정렬된"은 주입 영역들과 오믹 금속들이 본 명세서에서 후술되는 바와 같이 한번의 포토리소그래피 단계에 의해 이들 모두가 정의되는 것을 지칭한다. 따라서, 본 발명의 일부 실시예들에 따르면, 후속되는 포토리소그래피 단계와 이에 수반하는 오정렬의 가능성이 회피될 수 있다.
도 1a 내지 도 1f는 본 발명의 실시예들에 따른 구조의 제조 방법을 개략적으로 도시한다. 도 1a에 도시된 바와 같이, 상부에 질화물계 소자가 형성될 수 있는 기판(10)이 제공된다. 본 발명의 특정 실시예들에서, 기판(10)은 예를 들면, 4H 폴리형 실리콘 탄화물인 반-절연성(semi-insulating) 실리콘 탄화물(SiC) 기판일 수 있다. 다른 실리콘 탄화물 후보 폴리형으로서, 3C, 6H 및 15R 폴리형이 포 함될 수 있다. "반-절연성"이란 용어는 절대적 의미라기 보다는 상대적 의미로서 사용된다. 본 발명의 일부 실시예들에서, 실리콘 탄화물 벌크 결정은 실온에서 1×105 Ω-cm 이상의 저항을 갖는다.
기판(10) 상에는 선택적 버퍼, 핵생성 및/또는 전이층들(미도시)이 제공될 수 있다. 예를 들면, 상기 실리콘 탄화물 기판과 상기 소자의 나머지 부분 사이에 적절한 결정 구조 전이를 제공하기 위하여 AlN 버퍼층이 제공될 수 있다. 추가적으로는, 예를 들면, 본 출원의 양수인과 동일 양수인에게 양도되고, 참조에 의해 그 개시 사항 전체가 본 명세서에 포함된 "변형 균형을 갖는 질화물 이종접합 트랜지스터들 및 변형 균형을 갖는 질화물 이종접합 트랜지스터들의 제조 방법(Strain Balanced Nitride Heterojunction Transistors and Methods of Fabricating Strain Balanced Nitride Heterojunction Transistors)"란 제하의 미국 출원 공개 제2003/0102482A1호", 2001년 12월 3일자로 출원된 "변형 균형을 갖는 질화물 이종접합 트랜지스터(Strain Balanced Nitride Heterojunction Transistor)"라는 제하의 미국 임시 출원 제60/337,687호에 개시된 바와 같이 변형 균형을 위한 전이층(strain balancing transition layer)(들)이 제공될 수도 있다.
실리콘 탄화물은 Ⅲ족 질화물 소자들을 위한 매우 일반적인 기판 재료인 사파이어(Al2O3)보다 Ⅲ족 질화물들에 더 정확한 결정 격자 정합성을 갖는다. 이와 같이 더 정확한 격자 정합성으로 인하여, 사파이어 상에서 일반적으로 얻어지는 품질보다 더 우수한 품질을 갖는 Ⅲ족 질화물 막들이 얻어질 수 있다. 또한, 실리콘 탄화물은 매우 높은 열 전도도를 가지므로, 일반적으로 사파이어 기판에 형성된 동일 소자들의 경우처럼 실리콘 카바이드 상의 Ⅲ족 질화물 소자들로부터 얻어지는 총 출력이 상기 기판의 열 소비에 제한되지 않도록 한다. 또한, 소자 분리 및 감소된 기생 캐패시턴스를 위해 반 절연성 실리콘 탄화물 기판들이 이용될 수도 있다. 적합한 SiC 기판들은, 예를 들면, 본 출원의 현재 양수인인 더햄, N.C. 소재의 크리사(Cree, Inc.)에 의해 제조되며, 제조 방법은, 예를 들면, 미국 특허 Re.34,861호; 제4,946,547호; 제5,200,022호; 및 제6,218,680호에 개시되며, 이들은 참조에 의해 본 명세서에 그 전체가 포함된다. 마찬가지로, Ⅲ족 질화물들의 에피택시 성장 기술은, 예를 들면, 미국 특허 제5,210,051호; 제5,393,993호; 제5,523,589호 및 5,292,501호에 개시되어 있으며, 이들의 개시 사항은 참조에 의해 그 전체가 본 명세서에 포함된다.
기판 재료로서 실리콘 탄화물이 사용되지만, 본 발명의 실시예들은 사파이어, 알루미늄 질화물, 알루미늄 갈륨 질화물, 갈륨 질화물, 실리콘, GaAs, LGO, ZnO, LAO, InP 등과 같은 다른 적합한 기판들을 이용할 수도 있다. 일부 실시예에서는, 적합한 버퍼층이 형성될 수도 있다.
다시, 도 1a를 참조하면, 기판(10) 상에 채널층(20)이 제공된다. 채널층(20)은, 전술한 바와 같이, 기판(10) 상에 버퍼층들, 전이층들 및/또는 핵생성 층들을 이용하여 증착될 수 있다. 채널층(20)은 압축 변형 상태에 있을 수 있다. 또한, 상기 채널층 및/또는 버퍼 핵생성 및/또는 전이층들은, 예를 들면, MOCVD 또는 당해 기술 분야의 숙련된 자에게 공지된 MBE 또는 HVPE와 같은 다른 기술들을 이용하여 증착될 수 있다.
본 발명의 일부 실시예들에서, 채널층(20)의 전도 대역의 에지에서의 에너지가 상기 채널과 장벽층들 사이의 계면에서의 장벽층(22)의 전도 대역의 에지에서의 에너지보다 더 작은 경우에, 채널층(20)은 AlxGa1-xN(여기서, 0 ≤ x <1)과 같은 Ⅲ족 질화물이다. 본 발명의 일부 실시예들에서, x = 0이고, 이는 채널층(20)이 GaN임을 나타낸다. 또한, 채널층(20)은 InGaN, AlInGaN 등과 같은 다른 Ⅲ족 질화물들일 수도 있다. 채널층(20)은 도핑되지 않을 수 있으며("의도적이지 않게 도핑될 수 있으며"), 약 20 Å 보다 더 큰 두께를 가질 때까지 성장될 수 있다. 또한, 채널층(20)은, 초격자(superlattice) 또는 GaN, AlGaN 등의 조합과 같은 다층 구조일 수 있다.
채널층(20) 상에는 장벽층(22)이 제공된다. 채널층(20)은 장벽층(22)의 밴드갭보다 작은 밴드갭을 가질 수 있으며, 채널층(20)은 장벽층(22)보다 더 큰 전자 친화도를 가질 수도 있다. 본 발명의 일부 실시예들에서, 장벽층(22)은, 약 0.1 nm 내지 약 10 nm 사이의 두께를 갖는 AlN, AlInN, AlGaN 또는 AlInGaN이다. 본 발명의 일부 실시예들에 따른 층들의 예는, 참조에 의해 그 개시 사항이 본 명세서에 완전히 개시된 것과 같이 본 명세에 포함된 "장벽/스페이서층을 갖는 Ⅲ족 질화물계 고전자이동도 트랜지스터(HEMT)(Group-Ⅲ Nitride Based High Electron Mobility Transistor(HEMT) with Barrier/Spacer Layer"란 제하의 스포치코바 등의 미국 출원 공개 제2002/0167023A1호에 개시되어 있다. 본 발명의 특정 실시예들에 서, 오믹 콘택 금속의 하부에 장벽층(22)이 매립되는 경우, 장벽층(22)은, 충분히 두껍고 충분히 높은 Al 농도를 가지며, 분극 효과를 통하여 채널층(20)과 장벽층(22) 사이의 계면에서 상당한 캐리어 농도를 유도하기 위하여 도핑된다. 또한, 장벽층은 장벽층(22)과 보호층(24) 사이의 계면에 증착된 이온화된 불순물들로 인하여 상기 채널 내에서의 전자들의 산란을 감소시키거나 최소화시키도록 충분히 두꺼워야 한다(도 1b).
전술한 바와 같이, 장벽층(22)은 채널층(20)보다 더 큰 밴드갭과 채널층(20)보다 더 작은 전자 친화도를 가질 수 있다. 따라서, 본 발명의 일부 실시예들에서, 장벽층(22)은, AlGaN, AlInGaN 및/또는 AlN 또는 이들의 조합을 포함할 수 있다. 장벽층(22)은, 예를 들면, 약 0.1 nm 내지 약 200 nm의 두께를 가질 수 있지만, 크랙이나 내부에 상당한 결함 생성을 초래할 정도로 두꺼워서는 안된다. 본 발명의 일부 실시예들에서, 장벽층(22)은 도핑되지 않거나, N 형 도펀트들로 약 1 × 1019 cm-3 보다 작은 농도로 도핑된다. 본 발명의 일부 실시예들에서, 장벽층(22)은 AlxGa1 -xN(여기서, 0 < x < 1)이다. 일부 실시예들에서, 알루미늄의 농도는 약 25%이다. 그러나, 본 발명의 다른 실시예들에서, 장벽층(22)은 약 5% 내지 약 100 %의 알루미늄 농도를 갖는 AlGaN을 포함한다. 본 발명의 일부 실시예들에서, 알루미늄 농도는 약 10%보다 더 크다.
도 1b에 도시된 바와 같이, 장벽층(22) 상에는 보호층(24)이 형성된다. 보호층(24)은 실리콘 질화물(SixNy), 실리콘 이산화물(SiO2) 및/또는 실리콘 산소질화 물(SiON)과 같은 다른 적합한 보호용 재료일 수 있다. 본 명세서에서 "SixNy", "SiN" 및 "실리콘 질화물"이란 용어는 화학양론적 실리콘 질화물과 비화학양론적 실리콘 질화물 모두를 지칭하도록 상호 호환적으로 사용됨을 이해할 필요가 있다. 또한, 보호층(24)으로서 다른 재료들이 이용될 수 있다. 예를 들면, 보호층(24)은 마그네슘 산화물, 스칸듐 산화물, 알루미늄 산화물 및/또는 알루미늄 산소질화물을 포함할 수도 있다. 또한, 보호층(24)은 균일한 및/또는 불균일한 조성의 단일층 또는 복수층일 수 있다. 보호층(24)의 재료는 적합한 계면 특성을 가져야 하고, 비교적 높은 온도를 견딜수 있어야 하며, 하지의 장벽층(22)을 실질적으로 손상시키지 않으면서 제거될 수 있어야 한다.
일반적으로, 보호층(24)은 비교적 높은 항복 전압 강도를 갖고, 장벽층(22)과 같은 하지의 Ⅲ족 질화물층과의 계면에서 비교적 낮은 계면 트랩 밀도를 제공하는 유전체층일 수 있다. 보호층(24)은 장벽층(22)의 재료에 대하여 높은 식각 선택비를 가질 수 있으며, 장벽층(22)의 재료에 반응하지 않을 수도 있다. 또한, 보호층(24)은 내부에 비교적 낮은 정도의 불순물들을 가질 수 있다. 예를 들면, 보호층(24)은 비교적 낮은 정도의 수소, 및 산소, 탄소, 불소 및 염소를 포함하는 다른 불순물들을 가질 수 있다. 또한, 보호층(24)은 후속 공정 단계에서 사용되는 높은 어닐링 온도를 견디기 위하여 비교적 높은 온도(예를 들면, > 1000 ℃)에서 안정할 수 있다.
본 발명의 일부 실시예에서, 보호층(24)은 SiN이다. 상기 SiN은, 예를 들 면, 저압 화학기상증착(LPCVD) 및/또는 금속 유기 화학기상증착(MOCVD)에 의해 형성될 수 있다. 상기 SiN층은 화학양론적일 수 있다(즉, 상기 재료내의 실리콘과 질소의 비율은 약 3:4임). SiN층의 화학양론은, 예를 들면, CVD 공정의 SiH4 및 NH3 소오스 가스들의 상대적 유량을 조절함으로써 조절될 수 있다. 또한, 비교적 높은 온도에서 형성되는 경우, CVD-성장된 SiN는 화학양론적인 경향이 있다.
또한, SiN층의 화학양론은 상기 층의 굴절률에도 영향을 미친다. 본 발명의 일부 실시예에서, SiN 보호층(24)은 663 nm 파장에서 약 1.6 내지 약 2.2의 굴절률을 가질 수 있다. 일부 실시예들에서, SiN 보호층(24)의 굴절률은 엘립소메트리에 의해 측정되었을 때, 1.98 ± 0.05 이다. 화학양론적인 SiN은 버퍼 산화물 식각(buffered oxide etch; BOE)에서의 식각 속도에 의해 평가될 수 있다. 예를 들면, BOE에서 화학양론적인 SiN의 식각 속도는 거의 0이다.
일부 실시예들에서, 보호층(24)은 SiO2일 수 있다. 상기 SiO2는 LPCVD 및/또는 MOCVD에 의해 형성될 수 있으며, 화학양론적일 수 있다. 본 발명의 일부 실시예들에서, SiO2 보호층은 633 nm 파장에서 약 1.36 내지 약 1.56의 굴절률을 가질 수 있다. 특정 실시예에서, SiO2 보호층의 굴절률은, 엘립소메트리에 의해 측정된 경우, 1.46 ± 0.03이다.
보호층(24)이 실리콘 질화물을 포함하는 경우, 보호층(24)은 Cs 이온빔으로 2차이온질량스펙트로스코피(secondary ion mass spectroscopy; SIMS)에 의해 측정 될 때, 표 1에 도시된 레벨들 이하의 불순물을 가져야만 한다.
원소 농도(cm-3)
H 4 × 1021
O 3 × 1018
C 1 × 1018
F 1 × 1017
Cl 1 × 1017
보호층(24)은 장벽층(22) 상에 브랭킷(blanket) 형성될 수 있다. 일반적으로, 보호층(24)은 약 100 nm의 범위 내의 두께를 가질 수 있으며, 다른 두께의 층들도 이용될 수 있다. 예를 들면, 상기 보호층은 오믹 콘택의 후속 어닐링을 하는 동안의 하지의 층들을 보호하도록 충분히 두꺼워야 한다. 이러한 목적을 위해서, 2 또는 3 개의 단일층들(monolayers) 정도의 얇은 층들이라면 충분하다. 그러나, 일반적으로, 보호층(24)은 약 10 nm 내지 약 500 nm의 두께를 가질 수 있다.
상기 보호층은, 그 개시 사항 전체가 참조에 의해 본 명세서에 포함된, 2005년 11월 23일자로 출원된, "실리콘 질화물층들을 갖는 Ⅲ족 질화물 반도체 소자들 및 그 제조 방법들(Group Ⅲ Nitride Semiconductor Devices with Silicon Nitride Layers and Methods of Manufacturing such Devices)"이란 제하의 미국 특허 출원 제11/286,805호에 개시된 바와 같이, 고순도의 SiN 층을 포함할 수 있다. 특히, 본 발명의 일부 실시예들에 따르면, 인시츄 성장된 SiN 보호층(24)이 (예를 들면, 약 700 ℃보다 높은) 비교적 높은 온도에서 성장될 수 있다. 일부 실시예들에서, 상기 SiN 층들은 약 900 ℃ - 1000 ℃의 범위의 온도에서 성장될 수 있다. 이러한 고온에서의 성장은 상기 SiN 층에서와 Ⅲ족 질화물층과 상기 SiN층 사이의 계면에 서의 불순물 정도를 감소시키는 것을 촉진할 수도 있다. 또한, 높은 성장 속도가 적용될 수 있으며, 이는 상기 SiN 층 내부로 인입되는 백그라운 반응로의 불순물 레벨을 감소시키는 것을 촉진할 수도 있다. 예를 들면, 본 발명의 일부 실시예에서는, 상기 SiN 층(들)은 적어도 약 0.2 마이크론/시간의 성장 속도로 성장될 수 있다. 일부 실시예들에서, 상기 성장 속도는 약 2 마이크론/시간일 수 있다.
인시츄로 상기 SiN 층을 성장시키는 것은 최상위의 Ⅲ족 질화물 층의 상부 표면 및/또는 상기 SiN 층 자체 내부로 인입되는 불순물들의 레벨을 감소시킬 수도 있다. 특히, 소자가 반응로로부터 제거되고, 상기 SiN 층이, 예를 들면, 스퍼터링 또는 PECVD와 같은 MOCVD 후성장 공정(post-MOCVD growth process)을 통하여 형성되면, 다수의 다른 메커니즘에 의해 불순물들이 인입될 수 있다. 예를 들면, 미국 특허 제6,498,111호에 상세히 설명된 바와 같이, Ⅲ족 질화물층의 성장 동안 MOCVD 반응로에 수소가 존재하는 경우, 상기 수소는 반응로 후속 성장(reactor following growth)의 냉각 동안 Ⅲ족 질화물층 내부로 인입될 수도 있다. 마찬가지로, 반응로로부터 제거될 때 대기에 상기 소자가 노출되면, 산소 원자가 인입될 수 있으며, 상기 소자의 취급 및/또는 상기 소자의 화학적 세정 등의 결과로서, 다양한 다른 불순물들이 특히 상기 소자의 인접하는 외부 표면들에 인입될 수도 있다. 상기 SiN 보호/패시베이션층의 증착 이전에 습식 식각, 전극 증착, 어닐링 단계 등과 같은 후성장 공정이 수행되는 경우, 불순물들이 더해질 수도 있다. 이들 불순물들은, 바람직하지 못하고, 또는 제어/재현성을 갖기 어렵도록, Ⅲ족 질화물층과 상기 SiN 층 사이에 계면에서 표면 상태를 변화시킬 수 있다. 예를 들면, 불순물의 존 재는 상기 SiN 층과 하지의 Ⅲ족 질화물층 사이의 계면에서의 트랩핑을 증가시켜, 상기 채널의 면저항(sheet resistance)를 증가시킨다.
본 발명의 일부 실시예들에서, 상기 SiN 층(들)의 성장시, 소오스 가스로서 고순도의 실란(SiH4)이 사용될 수 있다. 당업자에게 공지된 바와 같이, 실란은 N-도핑된 Ⅲ족 질화물층들의 성장에서 실리콘 도펀트를 위한 소오스로서도 사용되기도 한다. 일반적으로, 희석된 실란 가스는 덜 비싸고 높은 가연성을 갖는 순수 실란에 비하여 사용하게 더 쉬우므로, 이러한 응용을 위해서 희석된 실란 가스가 사용된다. 이러한 순수 실란을 사용함으로써, 예를 들면, Ⅲ족 질화물층과 상기 SiN 층 사이의 계면 및/또는 상기 SiN 층 내부에서의 불순물들의 레벨을 감소시키는 것을 촉진할 수 있으며, 이는, 특정 환경에서, 소자의 성능 및/또는 재현성을 개선할 수 있다. 특히, 더 높은 품질의(즉, 더욱 순수한) SiN 층은 절연층 바디 내의 트랩핑을 감소시키거나 최소화시키는 것에 도움이 되며, 이에 의해, 더 높은 항복 전압 임계 강도를 제공할 수 있다. 반응로에 이러한 순수 실란 가스 소오스가 포함된 경우, 희석된 실란 소오스를 포함하는 것은 여전히 바람직하여, 희석된 실란은, 예를 들면, N 형 도핑되거나, 공동 도핑된(co-doped) Ⅲ족 질화물층의 성장 동안에 도펀트 가스 소오스로서 사용될 수 있다.
도 1b를 참조하면, 보호층(24) 상에 마스크(25)가 형성된다. 마스크(25)는 포토레지스트 또는 SiN 및/또는 SiO2와 같은 다른 적합한 마스크 재료를 포함할 수 있다. 상기 마스크는 주입된 이온들을 차단하도록 선택된 두께를 가질 수 있다. 예를 들면, 상기 보호층이 SiN을 포함하는 경우, 마스크(25)는 SiO2와 같은 산화물을 포함하거나 그 역일 수도 있다. 마스크(포토레지스트; 25)는, 도 1b에 도시된 바와 같이, 오믹 영역들을 위해 패터닝될 수 있다. 보호층(24) 내에는 오믹 콘택들을 형성하기 위해 윈도우들이 개구될 수 있다. 특히, 보호층(24)은 장벽층(22)의 표면이 노출될 때까지 마스크(25)를 따라 에치될 수 있다. 하지의 장벽층(22)을 노출시키기 위하여, 상기 윈도우들은 장벽층(22)에 대하여 저손상 식각법(low damage etch techniques)을 이용하여 형성될 수 있다. 상기 저손상 식각법의 예에는, 반응성 이온 식각 이외에 유도결합 플라즈마 또는 전자 사이클로트론 공명(ECR) 또는 플라즈마에 DC 성분이 없는 다운스트림 플라즈마 에칭 식각 기술이 포함된다. SiO2 보호층(24)의 경우에는, 저손상 식각 기술은 버퍼된 불산(buffered hydrofluoric acid)를 이용한 습식 식각일 수 있다. 식각 정지막에 대한 SiN 및/또는 SiO2의 선택적 식각과 후속하는 상기 식각 정지막의 저손상 식각이 또한 수행될 수 있다. SiN의 경우에는, 식각 정지막으로서 SiO2가 사용될 수 있다. 이러한 실시예들에서, 보호층(24)은 식각 정지막과 함께 SiN 및/또는 SiO2 층을 포함할 수 있다. 따라서, 본 발명의 이러한 실시예들에서, 보호층(24)은 복수층들을 포함할 수 있다.
도 1b에 도시된 바와 같이, 상기 윈도우를 통하여 장벽층(22) 내부로 불순물 이온들(27)이 주입된다. 예를 들면, Si와 같은 N 형 불순물 이온들이 장벽층(22) 내부로 주입될 수 있다. 본 발명의 일부 실시예들에서, 상기 주입된 이온들 중 일부는 채널층(20) 내부에 잔류할 수 있다. 따라서, 도 1c에 도시된 바와 같이, 주입 영역(31)이 장벽층(22) 및/또는 채널층(20) 내부에 형성될 수 있다.
본 발명의 일부 실시예에서, 장벽층(22)을 노출시키기 위해 보호층(24)을 식각하기 전에, 불순물 이온들(27)이 주입될 수 있다. 이들 실시예들에서, 주입 영역(31)이 보호층(24), 장벽층(22) 및/또는 채널층(20) 내부에 부분적으로 형성될 수 있다. 이후, 상기 주입된 이온들을 포함하는 보호층(24)이 제거되어, 장벽층(22)의 상기 주입 영역을 노출시킬 수 있다.
상기 주입 조건들은, 1 × 1018 cm-3 이상의 피크 도펀트 농도를 갖는 주입 영역(31)을 제공하기 위하여 선택될 수 있다. 예를 들면, 일부 실시예들에서, 주입 조건들의 도즈 및 에너지는 5 × 1019 cm-3의 피크 도펀트 농도를 제공하기 위하여 선택될 수 있다. 상기 주입 공정은 주입된 도펀트들의 순 프로파일(net profile)을 제공하기 위한 복수의 주입 공정들을 포함할 수 있다. 예를 들면, 상기 주입 공정은 제 1 세트의 주입 조건들 하에서 수행되는 제 1 주입 단계 및 제 2 세트의 주입 조건들 하에서 수행되는 후속 주입 단계들을 포함할 수 있다. 2 개 이상의 주입 단계들이 수행될 수 있다.
일부 실시예들에서, 상기 주입 공정들은 실온에서 수행될 수 있다. 상기 주입 에너지들 및 도즈는 소정의 면저항을 얻을 수 있고, 또는 후술하는 바와 같이, 장벽층(22)에 대하여 저저항 오믹 콘택들을 제조할 수 있도록 하는 주입 프로파일 을 제공하도록 선택될 수 있다. 질화물계 층 내에 N 형 주입 영역들(31)을 형성하기 위하여, 상기 주입된 이온들은 실리콘, 황, 게르마늄 및/또는 산소 이온들을 포함할 수 있다.
본 발명의 일부 실시예들은 현재 본 출원인과 동일 출원인에게 양도된, 감소된 주입 오염을 갖는 반도체 소자들 및 관련 소자들의 제조 방법 및 제조 장치(Methods and Apparatus for Fabricating Semiconductor Devices Having Reduced Implant Contamination and Related Devices)"란 제하의 미국 특허 출원 제____호(대리인 문서 제5308-639호)에서 설명된 주입 방법들을 이용할 수 있으며, 이들은 참조에 의해 그 전체가 본 명세서에 포함된다.
도 1d에 도시된 바와 같이, 오믹 콘택들(30)을 제공하기 위하여 상기 윈도우 내에, 예를 들면 증발법(evaporation)에 의해 주입 영역들(31) 상에 금속이 증착될 수 있다. 적합한 금속들은 타이타늄(Ti), 텅스텐(W), 타이타늄 텅스텐(TiW), Si, TiWN, 텅스텐 실리콘화물(WSi), 레늄(Re), 니오븀(Nb), 금(Au), 알루미늄(Al), 탄탈륨(Ta), 몰리브데늄(Mo), 니켈 실리콘화물(NiSi), 타이타늄 실리콘화물(TiSi), 타이타늄 질화물(TiN), 텅스텐 실리콘 질화물(WSiN), 백금(Pt) 등과 같은 내화 금속들을 포함한다. 불필요한 금속은, 예를 들면, 용매를 이용하여 제거될 수 있다. 따라서, 본 발명의 일부 실시예들에 따르면, 도 1d에 도시된 바와 같이, 오믹 콘택들(30)은 주입 영역들(31)에 자기정렬된다.
주입 영역들(31) 및 콘택들(30)은 단일 단계(single step)로 어닐링될 수 있다. 특히, 콘택들(30)은 적어도 약 950 ℃의 온도에서 어닐링될 수 있으며, 이에 의해 주입 영역들(31) 내에 주입된 도펀트들이 활성화될 수 있다. 상기 어닐링은, N2 또는 Ar과 같은 비활성 가스의 분위기에서 수행될 수 있다. 또한, 보호층(24)이 SiN이고 콘택들(30)이 TiWN, WSiN 또는 TiN과 같은 금속 질화물인 본 발명의 실시예들에서, 상기 어닐링은 NH3의 분위기에서 수행될 수 있다. 오믹 콘택 어닐링의 적용을 통하여, 상기 오믹 콘택들의 저항은 비교적 고저항에서 약 1 Ω-mm 이하로 감소될 수 있다. 따라서, 본 명세서에서 사용된 바와 같이, "오믹 콘택"이란 용어는 약 1 Ω-mm 이하의 콘택 저항을 갖는 비정류 콘택을 지칭한다. 고온 공정 단계 동안 보호층(24)의 존재로 인하여, 다른 경우 이러한 공정들에 의해 장벽층(22)에 초래될 수 있는 손상을 방지할 수 있다. 따라서, 예를 들면, 고온 오믹 콘택/주입 어닐링 이후의 게이트 영역의 면저항은 성장된 상태, 즉, 콘택 어닐링 이전의 상태의 상기 게이트 영역의 면저항과 실질적으로 동일할 수 있다.
본 발명의 일부 실시예들에서, 상기 어닐링 단계 이전에, 예를 들면, 포토레지스트 스트립 및/또는 식각 공정에 의해 마스크(25)가 제거될 수 있다. 그러나, 상기 활성화 어닐링은 대신에 보호층(24)이 존재하는 상태로 수행될 수 있다. 특히, 보호층(24)은 상기 어닐링 동안, 장벽층(22)의 표면을 보호할 수 있다.
본 발명의 일부 실시예들에서, 예를 들면, N2 및/또는 Ar을 포함하는 비활성 분위기에서 상기 활성화 어닐링 공정이 수행될 수 있다. 일부 실시예에서는, 상기 주입 어닐링 공정 동안 보호층 상에 SiN이 증착될 수 있는 경우, 상기 주입 어닐링 공정 동안 NH3와 함께 SiH4가 제공될 수 있다. 상기 활성화 어닐링 공정은 인시츄 로 수행되고/또는 분리된 어닐링 챔버에서 수행될 수 있다. 상기 활성화 어닐링 공정은 어닐링 온도에 따라 적어도 약 30 초 이상 동안 수행될 수 있다. 예를 들면, 약 1300 ℃에서 약 30초 동안 급속 어닐링(RTA)이 수행될 수 있으며, 약 1000 ℃에서 약 30 분 동안 퍼니스 어닐링이 수행될 수 있다. 활성화 공정의 회수 및 온도들의 선택은 관련된 재료의 종류 및 적용된 특정 주입 조건들에 따라 변경될 수 있다. 일부 실시예들에서, 상기 어닐링 시간은 약 30 초 내지 약 30 분의 범위 내일 수 있다.
주입 영역들(31) 상에 오믹 콘택들(30)이 형성되기 때문에, 상기 오믹 콘택들은 비주입 영역들 상에 형성되는 오믹 콘택들보다 더 낮은 저항을 가질 수 있음이 이해될 수 있다. 따라서, 본 발명의 일부 실시예에 따라 형성된 소자의 온-저항(on-resistance)은 감소될 수 있다.
본 발명의 일부 실시예들에서, 오믹 콘택들(30)은, 상기 어닐링 단계 이후에, 다른 금속들, 예를 들면, Au로 캡핑될 수 있다.
GaN HEMTs의 개선된 오믹 콘택들을 형성하는 것은 밀리미터파 주파수의 전력 증폭기들 및, 예를 들면, RF 전력 스위치들, 리미터들 및 캐스코드 셀들(cascode cells)을 포함하는 낮은 온 저항을 필요로 하는 다른 응용 장치들의 성능을 향상시킬 수 있다. 일반적인 트랜지스터 응용 장치들의 경우, 소자의 콘택 저항을 감소시킴으로써, 상기 소자의 온-저항을 증가시키지 않고서도 드레인 소오스간 거리를 증가시킬 수 있다.
도 1e를 참조하면, 마스크(25)가 제거될 수 있다. 도 1e는 게이트 콘택(32) 의 형성 공정을 도시한다. 상기 오믹 콘택들 및 보호층(24) 상에 마스크(미도시)가 형성되고 패터닝되어, 보호층(24)의 일부를 노출시키는 윈도우가 형성된다. 이후, 장벽층(22)의 일부를 노출시키기 위해 보호층(24)을 통하여 리세스가 형성된다. 상기 리세스는 전술한 바와 같이, 저손상 식각 공정을 이용하여 형성된다. 오믹 콘택들(30)이 소오스 및 드레인 콘택들을 제공하는 일부 실시예들에서, 상기 리세스는, 상기 리세스 및 후속하는 게이트 콘택(32)이 상기 드레인 콘택 보다 상기 소오스 콘택에 더 근접하도록, 상기 소오스와 드레인 콘택들 사이의 오프셋이 될 수 있다.
본 발명의 일부 실시예들에서, 상기 보호층은 고순도 질소(HPN)층, 복수의 HPN층들 및 실리콘 이산화물(SiO2), HPN 및/또는 상부 상의 플라즈마 강화 화학기상증착(PECVD) 실리콘 질화물(SIN)을 포함할 수 있다. 그러나, 본 발명의 실시예들은 이들 예에 한정되지 않으며, 본 발명의 범위를 벗어나지 않으면서도, 예를 들면, 저부 상에 다른 엑스시츄의 습식식각이 가능한 유전체를 사용하는 것과 함께, 인시츄 고품질 절연체로서 HPN이 사용될 수 있다.
본 발명의 일부 실시예들에서, HPN은 Si3N4의 내부 및 상기 Si3N4와 하지층 사이의 계면에서 모두 낮은 불순물 농도를 갖는 거의 화학양론적인 Si3N4를 지칭할 수 있다. 이는 상기 하지층과 본 명세서에서 더 개시된 조건들과 동일한 반응로에서 상기 HPN 층을 증착함으로써 달성될 수 있다.
도 1e에 도시된 바와 같이, 상기 리세스부 내에 게이트 콘택(32)이 형성되 고, 장벽층(22)의 노출된 부분과 접촉한다. 상기 게이트 콘택은 도 1e에 도시된 "T" 게이트일 수 있으며, 종래의 제조 기술을 사용하여 제조될 수 있다. 적합한 게이트 재료들은 장벽층의 조성에 의존할 수 있지만, 일부 실시예에서는, 질화물계 반도체 재료에 대하여 쇼트키 콘택을 형성할 수 있는, Ni, Pt, NiSix, Cu, Pd, Cr, W 및/또는 WSiN과 같은 종래의 재료들이 사용될 수 있다.
도 1f는 패시베이션층(34)의 형성 공정을 도시한다. 패시베이션층은 도 1e의 구조 상에 브랭킷 증작될 수 있다. 일부 실시예들에서, 패시베이션층(34)은 보호층(24)과 오믹 콘택들(30) 사이의 갭과 보호층(24)과 게이트 콘택(32) 사이의 갭이 존재한다면 이러한 갭도 실질적으로 충전할 수 있도록 증착된다. 본 발명의 일부 실시예에서, 패시베이션층(34)은, 예를 들면, 실리콘 질화물, 알루미늄 질화물, 실리콘 이산화물 및/또는 산소질화물을 포함할 수 있다. 또한, 패시베이션층(34)은, 본 발명의 사상을 벗어나지 않고서, 단일층 또는 균일한 및/또는 불균일한 조성을 갖는 복수의 층일 수 있다.
본 명세서에서, 본 발명의 실시예들이 특정 HEMT 구조에 관하여 개시되어 있지만, 본 발명이 이러한 구조에 제한되는 것으로 해석되어서는 아니 된다. 예를 들면, 상기 HEMT 소자들 내에, 본 발명의 가르침으로부터 얻어지는 이점을 여전히 얻으면서도, 부가층들이 포함될 수 있다. 이러한 부가층들은, 예를 들면, 1998년 출판된 Applied Physics Letters의 73권, 제13호인 유(Yu) 등의 "압전 효과를 이용한 Ⅲ-Ⅴ 질화물의 쇼트키 장벽 조절(Schottky Barrier Engineering in Ⅲ-Ⅴ Nitrides via the Piezoelectric Effect)" 또는 "갈륨 질화물계 캡 세그먼트 상에 게이트 콘택을 갖는 알루미늄 갈륨 질화물/갈륨 질화물 고전자이동도 트랜지스터들 및 그 제조 방법(Aluminum Gallium Nitride/Gallium Nitride High Electron Mobility Transistors Having a Gate Contact on a Gallium Nitride Based Cap Segment and Methods of Fabricating Same)"이란 제하의 미국 출원 공개 제2002/0066908A1호에 개시된 GaN 캡 층들을 포함하며, 이의 개시 사항은 참조에 의해 본 명세서에 그 전체가 포함된다. 일부 실시예들에서는, MISHEMT을 제조하고/또는 표면을 패시베이션하기 위해 SiN과 같은 절연층들 또는 비교적 고품질의 AlN이 증착될 수 있다. 또한, 추가적인 층들은 조성 구배를 갖는 전이층 또는 층들을 포함할 수도 있다.
또한, 장벽층(22)에 스모치코바 등의 "장벽/스페이서층을 갖는 Ⅲ족 질화물계 고전자이동도 트랜지스터(HEMT)(Group-Ⅲ Nitride Based High Electron Mobility Transistor (HEMT) with Barrier/Spacer Layer)"란 제하의 미국 출원 공개 제2002/0167023A1호에 개시된 것과 같은 복수 층들이 제공될 수 있으며, 위 개시 사항은 본 명세서에 그 전체가 참조에 의해 본 명세서에 포함된다. 따라서, 본 발명의 실시예들에 있어서, 상기 장벽층이 단일층으로 제한되어 해석되어서는 아니 되며, 예를 들면, GaN, AlGaN 및/또는 AlN 층들의 조합을 갖는 장벽층들을 포함할 수도 있다. 예를 들면, GaN, AlN 구조가 합금 무질서(alloy scattering)를 감소시키거나 방지하기 위해 적용될 수 있다. 따라서, 본 발명의 실시예들은 질화물계 장벽층이 포함될 수 있으며, 이러한 질화물계 장벽층은 AlGaN계 장벽층들, AlN계 장벽층들 및 이들의 조합을 포함할 수 있다.
본 도면과 명세서에서는, 본 발명의 일반적인 실시예들이 개시되어 있으며, 특정 용어들이 사용되었지만, 이들은 일반적이고 설명적 의미로서만 사용된 것일 뿐, 제한의 목적으로 사용된 것이 아니다.
전술한 바와 같이, 본 발명의 일부 실시예들은 내화 금속 콘택들이 제공되는 주입 영역들에 자기정렬되는 상기 내화 금속 콘택들을 갖는 반도체 소자들 및 그 제조 방법을 제공한다. 또한, 본 발명의 일부 실시예들에 따른 방법은 상기 주입 영역들 및 상기 내화 금속 콘택의 동시 어닐링을 제공하며, 이에 의해 반도체 소자의 제조 공정이 단순화될 수 있다. 또한, 본 발명의 일부 실시예들에 따라 고도핑된 주입 영역들 상에 내화 금속 콘택들을 제공함으로써 개선된 콘택 저항을 제공할 수도 있다. 또한, 본 발명의 일부 실시예에서는, 주입 영역들과 오믹 금속들이 자기정렬되기 때문에, 후속되는 포토리소그래피 단계와 이에 수반하는 오정렬의 가능성이 회피될 수 있다.

Claims (41)

  1. 반도체 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층 상에 마스크를 형성하는 단계;
    상기 반도체층 상에 주입 영역들을 형성하기 위하여, 상기 마스크를 따라 상기 반도체층 내부로 제 1 도전형을 갖는 이온들을 주입하는 단계;
    상기 마스크를 따라 상기 주입 영역들 상에 금속층들을 형성하는 단계; 및
    상기 주입 영역들 내에 주입된 상기 이온들을 각각 활성화하고 상기 주입 영역들 상에 오믹 콘택들을 제공하기 위하여, 상기 주입 영역들 및 상기 금속층들을 단일 단계로 어닐링하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서, 상기 반도체층을 형성하는 단계는,
    상기 반도체 기판 상에 채널층을 형성하는 단계;
    상기 채널층 상에 장벽층을 형성하는 단계; 및
    상기 장벽층 상에 보호층을 형성하는 단계를 포함하며,
    상기 마스크를 형성하는 단계는 상기 보호층 상에 상기 마스크를 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  3. 제 2 항에 있어서,
    상기 이온들을 주입하는 단계 이전에, 상기 장벽층의 표면의 적어도 일부를 노출시키기 위하여, 상기 마스크를 따라 상기 보호층을 식각하는 단계를 수행하고,
    상기 이온들을 주입하는 단계는, 상기 장벽층 상에 주입 영역들을 형성하기 위하여, 상기 마스크를 따라 상기 장벽층 내에 상기 제 1 도전형을 갖는 이온들을 주입하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 주입 영역들은 상기 채널층 내부로 적어도 부분적으로 연장되는 반도체 소자의 제조 방법.
  5. 제 2 항에 있어서, 상기 이온들을 주입하는 단계는,
    상기 보호층 및 상기 장벽층 내에 주입 영역들을 형성하기 위하여, 상기 마스크를 따라 상기 보호층 및 상기 장벽층 내부로 상기 제 1 도전형을 갖는 이온들을 주입하는 단계를 포함하며,
    상기 반도체 소자의 제조 방법은,
    상기 장벽층의 상기 주입 영역들의 적어도 일부를 노출시키기 위하여 상기 마스크를 따라 상기 보호층을 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제 5 항에 있어서,
    상기 주입 영역들은 상기 채널층 내부로 적어도 부분적으로 연장되는 반도체 소자의 제조 방법.
  7. 제 2 항에 있어서,
    상기 보호층은 고순도 질소(high purity nitrogen, HPN)층을 포함하는 반도체 소자의 제조 방법.
  8. 제 7 항에 있어서,
    상기 HPN층은 약 50 nm 내지 약 150 nm의 두께를 갖는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 HPN층은 약 50 nm 내지 약 150 nm의 두께를 갖는 HPN층 및 상기 HPN층 상에 약 100 nm 내지 약 250 nm의 두께를 갖는 실리콘이산화물(SiO2)층을 포함하는 반도체 소자의 제조 방법.
  10. 제 1 항에 있어서,
    상기 오믹 콘택들은 적어도 하나의 내화 금속을 포함하는 반도체 소자의 제조 방법.
  11. 제 10 항에 있어서,
    상기 내화 금속은 Ti, TiW, Mo, Ta, W, WSi, Re, Nb, TiWN, NiSi 및/또는 TiSi를 포함하는 반도체 소자의 제조 방법.
  12. 제 1 항에 있어서,
    상기 오믹 콘택들은 상기 주입 영역들에 자기정렬되는 반도체 소자의 제조 방법.
  13. 제 1 항에 있어서,
    상기 제 1 도전형은 N 형인 반도체 소자의 제조 방법.
  14. 제 13 항에 있어서, 상기 이온들을 주입하는 단계는,
    실리콘 이온들을 주입하는 단계를 포함하는 반도체 소자의 제조 방법.
  15. 제 1 항에 있어서, 상기 어닐링하는 단계는,
    상기 주입 영역들 및 상기 금속층을 적어도 약 950 ℃의 온도에서 어닐링하는 단계를 포함하는 반도체 소자의 제조 방법.
  16. 제 1 항에 있어서,
    상기 반도체 소자는 Ⅲ족-질화물 반도체 소자를 포함하는 반도체 소자의 제 조 방법.
  17. 반도체 기판 상에 반도체층을 형성하는 단계;
    상기 반도체층에 고농도 도핑된 주입 영역들을 제공하기 위하여, 상기 반도체층에 이온들을 선택적으로 주입하는 단계;
    상기 반도체층에 상기 고농도 도핑된 주입 영역들 상에 내화 금속층을 형성하는 단계; 및
    상기 고농도 도핑된 주입 영역들의 상기 주입된 이온들을 각각 활성화시키고 상기 주입 영역들 상에 상기 주입 영역들에 자기정렬된 오믹 콘택을 형성하기 위하여, 상기 고농도 도핑된 주입 영역들 및 상기 내화 금속층을 단일 단계로 어닐링하는 단계를 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  18. 제 17 항에 있어서, 상기 반도체층을 형성하는 단계는,
    상기 반도체 기판 상에 채널층을 형성하는 단계;
    상기 채널층 상에 장벽층을 형성하는 단계; 및
    상기 장벽층 상에 보호층을 형성하는 단계를 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  19. 제 18 항에 있어서, 상기 Ⅲ족-질화물 반도체 소자를 제조하는 방법은
    상기 보호층 상에 마스크를 형성하는 단계를 더 포함하며,
    상기 선택적으로 주입하는 단계는 상기 마스크를 따라 상기 반도체층 내에 이온들은 선택적으로 주입하는 단계를 포함하고,
    상기 내화 금속층을 형성하는 단계는 상기 마스크를 따라 상기 반도체층에 상기 고농도 도핑된 주입 영역들 상에 내화 금속층을 형성하는 단계를 더 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  20. 제 19 항에 있어서,
    상기 이온들을 선택적으로 주입하는 단계 이전에, 상기 장벽층의 표면의 적어도 일부를 노출시키기 위하여, 상기 마스크를 따라 상기 보호층을 식각하는 단계를 수행하며,
    상기 이온들을 선택적으로 주입하는 단계는 상기 장벽층 상에 주입 영역들을 형성하기 위하여, 상기 마스크를 따라 상기 장벽층 내부로 상기 제 1 도전형을 가지는 이온들을 선택적으로 주입하는 단계를 더 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  21. 제 20 항에 있어서,
    상기 주입 영역들은 상기 채널층 내부로 적어도 부분적으로 연장된 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  22. 제 19 항에 있어서, 상기 이온들을 선택적으로 주입하는 단계는,
    상기 보호층 및 상기 장벽층에 주입 영역들을 형성하기 위하여, 상기 마스크를 따라 상기 보호층 및 상기 장벽층 내부로 상기 제 1 도전형을 갖는 이온들을 선택적으로 주입하는 단계를 포함하며,
    상기 Ⅲ족-질화물 반도체 소자를 제조하는 방법은 상기 장벽층의 상기 주입 영역들의 적어도 일부를 노출시키기 위하여 상기 마스크를 따라 상기 보호층을 식각하는 단계를 더 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  23. 제 22 항에 있어서,
    상기 주입 영역들은 상기 채널층 내부로 적어도 부분적으로 연장되는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  24. 제 18 항에 있어서,
    상기 보호층은 고순도 질소(HPN)층을 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  25. 제 24 항에 있어서,
    상기 HPN층은 약 50 nm 내지 약 150 nm의 두께를 갖는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  26. 제 24 항에 있어서,
    상기 HPN층은 약 50 nm 내지 약 150 nm의 두께를 갖는 HPN층 및 상기 HPN 상에 약 100 nm 내지 약 250 nm의 두께를 갖는 실리콘이산화물(SiO2)층을 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  27. 제 17 항에 있어서,
    상기 내화 금속은 Ti, TiW, Mo, Ta, W, WSi, Re, Nb, TiWN, NiSi 및/또는 TiSi를 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  28. 제 17 항에 있어서,
    상기 주입 이온들은 N 형 이온들을 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  29. 제 28 항에 있어서,
    상기 N 형 이온들은 실리콘 이온들을 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  30. 제 17 항에 있어서, 상기 어닐링하는 단계는,
    적어도 약 950 ℃의 온도에서, 상기 주입 영역들 및 상기 내화 금속층을 어닐링하는 단계를 포함하는 Ⅲ족-질화물 반도체 소자를 제조하는 방법.
  31. Ⅲ족-질화물 반도체층;
    상기 Ⅲ족-질화물 반도체층 내의 이격된 고농도 도핑된 주입 영역들;
    상기 고농도 도핑된 주입 영역들 상에 상기 고농도 도핑된 주입 영역들에 자기정렬된 내화 금속 오믹 콘택들을 포함하는 트랜지스터 소자.
  32. 제 31 항에 있어서,
    상기 이격된 고농도 도핑된 주입 영역들은 상기 트랜지스터의 소오스 및 드레인 영역들을 각각 한정하는 트랜지스터 소자.
  33. 제 31 항에 있어서, 상기 Ⅲ족-질화물 반도체층은,
    상기 반도체 기판 상의 채널층;
    상기 채널층 상의 장벽층; 및
    상기 장벽층 상의 보호층을 포함하는 트랜지스터 소자.
  34. 제 33 항에 있어서,
    상기 보호층은 내부에 상기 장벽층의 표면의 적어도 일부를 노출시키는 윈도우를 한정하며,
    상기 주입 영역들은 상기 보호층 내에 제공되는 트랜지스터 소자.
  35. 제 34 항에 있어서,
    상기 주입 영역들은 상기 채널층 내부로 적어도 부분적으로 연장되는 트랜지스터 소자.
  36. 트랜지스터 소자.
  37. 제 33 항에 있어서,
    상기 보호층은 고순도 질소(HPN)층을 포함하는 트랜지스터 소자.
  38. 제 37 항에 있어서,
    상기 HPN층은 약 50 nm 내지 약 150 nm의 두께를 갖는 트랜지스터 소자.
  39. 제 37 항에 있어서,
    상기 HPN층은 약 50 nm 내지 약 150 nm의 두께를 갖는 HPN층 및 상기 HPN층 상에 약 100 nm 내지 약 250 nm의 두께를 갖는 실리콘이산화물(SiO2)층을 포함하는 트랜지스터 소자.
  40. 제 31 항에 있어서,
    상기 내화 금속은 Ti, TiW, Mo, Ta, W, WSi, Re, Nb, TiWN, NiSi 및/또는 TiSi를 포함하는 트랜지스터 소자.
  41. 제 31 항에 있어서,
    상기 고농도 도핑된 주입 영역들은 N 형의 주입 영역들을 포함하는 트랜지스터 소자.
KR1020087030448A 2006-05-16 2007-05-03 자기정렬된 내화 콘택들을 포함하는 반도체 소자들 및 그 형성 방법들 KR101410170B1 (ko)

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Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170086907A (ko) * 2016-01-19 2017-07-27 한국전자통신연구원 반도체 소자의 선택적 도핑 방법

Families Citing this family (39)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US20080042145A1 (en) * 2006-08-18 2008-02-21 Helmut Hagleitner Diffusion barrier for light emitting diodes
JP5183913B2 (ja) * 2006-11-24 2013-04-17 住友電工デバイス・イノベーション株式会社 半導体装置の製造方法
TW200903858A (en) * 2007-03-09 2009-01-16 Univ California Method to fabricate III-N field effect transistors using ion implantation with reduced dopant activation and damage recovery temperature
US8097922B1 (en) * 2007-05-29 2012-01-17 The Regents Of The University Of California Nanometer-scale transistor architecture providing enhanced carrier mobility
US7875537B2 (en) * 2007-08-29 2011-01-25 Cree, Inc. High temperature ion implantation of nitride based HEMTs
US20130119404A1 (en) * 2008-02-13 2013-05-16 Triquint Semiconductor, Inc. Device structure including high-thermal-conductivity substrate
US8035112B1 (en) 2008-04-23 2011-10-11 Purdue Research Foundation SIC power DMOSFET with self-aligned source contact
EP2117039B1 (en) * 2008-05-09 2015-03-18 Cree, Inc. Semiconductor devices including shallow inplanted regions and methods of forming the same
US9711633B2 (en) * 2008-05-09 2017-07-18 Cree, Inc. Methods of forming group III-nitride semiconductor devices including implanting ions directly into source and drain regions and annealing to activate the implanted ions
EP2120266B1 (en) * 2008-05-13 2015-10-28 Imec Scalable quantum well device and method for manufacturing the same
US8759876B2 (en) * 2008-10-06 2014-06-24 Massachusetts Institute Of Technology Enhancement-mode nitride transistor
US7977224B2 (en) * 2008-12-03 2011-07-12 The United States Of America As Represented By The Secretary Of The Army Method using multiple layer annealing cap for fabricating group III-nitride semiconductor device structures and devices formed thereby
US8105889B2 (en) * 2009-07-27 2012-01-31 Cree, Inc. Methods of fabricating transistors including self-aligned gate electrodes and source/drain regions
TWI399799B (zh) * 2009-12-30 2013-06-21 Univ Feng Chia 半導體元件之閘極結構的製造方法以及半導體元件
JP2012033689A (ja) * 2010-07-30 2012-02-16 Sumitomo Electric Device Innovations Inc 半導体装置の製造方法
JP6054620B2 (ja) * 2012-03-29 2016-12-27 トランスフォーム・ジャパン株式会社 化合物半導体装置及びその製造方法
CN102738224A (zh) * 2012-06-01 2012-10-17 中国电子科技集团公司第五十五研究所 一种采用硅合金的多层金属欧姆接触系统及其制造方法
US8912570B2 (en) 2012-08-09 2014-12-16 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor and method of forming the same
US9082637B2 (en) 2012-08-17 2015-07-14 The University Of Connecticut Optoelectronic integrated circuit
US10134727B2 (en) 2012-09-28 2018-11-20 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
US9064709B2 (en) 2012-09-28 2015-06-23 Intel Corporation High breakdown voltage III-N depletion mode MOS capacitors
DE102013224361A1 (de) 2013-11-28 2015-05-28 Fraunhofer-Gesellschaft zur Förderung der angewandten Forschung e.V. Feldeffekttransistor und Verfahren zu seiner Herstellung
US10867792B2 (en) 2014-02-18 2020-12-15 Taiwan Semiconductor Manufacturing Company, Ltd. High electron mobility transistor (HEMT) having an indium-containing layer and method of manufacturing the same
WO2015176002A1 (en) * 2014-05-15 2015-11-19 The Regents Of The University Of California Doping in iii-nitride devices
US10553633B2 (en) * 2014-05-30 2020-02-04 Klaus Y.J. Hsu Phototransistor with body-strapped base
FR3026556A1 (fr) 2014-09-26 2016-04-01 Commissariat Energie Atomique Procede de fabrication d'une couche semi-conductrice a base de gan ameliore
FR3026555A1 (fr) 2014-09-26 2016-04-01 Commissariat Energie Atomique Procede d'activation de dopants dans une couche semi-conductrice a base de gan par implantations et traitements thermiques successifs
FR3026558B1 (fr) 2014-09-26 2018-03-09 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede d'activation de dopants dans une couche semi-conductrice a base de gan
FR3026557B1 (fr) 2014-09-26 2018-03-16 Commissariat A L'energie Atomique Et Aux Energies Alternatives Procede de dopage d'un semi-conducteur a base de gan
JP2017168768A (ja) * 2016-03-18 2017-09-21 三菱電機株式会社 電界効果トランジスタおよびその製造方法
US10354879B2 (en) * 2016-06-24 2019-07-16 Cree, Inc. Depletion mode semiconductor devices including current dependent resistance
JP6650867B2 (ja) * 2016-12-22 2020-02-19 三菱電機株式会社 ヘテロ接合電界効果型トランジスタの製造方法
US10096550B2 (en) 2017-02-21 2018-10-09 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
US10224285B2 (en) 2017-02-21 2019-03-05 Raytheon Company Nitride structure having gold-free contact and methods for forming such structures
CN109216442A (zh) * 2018-09-11 2019-01-15 苏州汉骅半导体有限公司 半导体结构制造方法
US11398551B2 (en) 2019-05-07 2022-07-26 United States Of America As Represented By The Secretary Of The Air Force Self-aligned gate and drift design for high-critical field strength semiconductor power transistors with ion implantation
CN111293174A (zh) * 2020-02-25 2020-06-16 英诺赛科（珠海）科技有限公司 半导体器件及其制造方法
GB2594308B (en) 2020-04-23 2022-06-08 X Fab Dresden Gmbh & Co Kg Semiconductor contact structures
US11721743B2 (en) * 2020-12-22 2023-08-08 Applied Materials, Inc. Implantation enabled precisely controlled source and drain etch depth

Family Cites Families (49)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPS5812368A (ja) 1981-07-16 1983-01-24 Toshiba Corp ＧａＡｓ電界効果トランジスタの製造方法
US4522845A (en) * 1983-06-20 1985-06-11 Varian Associates, Inc. Process for producing a layer of a metal silicide by applying multichromatic radiation
US4586063A (en) * 1984-04-02 1986-04-29 Oki Electric Industry Co., Ltd. Schottky barrier gate FET including tungsten-aluminum alloy
JPS616871A (ja) 1984-06-21 1986-01-13 Matsushita Electric Ind Co Ltd 電界効果トランジスタの製造方法
JPS61222263A (ja) 1985-03-28 1986-10-02 Toshiba Corp 電界効果トランジスタの製造方法
JPH084138B2 (ja) * 1986-05-23 1996-01-17 日本電気株式会社 半導体装置
US4987462A (en) * 1987-01-06 1991-01-22 Texas Instruments Incorporated Power MISFET
US4808545A (en) * 1987-04-20 1989-02-28 International Business Machines Corporation High speed GaAs MESFET having refractory contacts and a self-aligned cold gate fabrication process
US4866005A (en) * 1987-10-26 1989-09-12 North Carolina State University Sublimation of silicon carbide to produce large, device quality single crystals of silicon carbide
US5021363A (en) * 1989-09-07 1991-06-04 Laboratories Incorporated Method of selectively producing conductive members on a semiconductor surface
US4946547A (en) * 1989-10-13 1990-08-07 Cree Research, Inc. Method of preparing silicon carbide surfaces for crystal growth
JPH0727880B2 (ja) * 1989-11-10 1995-03-29 株式会社東芝 半導体装置の製造方法
US5210051A (en) * 1990-03-27 1993-05-11 Cree Research, Inc. High efficiency light emitting diodes from bipolar gallium nitride
US5292501A (en) * 1990-06-25 1994-03-08 Degenhardt Charles R Use of a carboxy-substituted polymer to inhibit plaque formation without tooth staining
US5200022A (en) * 1990-10-03 1993-04-06 Cree Research, Inc. Method of improving mechanically prepared substrate surfaces of alpha silicon carbide for deposition of beta silicon carbide thereon and resulting product
JPH0766925B2 (ja) * 1990-12-26 1995-07-19 財団法人韓国電子通信研究所 ガリウム砒素金属半導体電界効果トランジスタの製造方法
US5124762A (en) * 1990-12-31 1992-06-23 Honeywell Inc. Gaas heterostructure metal-insulator-semiconductor integrated circuit technology
US5192987A (en) * 1991-05-17 1993-03-09 Apa Optics, Inc. High electron mobility transistor with GaN/Alx Ga1-x N heterojunctions
DE4121051A1 (de) * 1991-06-26 1993-01-07 Eurosil Electronic Gmbh Halbleiteranordnung und verfahren zur herstellung
US5986291A (en) * 1993-10-12 1999-11-16 La Corporation De L'ecole Polytechnique Field effect devices
US5393993A (en) * 1993-12-13 1995-02-28 Cree Research, Inc. Buffer structure between silicon carbide and gallium nitride and resulting semiconductor devices
JPH07249780A (ja) * 1994-03-08 1995-09-26 Sanyo Electric Co Ltd 電界効果型半導体素子
US5523589A (en) * 1994-09-20 1996-06-04 Cree Research, Inc. Vertical geometry light emitting diode with group III nitride active layer and extended lifetime
US6316793B1 (en) * 1998-06-12 2001-11-13 Cree, Inc. Nitride based transistors on semi-insulating silicon carbide substrates
JP2000150535A (ja) * 1998-11-09 2000-05-30 Fujitsu Quantum Device Kk 電界効果トランジスタとその製造方法
US6218680B1 (en) * 1999-05-18 2001-04-17 Cree, Inc. Semi-insulating silicon carbide without vanadium domination
JP2000340581A (ja) 1999-05-31 2000-12-08 Sony Corp 半導体装置およびその製造方法
US6335249B1 (en) * 2000-02-07 2002-01-01 Taiwan Semiconductor Manufacturing Company Salicide field effect transistors with improved borderless contact structures and a method of fabrication
US6498111B1 (en) * 2000-08-23 2002-12-24 Cree Lighting Company Fabrication of semiconductor materials and devices with controlled electrical conductivity
US6686616B1 (en) * 2000-05-10 2004-02-03 Cree, Inc. Silicon carbide metal-semiconductor field effect transistors
JP3421306B2 (ja) * 2000-07-19 2003-06-30 富士通カンタムデバイス株式会社 化合物半導体装置
US6548333B2 (en) * 2000-12-01 2003-04-15 Cree, Inc. Aluminum gallium nitride/gallium nitride high electron mobility transistors having a gate contact on a gallium nitride based cap segment
US6849882B2 (en) * 2001-05-11 2005-02-01 Cree Inc. Group-III nitride based high electron mobility transistor (HEMT) with barrier/spacer layer
US7030428B2 (en) * 2001-12-03 2006-04-18 Cree, Inc. Strain balanced nitride heterojunction transistors
WO2003105204A2 (en) * 2002-06-07 2003-12-18 Amberwave Systems Corporation Semiconductor devices having strained dual channel layers
US7187045B2 (en) * 2002-07-16 2007-03-06 Osemi, Inc. Junction field effect metal oxide compound semiconductor integrated transistor devices
US6982204B2 (en) * 2002-07-16 2006-01-03 Cree, Inc. Nitride-based transistors and methods of fabrication thereof using non-etched contact recesses
TW560001B (en) * 2002-10-22 2003-11-01 Toppoly Optoelectronics Corp Method of forming reflective liquid crystal display and driving circuit
US6974969B2 (en) * 2003-01-13 2005-12-13 The University Of Connecticut P-type quantum-well-base bipolar transistor device employing interdigitated base and emitter formed with a capping layer
US7148546B2 (en) * 2003-09-30 2006-12-12 Texas Instruments Incorporated MOS transistor gates with doped silicide and methods for making the same
JP2005116858A (ja) 2003-10-09 2005-04-28 Furukawa Electric Co Ltd:The 半導体電子デバイス及び半導体電子デバイスの製造方法
US7045404B2 (en) * 2004-01-16 2006-05-16 Cree, Inc. Nitride-based transistors with a protective layer and a low-damage recess and methods of fabrication thereof
JP2007529908A (ja) * 2004-03-19 2007-10-25 フェアチャイルド・セミコンダクター・コーポレーション 炭化ケイ素上に耐久性接触を有するデバイスおよびその製造方法
US7084441B2 (en) * 2004-05-20 2006-08-01 Cree, Inc. Semiconductor devices having a hybrid channel layer, current aperture transistors and methods of fabricating same
US7432142B2 (en) 2004-05-20 2008-10-07 Cree, Inc. Methods of fabricating nitride-based transistors having regrown ohmic contact regions
US7265399B2 (en) * 2004-10-29 2007-09-04 Cree, Inc. Asymetric layout structures for transistors and methods of fabricating the same
US7419892B2 (en) * 2005-12-13 2008-09-02 Cree, Inc. Semiconductor devices including implanted regions and protective layers and methods of forming the same
US7709269B2 (en) * 2006-01-17 2010-05-04 Cree, Inc. Methods of fabricating transistors including dielectrically-supported gate electrodes
US8823057B2 (en) * 2006-11-06 2014-09-02 Cree, Inc. Semiconductor devices including implanted regions for providing low-resistance contact to buried layers and related devices

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20170086907A (ko) * 2016-01-19 2017-07-27 한국전자통신연구원 반도체 소자의 선택적 도핑 방법

Also Published As

Publication number Publication date
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KR101410170B1 (ko) 2014-06-19
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WO2007136519A1 (en) 2007-11-29
US9040398B2 (en) 2015-05-26
JP5730481B2 (ja) 2015-06-10
TWI433240B (zh) 2014-04-01
TW200809981A (en) 2008-02-16
CA2651670C (en) 2015-06-30
US20070269968A1 (en) 2007-11-22
JP2009537983A (ja) 2009-10-29
CA2651670A1 (en) 2007-11-29

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