JP6650867B2 - ヘテロ接合電界効果型トランジスタの製造方法 - Google Patents
ヘテロ接合電界効果型トランジスタの製造方法 Download PDFInfo
- Publication number
- JP6650867B2 JP6650867B2 JP2016248576A JP2016248576A JP6650867B2 JP 6650867 B2 JP6650867 B2 JP 6650867B2 JP 2016248576 A JP2016248576 A JP 2016248576A JP 2016248576 A JP2016248576 A JP 2016248576A JP 6650867 B2 JP6650867 B2 JP 6650867B2
- Authority
- JP
- Japan
- Prior art keywords
- nitride semiconductor
- forming
- gate electrode
- effect transistor
- protective film
- Prior art date
- Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
- Active
Links
Images
Landscapes
- Formation Of Insulating Films (AREA)
- Junction Field-Effect Transistors (AREA)
Description
<構成>
まず、本発明の実施の形態1によるヘテロ接合電界効果型トランジスタの構成について説明する。
次に、本実施の形態1によるヘテロ接合電界効果型トランジスタの製造方法について説明する。
まず、図5に示すように、例えば、サファイア、SiC(炭化シリコン)、GaN(窒化ガリウム)、またはSi(シリコン)等よりなる基板1を準備する。
次に、図7に示すように、写真製版によって、バリア層4上であってソース電極6およびドレイン電極7を形成する領域以外の領域にレジストパターン10を形成する。そして、レジストパターン10をマスクとして、オーミック電極となる金属、例えばTiおよびAlの積層膜を堆積する。積層膜としては、例えばTi、Al、Pt、Nb、Au、Hf、Zr、Sr、Ni、Ta、Mo、およびW等の金属から選択された金属を積層して構成され得るものが挙げられる。積層膜は、例えば電子線蒸着法またはスパッタ法を用いて堆積される。その後、レジストパターン10を除去すると、図8に示すようなソース電極6およびドレイン電極7がバリア層4上に形成される。このように、ソース電極6およびドレイン電極7は、リフトオフ法によってバリア層4上に形成される。すなわち、ソース電極6およびドレイン電極7は、バリア層4上であってゲート電極5が形成されるべき領域の一方側と他方側とに各々形成される。
次に、図10に示すように、レジストパターン11をマスクとして、ヘテロ接合電界効果型トランジスタを作製する領域以外のバリア層4からチャネル層3に渡って素子分離領域8を形成する。具体的には、例えば図11に示すように、He,N,O,Mg,Ar,Ca,Fe,Zn,Sr,Ba等のイオン12を照射するイオン注入法を用いて素子分離領域8を形成する。あるいは、エッチング等を用いて素子分離領域8を形成する。
次に、図12に示すように、写真製版によって、バリア層4上であってゲート電極5が形成されるべき領域であるゲート電極形成領域13以外の領域にレジストパターン14を形成する。そして、レジストパターン14をマスクとしてゲート電極形成領域13に、ショットキー電極となる金属を例えば電子線蒸着法またはスパッタ法を用いて堆積する。ショットキー電極となる金属は、バリア層4とショットキー接触を形成する金属であればよく、例えばPt,Ir,Pd,Ni,Au等の仕事関数が高い金属、またはシリサイド,WN,TaN等の窒化金属が、単層膜または積層膜で構成されており、例えばPt/Auの構造を有してもよい。その後、レジストパターン14を除去すると、図13に示すようなゲート電極5がバリア層4上に形成される。このように、ゲート電極5は、リフトオフ法によってバリア層4上に形成される。ゲート電極5の形成後、予め定められた温度でアニールしてもよい。
次に、バリア層4上であって、ゲート電極5、ソース電極6、およびドレイン電極7が形成された領域以外の領域に酸化アルミニウムからなる保護膜9をALD法によって形成する。保護膜9は、例えば1nm〜100nmの範囲内で形成することが望ましい。
<構成>
まず、本発明の実施の形態2によるヘテロ接合電界効果型トランジスタの構成について説明する。
次に、本実施の形態2によるヘテロ接合電界効果型トランジスタの製造方法について説明する。
素子分離形成工程の後、図16に示すように、バリア層4上であって、ソース電極6およびドレイン電極7が形成された領域以外の領域に酸化アルミニウムからなる保護膜9を形成する。なお、保護膜9の形成方法は、実施の形態1と同様であるため、ここでは詳細な説明を省略する。
保護膜9の形成後、図17に示すように、写真製版によって、バリア層4、ソース電極6、およびドレイン電極7上であってゲート電極形成領域13以外の領域にレジストパターン15を形成する。これにより、レジストパターン15は、ゲート電極形成領域13に対応する開口部を有することになる。
次に、図19に示すように、保護膜9のゲート長方向の開口幅、すなわち保護膜9に形成されたゲート電極形成領域13に対応する開口部の開口幅よりも長い開口幅の開口部を有するレジストパターン16を形成する。
Claims (5)
- 窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
(a)第1窒化物半導体層を形成する工程と、
(b)前記工程(a)の後、前記第1窒化物半導体層上に、前記第1窒化物半導体層とヘテロ接合を成す、少なくともInを含む第2窒化物半導体層を形成する工程と、
(c)前記工程(b)の後、前記第2窒化物半導体層上であって、ゲート電極が形成されるべき領域の一方側と他方側とにソース電極およびドレイン電極を各々形成する工程と、
(d)前記工程(c)の後、前記第2窒化物半導体層上の前記ゲート電極が形成されるべき領域に前記ゲート電極を形成する工程と、
(e)前記工程(d)の後、前記第2窒化物半導体層上であって、前記ゲート電極、前記ソース電極、および前記ドレイン電極が形成された領域以外の領域に酸化アルミニウムからなる保護膜をALD(Atomic Layer Deposition)法によって形成する工程と、
を備え、
前記工程(e)において、前記保護膜を形成する際のオゾン供給時に供給される全ガス量に占めるオゾンの供給量の割合は5.7%以上であることを特徴とする、ヘテロ接合電界効果型トランジスタの製造方法。 - 前記工程(e)において、前記保護膜は、前記酸化アルミニウムにおけるアルミニウムに対する酸素の比率が1.97以上であることを特徴とする、請求項1に記載のヘテロ接合電界効果型トランジスタの製造方法。
- 窒化物半導体からなるヘテロ接合電界効果型トランジスタの製造方法であって、
(a)第1窒化物半導体層を形成する工程と、
(b)前記工程(a)の後、前記第1窒化物半導体層上に、前記第1窒化物半導体層とヘテロ接合を成す、少なくともInを含む第2窒化物半導体層を形成する工程と、
(c)前記工程(b)の後、前記第2窒化物半導体層上であって、ゲート電極が形成されるべき領域の一方側と他方側とにソース電極およびドレイン電極を各々形成する工程と、
(d)前記工程(c)の後、前記第2窒化物半導体層上であって、前記ソース電極および前記ドレイン電極が形成された領域以外の領域に酸化アルミニウムからなる保護膜をALD(Atomic Layer Deposition)法によって形成する工程と、
(e)前記工程(d)の後、前記保護膜の前記ゲート電極が形成されるべき領域に対応する領域に開口部を形成し、前記開口部に前記ゲート電極を形成する工程と、
を備え、
前記工程(d)において、前記保護膜を形成する際のオゾン供給時に供給される全ガス量に占めるオゾンの供給量の割合は5.7%以上であることを特徴とする、ヘテロ接合電界効果型トランジスタの製造方法。 - 前記工程(d)において、前記保護膜は、前記酸化アルミニウムにおけるアルミニウムに対する酸素の比率が1.97以上であることを特徴とする、請求項3に記載のヘテロ接合電界効果型トランジスタの製造方法。
- 前記工程(e)において、前記ゲート電極は、前記保護膜における前記第2窒化物半導体層とは反対側の面上の一部を覆う部分を有し、当該部分は少なくとも前記ドレイン電極側に延伸して形成されることを特徴とする、請求項3または4に記載のヘテロ接合電界効果型トランジスタの製造方法。
Priority Applications (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016248576A JP6650867B2 (ja) | 2016-12-22 | 2016-12-22 | ヘテロ接合電界効果型トランジスタの製造方法 |
Applications Claiming Priority (1)
Application Number | Priority Date | Filing Date | Title |
---|---|---|---|
JP2016248576A JP6650867B2 (ja) | 2016-12-22 | 2016-12-22 | ヘテロ接合電界効果型トランジスタの製造方法 |
Publications (2)
Publication Number | Publication Date |
---|---|
JP2018101755A JP2018101755A (ja) | 2018-06-28 |
JP6650867B2 true JP6650867B2 (ja) | 2020-02-19 |
Family
ID=62714519
Family Applications (1)
Application Number | Title | Priority Date | Filing Date |
---|---|---|---|
JP2016248576A Active JP6650867B2 (ja) | 2016-12-22 | 2016-12-22 | ヘテロ接合電界効果型トランジスタの製造方法 |
Country Status (1)
Country | Link |
---|---|
JP (1) | JP6650867B2 (ja) |
Families Citing this family (2)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
JP7371384B2 (ja) * | 2019-08-01 | 2023-10-31 | 富士通株式会社 | 化合物半導体装置及びその製造方法 |
JP7448728B2 (ja) * | 2021-07-27 | 2024-03-12 | ヌヴォトンテクノロジージャパン株式会社 | 半導体装置 |
Family Cites Families (6)
Publication number | Priority date | Publication date | Assignee | Title |
---|---|---|---|---|
US9040398B2 (en) * | 2006-05-16 | 2015-05-26 | Cree, Inc. | Method of fabricating seminconductor devices including self aligned refractory contacts |
JP5345328B2 (ja) * | 2008-02-22 | 2013-11-20 | 住友電工デバイス・イノベーション株式会社 | 半導体装置の製造方法 |
JP2015115572A (ja) * | 2013-12-16 | 2015-06-22 | 三菱電機株式会社 | ヘテロ接合電界効果型トランジスタおよびその製造方法 |
JP2015126034A (ja) * | 2013-12-25 | 2015-07-06 | サンケン電気株式会社 | 電界効果型半導体素子 |
JP6235702B2 (ja) * | 2014-05-01 | 2017-11-22 | ルネサスエレクトロニクス株式会社 | 半導体装置 |
JP6627441B2 (ja) * | 2015-11-11 | 2020-01-08 | 住友電気工業株式会社 | 半導体装置 |
-
2016
- 2016-12-22 JP JP2016248576A patent/JP6650867B2/ja active Active
Also Published As
Publication number | Publication date |
---|---|
JP2018101755A (ja) | 2018-06-28 |
Similar Documents
Publication | Publication Date | Title |
---|---|---|
TWI431770B (zh) | 半導體裝置及製造其之方法 | |
JP5179023B2 (ja) | 電界効果トランジスタ | |
JP5953706B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP5495257B2 (ja) | Iii族窒化物系電界効果トランジスタおよびその製造方法 | |
TWI487036B (zh) | 化合物半導體裝置及其製造方法 | |
JP3733420B2 (ja) | 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ | |
WO2010109566A1 (ja) | 半導体装置及びその製造方法 | |
JP5534701B2 (ja) | 半導体装置 | |
US10784361B2 (en) | Semiconductor device and method for manufacturing the same | |
JP2011044647A (ja) | Iii族窒化物系電界効果トランジスタおよびその製造方法 | |
TW201413961A (zh) | 化合物半導體裝置及其製造方法 | |
JP4517077B2 (ja) | 窒化物半導体材料を用いたヘテロ接合電界効果型トランジスタ | |
JP2019012827A (ja) | 窒化ガリウム系の半導体装置及びその製造方法 | |
JP2007311740A (ja) | 窒化物半導体電界効果トランジスタ | |
JP4908856B2 (ja) | 半導体装置とその製造法 | |
JP2011171440A (ja) | Iii族窒化物系へテロ電界効果トランジスタ | |
JP2013149732A (ja) | へテロ接合電界効果型トランジスタおよびその製造方法 | |
JP2016100450A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
JP6687831B2 (ja) | 化合物半導体装置及びその製造方法 | |
JP6650867B2 (ja) | ヘテロ接合電界効果型トランジスタの製造方法 | |
JP2009152353A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 | |
JP5509544B2 (ja) | 半導体装置及びその製造方法 | |
JP2013055224A (ja) | 半導体装置およびその製造方法 | |
JP7367440B2 (ja) | 高電子移動度トランジスタの製造方法及び高電子移動度トランジスタ | |
JP2014099523A (ja) | ヘテロ接合電界効果型トランジスタおよびその製造方法 |
Legal Events
Date | Code | Title | Description |
---|---|---|---|
A621 | Written request for application examination |
Free format text: JAPANESE INTERMEDIATE CODE: A621 Effective date: 20181024 |
|
A977 | Report on retrieval |
Free format text: JAPANESE INTERMEDIATE CODE: A971007 Effective date: 20190809 |
|
A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20190820 |
|
A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20190910 |
|
TRDD | Decision of grant or rejection written | ||
A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20191224 |
|
A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20200121 |
|
R150 | Certificate of patent or registration of utility model |
Ref document number: 6650867 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
R250 | Receipt of annual fees |
Free format text: JAPANESE INTERMEDIATE CODE: R250 |