JP2005019994A - トレンチ・キャパシタの埋込プレートを形成する方法 - Google Patents

トレンチ・キャパシタの埋込プレートを形成する方法 Download PDF

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    • H01L21/321—After treatment
    • H01L21/3215—Doping the layers

Abstract

【課題】トレンチ・キャパシタ内に埋込プレートを形成する方法を提供すること。
【解決手段】トレンチにＡＳＧなどのドーパント源材料を完全に充填する。次いで、このドーパント源材料に陥凹部を形成し、カラー材料を堆積させ、それによって、トレンチの上側部分にカラーを形成する。このドーパントをドライブイン処理して埋込プレートを形成した後で、ドーパント源材料を除去し、カラー材料を除去することができる。
【選択図】図１８

Description

本発明は、一般にＩＣ（集積回路）に関し、より詳細にはトレンチ・キャパシタに関する。このようなＩＣの例には、ＲＡＭ（ランダム・アクセス・メモリ）、ＤＲＡＭ（ダイナミックＲＡＭ）、ＳＤＲＡＭ（シンクロナスＤＲＡＭ）、ＳＲＡＭ（スタティックＲＡＭ）、ＲＯＭ（読出し専用メモリ）などのメモリＩＣまたは他のメモリＩＣが含まれる。他のＩＣには、ＰＬＡ（プログラマブル・ロジック・アレイ）、ＡＳＩＣ（特定用途向けＩＣ）、ロジック／メモリ統合ＩＣ（混載ＤＲＡＭすなわちｅＤＲＡＭ）などのデバイス、またはトレンチ・キャパシタを利用する任意の回路用デバイスが含まれる。具体的には、本発明は、トレンチ・キャパシタの中でも特に深いトレンチ・キャパシタ中に埋込プレートを形成する新しい方法に関する。
ＩＣ（集積回路）すなわちチップは、電荷を蓄積するためにキャパシタを使用する。電荷を蓄積するためにキャパシタを使用するＩＣの例は、ＤＲＡＭチップなどのメモリＩＣである。一般に、ＤＲＡＭメモリ・セルは、キャパシタに接続されたトランジスタを備える。ＤＲＡＭに一般に用いられるキャパシタの１つのタイプはトレンチ・キャパシタである。トレンチ・キャパシタは、基板中に形成された３次元構造体であり、一般に基板中にエッチングされた深いトレンチを備える。このトレンチに、例えばｎ型にドープしたポリシリコンを充填する。このドープしたポリシリコンは、キャパシタの（「蓄積ノード（storage node）」と称する）１つの電極として働く。ｎ型にドープした領域がトレンチの下側部分を取り囲み、第２の電極として働く。このドープした領域は、「埋込プレート（buriedplate）」と称する。ノード誘電体（node dielectric）により、埋込プレートと蓄積ノードが分離される。
埋込プレートの形成は、トレンチＤＲＡＭ技術のデバイス性能を向上させるためのプロセスの重要な部分である。埋込プレートを形成する従来方式の技術は、トレンチの電力部（power portion）を取り囲む基板領域内にドーパントを外方拡散させることを含む。一般に、ドーパント源（dopant source）は、例えばＡＳＧ（ヒ素をドープしたケイ酸塩ガラス）などのｎ型ケイ酸塩ガラスによって与えられる。従来、埋込プレートは、下部トレンチの側壁上にＡＳＧの薄い層を堆積させ、その後、「ドライブイン（drive-in）」プロセスとして知られる熱アニール処理することによって形成する。このＡＳＧ層は、埋込プレートをドープするためのヒ素源として働く。
トレンチ技術の構造体（feature）サイズが小さくなるにつれて、特にトレンチ・サイズが縮小するにつれて、それに従ってＡＳＧ層の厚さを薄くしなければならない。しかし、ＡＳＧの厚さを過度に薄くすると、薄いＡＳＧ層でヒ素が枯渇（depletion）するために、埋込プレート領域内のヒ素濃度が低くなる。ヒ素濃度が低くなると、デバイス性能が劣化する。したがって、トレンチ技術のスケーリングは、従来方式のＡＳＧプロセスによって大きな制約を受ける。
カラー（collar）も、埋込プレートの強化および容量増加にとって不可欠なものである。というのは、カラーは、トレンチの上側部分上でのヒ素の拡散およびシリコンのエッチングを遮断するハードマスクとして働くからである。従来、カラーはＡＳＧの堆積前に形成される。アンチ・カラー方式（anti-collarscheme）、犠牲ポリシリコン方式（sacrificial poly scheme）および修正アンチ・カラー（modified anti-collar）方式を含めていくつかのカラー方式が開発されたが、それらはどれもそれぞれ固有の制限を有する。
アンチ・カラー方式では、まずトレンチ側壁上に酸化物層を形成する。次いで、このトレンチにレジストを充填し、このレジストの上面をトレンチ上端の下の所定の深さまで陥凹部を形成する（recess）。このトレンチの上側部分の露出した側壁から酸化物を除去し、次いで、トレンチの下側部分のレジストを剥離（strip）する。こうして、酸化物で覆われたトレンチ側壁の底部だけが残る。次に、このウエハをＮＨ３など窒素を含む雰囲気に暴露する。該底部は酸化物で覆われているので、トレンチ側壁の上側部分にだけ窒化物の薄い層が熱成長する。最後に、側壁底部から酸化物を除去し、それによって上側部分にだけ窒化物カラーが残る。
アンチ・カラー方式固有の制限は、熱成長による窒化物の厚さが、最大でも約２５Å以下しかないことであり、これは、後続のプロセス用のカラーとして働くのに十分ではない。
犠牲ポリシリコン方式は、一般に熱酸化によってトレンチ側壁上に第１の酸化物層を形成することから始める。次いで、ＬＰＣＶＤ（低圧化学的気相堆積法）によって第１の窒化物層をトレンチ側壁上に形成する。その後、このトレンチにポリシリコンを充填し、このポリシリコンの上面をトレンチ上端の下の所定の深さまで陥凹部を形成する。ＩＳＳＧ（ｉｎ−ｓｉｔｕ蒸気成長法）を用いて、ポリシリコンおよび窒化物の表面を酸化し、次いで、ＬＰＣＶＤによって窒化物の第２の層を堆積させる。その後、ＲＩＥ（反応性イオン・エッチング）による異方性エッチングを用いて、ポリシリコン上の窒化物およびＩＳＳＧ酸化物を除去し、トレンチ側壁上に窒化物およびＩＳＳＧ酸化物を残す。その後、トレンチ底部のポリシリコンをすべて除去するために、侵食的な（aggressive）エッチングを行う。次いで、第１の酸化物層上で止まるように、トレンチ底部上の第１の窒化物層を剥離する。同時に、トレンチ上側部分の第２の窒化物層を剥離する。次いで、トレンチ底部上の第１の酸化物層およびトレンチ上側部分上のＩＳＳＧ酸化物を剥離し、それによってトレンチ上側部分上にのみ形成されたカラーが残る。このカラーは、酸化物の薄い層および窒化物の層を含む。
熱成長によって窒化物カラーが形成されるアンチ・カラー方式と異なり、犠牲ポリシリコン方式の窒化物はＬＰＣＶＤによって形成される。したがって、犠牲ポリシリコン方式の窒化物は任意の厚さにすることができる。ただし、この方式は、プロセスが複雑であり、トレンチ底部からポリシリコンを除去する際に重大な欠陥が生じるといういくつかの欠点を有する。この除去プロセスは、ポリシリコンを完全に除去するために極めて侵食的なエッチング・プロセスになる。このため、トレンチ側壁上のピンホールなどの重大な欠陥の問題および位置合わせマークなどの一部の領域における損傷が生じる可能性がある。
修正アンチ・カラー方式では、熱成長によってトレンチ側壁上に第１の酸化物層を形成する。次いで、ＬＰＣＶＤによってトレンチ側壁上に第１の窒化物層を形成する。次に、ＬＰＣＶＤによってトレンチ側壁上に第２の酸化物層を形成する。ＬＰＣＶＤによってトレンチ側壁上にポリシリコンの薄い層を堆積させ、次いで、その表面を酸化して第３の酸化物層を形成する。その後、このトレンチにレジストを充填し、このレジストの上面をトレンチ上端の下の所定の深さまで陥凹部を形成する。トレンチ側壁の露出した上側部分から第３の酸化物層を除去し、次いで、レジストを剥離する。熱窒化によってトレンチ上側部分上にのみ第２の窒化物層を形成する。トレンチ底部は第３の酸化物によって覆われており、それによって、トレンチ底部では窒化物成長が妨げられる。次いで、第２の窒化物層に対して選択的な除去プロセスを用いてトレンチ底部から第３の酸化物を剥離する。その後、第２の窒化物層に対して選択的な除去プロセスを用いてトレンチ底部からポリシリコンを剥離する。次いで、第１の酸化物層上で止まるように、トレンチ底部から第１の窒化物層を剥離する。同時に、ポリシリコン層上で止まるように、トレンチ上側部分上の第２の窒化物層を剥離する。その後、トレンチ上側部分からポリシリコン層を剥離する。次いで、トレンチ底部から第１の酸化物層を剥離する。同時に、トレンチ上端上の第２の酸化物層を剥離する。それによって、トレンチ上側部分上にのみカラーが形成される。犠牲ポリシリコン方式と同様に、このカラーは、酸化物の薄い層および窒化物の層を含む。
修正アンチ・カラー方式の利点は、侵食的なポリシリコン除去ステップが回避されることである。しかし、プロセスが複雑であり、薄膜の品質のために「ピンホール」が生じ、カラーの品質が悪いという欠点がある。複数層の膜を堆積させると、窒化物カラー内で欠陥密度が高くなる可能性がある。この方式では、狭いトレンチ内でピンチオフ（pinch-off）が生じる可能性もある。
さらに、これらすべての方式では、トレンチのボトル（bottle）形状が埋込プレートの前に形成される。このボトル・プロセス中に、おそらくカラーが破壊され、それによって、後続の埋込プレート形成プロセスに対してカラーの効果がなくなる。
例えば、トレンチの下部領域内で犠牲材料を用いて、トレンチの上部側壁上にカラーを形成することができる。米国特許第６，５０９，５９９号では、ウエハの上にポリシリコン１５２を堆積させてトレンチ１０８を充填する（第６段１６〜１７行目）。次いで、形成すべきカラーの底面までポリシリコン１５２を除去する（第６段２７〜２８行目）。その後、ウエハの上に誘電体層を堆積させて、トレンチの側壁を覆う（第６段４１〜４２行目）。この誘電体層をエッチングして、カラー１６８を形成する（第７段１〜３行目）。次いで、ポリシリコン犠牲層１５２を除去する（第７段１２〜１３行目）。ポリシリコンを除去した後で、埋込プレートを形成する（第７段５８〜６０行目）。米国特許第６，３１９，７８８号に、犠牲材料としてポリシリコンを用いる類似のプロセスが記載されている。
あるいは、犠牲材料として酸化物材料を用いることができる。米国特許第６，２９７，０８８号では、基板１０２上かつトレンチ構造１１０内に酸化物層１１２を形成し、次いで、エッチ・バック・ステップを実施して、基板１０２の上面の上の酸化物１１２を除去し、かつトレンチから酸化物１１２の一部を除去し、それによって、上部側壁１１１ａを露出させる（第４段６３行目〜第５段７行目）。次に、上部側壁１１１ａ上にカラー窒化物スペーサ１１６を形成する（第５段２２〜２４行目）。次いで、酸化物１１２を除去し（第５段３７〜４０行目）、トレンチ構造の底部１１０ｂおよび下部側壁１１１ｂ内にドープした領域１１７を形成する（第５段４８〜４９行目）。米国特許第６，３６５，４８５号に、犠牲誘電体材料を用いる類似のプロセスが記載されている。
上記で説明した方法では、基板内に深いトレンチを完全に形成し、次いで、トレンチ内部に犠牲材料を堆積させ、それに陥凹部を形成してトレンチ側壁の上側部分を露出させる。上部側壁上にカラーを形成し、犠牲材料を除去し、トレンチの下側部分に埋込プレートを形成する。代替方法では、深いトレンチを部分的に形成し、この部分的なトレンチの側壁上にカラーを形成し、次いで、完成したトレンチをエッチングし、カラーの下のトレンチ側壁内に埋込プレートを形成する。例えば、米国特許第６，２２５，１５８号に、深いトレンチの上側部分３９は窒化物カラー４３で内側を覆い（第３段３〜６行目）、次いで、この深いトレンチのエッチングを完成させる（第３段１０〜１３行目）。この深いトレンチはＡＳＧ４９で内側を覆い（line）、ドライブイン処理により、深いトレンチの下側部分４７を取り囲むｎ＋拡散プレート５１が形成される（第３段１４〜２０行目）。米国特許第６，１９０，９８８号に、類似のプロセスが記載されている。
この場合もやはり、これらすべての方式では、埋込プレートの前にボトルが形成される。このボトル・プロセス中に、おそらくカラーが破壊され、それによって、後続の埋込プレート形成プロセスに対してカラーの効果がなくなる。さらに、この埋込プレートは、下部トレンチの側壁上にＡＳＧの薄い層を堆積させ、その後、「ドライブイン」プロセスとして知られる熱アニールを行うことによって形成される。トレンチ技術の構造体サイズが小さくなり、特にトレンチ・サイズが縮小するのにつれて、ＡＳＧの厚さを過度に薄くすると、薄いＡＳＧ層でヒ素が枯渇するために、埋込プレート領域内のヒ素濃度が低くなり、それによって、デバイス性能が劣化する。したがって、トレンチ技術のスケーリングは、従来方式のＡＳＧプロセスによって大きな制約を受ける。
したがって、当技術分野では、トレンチの側壁上へのドーパント源膜の薄層の堆積、およびドーパント源材料を堆積する前のカラー構造の形成に依存せずに、トレンチ・キャパシタ内に埋込プレートを形成する方法が依然として求められている。
米国特許第６，５０９，５９９号 米国特許第６，３１９，７８８号 米国特許第６，２９７，０８８号 米国特許第６，３６５，４８５号 米国特許第６，２２５，１５８号 米国特許第６，１９０，９８８号
本発明の目的は、従来技術の方法の制限を克服するトレンチ・キャパシタ内に埋込プレートを形成する方法を提供することである。具体的には、本発明の方法では、トレンチにＡＳＧなどのドーパント源材料を完全に充填し、次いで、このドーパント源材料に陥凹部を形成する。本発明の一態様では、次いで、カラー材料を堆積させて、トレンチの上側部分にカラーを形成する。すなわち、カラーは、ドーパント源材料を充填した後で形成される。
本発明の一態様では、該方法は、側壁を備えた少なくとも１つのトレンチを半導体基板内に形成するステップと、このトレンチに、少なくとも１つのドーパントを含むドーパント源材料を部分的に充填して、トレンチ上端の下に上面を有するドーパント源を形成するステップと、このドーパント源の上のトレンチ側壁上に誘電体カラーを形成するステップと、基板を加熱して、誘電体カラーで覆われていないトレンチ内の基板中にドーパントを拡散させ、それによって埋込プレートを形成するステップと、トレンチからドーパント源材料を除去するステップとを含む。
本発明の別の態様では、該方法は、側壁を備えた少なくとも１つのトレンチを半導体基板内に形成するステップと、このトレンチに、少なくとも１つのドーパントを含むドーパント源材料を部分的に充填して、トレンチ上端の下に上面を有するドーパント源を形成するステップと、このドーパント源上に第２の材料を堆積させ、それによってトレンチの残りの部分を充填し、ドーパント源の上のトレンチ側壁を覆うステップと、基板を加熱して、第２の材料で覆われていないトレンチ内の基板内部にドーパントを拡散させ、それによって埋込プレートを形成するステップと、トレンチから第２の材料およびドーパント源材料を除去するステップとを含む。
このトレンチは、トレンチにドーパント源材料を充填して、トレンチ上端、あるいはその上に上面を有するドーパント源を形成するステップと、このドーパント源の上面をトレンチ上端の下まで陥凹部を形成するステップとを含む方法によって部分的に充填することができる。
新規であると考えられる本発明の特徴および本発明を特徴づける要素は、添付の特許請求の範囲に詳細に述べられている。図面は、単に例示するためのものであり、原寸に比例していない。さらに、同じ番号は各図面内で同じ構造体を示す。ただし、本発明自体は、その編成および動作の方法に関し、以下の詳細な説明を添付の図面と併せて読めば最もよく理解されよう。
次に、添付の図を参照して本発明を説明する。図には、構造の様々な態様が示されており、本発明をより明瞭に説明し示すために簡略化されて概略的に示されている。例えば、各図は、原寸に比例して描かれていない。さらに、構造の様々な態様の縦断面図は、矩形形状として示す。しかし、実際の構造では、これらの態様はほぼ間違いなく、よりテーパが付けられた構造体も加えられることは当業者には理解されよう。さらに、本発明は、いずれの特定の形状の構造にも限定されるものではない。
本発明を論じるために、ＤＲＡＭセルとの関連で本発明を説明する。ただし、本発明は、一般のトレンチ・キャパシタの形成に適用される。本発明をよりよく理解するために、トレンチ・キャパシタ型ＤＲＡＭセルを形成する従来方式のプロセスを説明する。
従来技術の方法は、図１に示すように、パッド酸化膜１１およびその上にパッド窒化膜１２を有する基板１０から始める。基板１０内にトレンチ１３を形成する。図２では、トレンチ底部および側壁上にＡＳＧなどのドーパント源材料１５の層を堆積させる。次いで、図３に示すように、このトレンチに犠牲材料１６を充填する。犠牲材料１６は、例えば、ポリシリコン、または酸化物などの誘電体材料、あるいはレジスト材料とすることができる。図４では、トレンチ上端の下のレベルまで犠牲材料１６に陥凹部を形成し、次いで、図５では、エッチングによってドーパント源材料１５の露出した部分を除去して、トレンチ側壁の上側部分を露出させる。その後、図６に示すように、トレンチから残りの犠牲材料１６を除去する。
図７に示すように、トレンチ側壁上にＵＳＧ（undoped silicateglass; ドープしていないケイ酸塩ガラス）などの誘電体カラー材料１７を堆積させる。次いで、一般に、基板を加熱して基板内部にドーパントを拡散させることによってドーパントのドライブイン処理を実施し、それによって、図８に示すように、埋込プレート１８を形成する。最後に、図９に示すように、トレンチから誘電体カラー材料１７およびドーパント源材料１５を剥離する。
本発明の方法により、埋込プレートおよびカラーを同時に形成するための、より簡単でより効果的な統合方式（integration scheme）が提供される。図１〜図９に示す従来技術の方法に比べて、本発明は以下の利点を有する。第１に、トレンチ側壁上の薄いドーパント源材料を利用する代わりに、トレンチを完全に充填するドーパント源材料を用いることによって埋込プレートを形成する。このようにして、ヒ素の枯渇の問題がなくなる。第２に、トレンチにドーパント源材料を充填した後で誘電体カラーを形成する。これにより、複数層の膜堆積が不要になる。したがって、従来方式を用いる際の最小トレンチ・サイズに関する固有の制限が大きく緩和され、本発明の方法は、サブ１００ｎｍの世代まで適用可能になる。
本発明の第３の利点はトレンチ形状に関係するものである。一般に、シリコンなどの基板材料中に形成されたトレンチは六角形様の形状を示す。しかし、デバイス性能をより良好にし、プロセス・ウインドウをより広くするには、矩形形状のトレンチが望まれる。結晶配列（crystalline orientation）に応じてシリコンをエッチングする速度が異なる湿式エッチング・プロセスを用いて正方形形状を得ることができる。本発明の方法では、この整形プロセス（shapingstep）は、ドーパント源材料に陥凹部を形成した後で実施することができ、そのため、上部トレンチだけが整形され、下部トレンチは、充填されたドーパント源材料で保護される。したがって、下部トレンチはその元の形状を維持し、それによって、埋込プレートおよびノード誘電体が形成される下部トレンチ内の鋭角コーナ部によって生じるノード誘電体の信頼性に関する懸念を緩和する。
次に、図１０〜図１８を参照して本発明の方法の一実施形態を説明する。この方法は、基板１１０、パッド酸化膜１１１およびパッド窒化膜１１２を備える図１０に示す構造から始める。基板１１０の好ましい材料はシリコンであるが、基板１１０として機能させるには、ガリウムヒ素、ゲルマニウム、シリコン・ゲルマニウムまたはＳＯＩ（シリコン・オン・インシュレータ）など様々な半導体材料を選択することができる。任意選択で、基板１１０は、ホウ素（boron）などのｐ型ドーパントで低濃度ドープ（lightly doped）することができる。埋込プレートをヒ素などのｎ型ドーパントでドープする場合は低濃度でドープすることができる。一般に、パッド酸化膜１１１は、熱酸化を用いて基板１１０上に形成する。パッド窒化膜１１２は、ＣＭＰ（化学的機械研磨）など後続のプロセスのストッパ（stopper）として働くようにパッド酸化膜層１１１上に形成する。
パッド窒化膜１１２は、ＬＰＣＶＤまたはＰＥＣＶＤ（プラズマ増強ＣＶＤ）によって形成することができる。ＣＶＤプロセスによってパッド窒化膜１１２上に、ＢＳＧ（ホウ素をドープしたケイ酸塩ガラス）などのハードマスク（図示せず）を形成することができる。このハードマスク、パッド窒化膜１１２およびパッド酸化膜１１１をエッチングしてトレンチ・パターンを画定する。次いで、基板１１０内にトレンチ１１３を形成する。好ましい実施形態では、エッチング液用化学物質としてＮＦ３／ＨＢｒ／Ｏ２を用いるＲＩＥ（反応性イオン・エッチング）ステップを用いてトレンチ１１３を形成する。あるいは、ＳｉＣｌ４／Ｃｌ２、ＢＣｌ３／Ｃｌ２またはＳＦ６／Ｂｒ２など他のエッチング液を用いて、トレンチ１１３を形成することができる。このトレンチの深さは、約０．５μｍ〜約１０μｍ、好ましくは約７μｍ〜８μｍとし得る。
次いで、図１１に示すように、トレンチ１１３にドーパント源材料１１５を充填する。任意の適切な技術を用いて、より好ましくは、ＬＰＣＶＤまたは高密度プラズマＣＶＤ（ＨＤＰ ＣＶＤ）を用いて、トレンチ１１３を充填することができる。他の適切な技術には、ＰＥＣＶＤまたはスピンオン技術が含まれる。所望の埋込プレートがｎ型である場合、ドーパント源材料１１５は、ｎ型ドーパントを含む任意の材料とすることができるが、ｎ型ドーパントはヒ素またはリンであることが好ましい。特に好ましいドーパント源材料は、ＡＳＧ（ヒ素をドープした酸化物ガラス）である。他の適切な材料には、リンをドープした酸化物ガラスあるいはヒ素またはリンをドープした多結晶シリコンが含まれる。所望の埋込プレートがｐ型である場合、ドーパント源材料１１５は、ホウ素など任意のｐ型ドーパントを含み得る。
次いで、図１２に示すように、ドーパント源材料１１５の上面に埋込プレートの所望の深さまで陥凹部を形成し、それによって、トレンチ側壁の上側部分を露出させる。ドーパント源材料１１５は、Ｃ４Ｆ６などフッ化炭素系の化学種を含む環境でＲＩＥ（反応性イオン・エッチング）などの乾式エッチング・プロセスを用いて、あるいはＨＦ系の化学種を用いる湿式エッチング・プロセスによって陥凹部を形成することができる。このエッチング・プロセスは、シリコンに対して十分に選択的とするのと同時に、酸化物を効率的にエッチングするように選択すべきである。
ドーパント源材料１１５に陥凹部を形成した後、任意選択のトレンチ上部整形ステップを実施することができる。この整形ステップは、より良好なデバイス性能およびより広いプロセス・ウインドウが得られるように、トレンチの上側部分の形状を六角形様の形状から矩形に改変するように設計される。
図１３に示すように、任意選択で、トレンチ側壁の露出した上側部分上に酸化物の薄い層１１７を形成する。この酸化物の薄い層により、トレンチ側壁上でカラー１１９の付着性が強化される。この層は、シリコン上にカラーが直接接触するために生じる応力を緩和させるための緩衝層（buffer layer）としても働き得る。酸化物層１１７は、熱成長またはＬＰＣＶＤ、ＨＤＰ ＣＶＤ、ＰＥＣＶＤ、スピンオン技術による酸化物堆積あるいはこれらの技術の任意の組合せによって形成することができる。あるいは、カラー１１９とトレンチ側壁の間の良好な付着性を増進するために、側壁上に熱窒化物の薄い層を形成することができる。
次いで、図１４に示すように、トレンチ側壁の上側部分上にカラー材料１１９を堆積させる。カラー材料１１９は、トレンチの上部領域内へのドープを妨ぐ障壁（barrier）として働く任意の材料とすることができる。カラー１１９の好ましい材料は窒化物である。カラー１１９は、任意のＣＶＤプロセスによって形成することができるが、適合性（conformity）および膜質が良好なことからＬＰＣＶＤによって形成することが好ましい。
図１５では、ドーパント材料１１５の上端の上のカラー材料を除去するためにスペーサ・エッチング・ステップを実施してトレンチ側壁上にカラー材料１１９を残し、カラー１１９を形成する。このステップは、従来方式のスペーサＲＩＥプロセスなど任意の適切なスペーサ・エッチング・ステップを用いて実施することができる。カラー１１９は２つの目的に役立つ。第１に、カラー１１９は、図１６に示す後続の任意選択の酸化ステップ中に、カラー領域内のトレンチ側壁の酸化を妨げる。したがって、埋込プレート領域内の側壁だけが酸化される。この酸化物をドーパント源材料とともに剥離すると、ボトル形状が形成される。第２に、ドライブイン・プロセス中に、カラー１１９は、カラー領域内部へのドーパントの拡散を妨げる。したがって、埋込プレート領域１１８だけが高濃度ドープ（heavily doped）されることになる。
埋込プレートの形成には、図１５に示すスペーサ・エッチング・ステップは任意選択である。このステップを実施しない場合でも、埋込プレートは、図１６に示すドライブイン・ステップ中に、ドーパント材料から基板中にドーパントを外方拡散（outdiffusion）させることによって依然として形成することができる。スペーサ・エッチング・ステップを行わないと、ドライブイン・プロセス中に、ドーパント材料１１５の上端の上のカラー材料が酸素の拡散を遮断する。ドーパント材料１１５によって覆われる下部トレンチの側壁が、ドライブイン・ステップ中に効率的に酸化されないことがある。その結果、下部トレンチの拡大が最小限になり得る。さらに、スペーサ・エッチング・ステップを割愛すると、ＨＳＧ（hemisphericalsilicon grain; 半球形のシリコン結晶粒）などのトレンチ容量を増加することが難しくなり得る。したがって、スペーサ・エッチング・ステップを行うことが好ましい。
本発明の方法の次のステップは、当技術分野でよく知られている方式の加熱処理を用いた、図１６に示すドーパントのドライブイン処理であり、それによって、ドーパント源１１５から下部トレンチ側壁表面にドーパントを拡散して、トレンチの下側部分を取り囲む拡散プレート１１８を形成する。好ましくは約８００℃〜１２００℃の温度で、より好ましくは約１０５０℃で約１〜６０分間、ウエハを熱アニールする。ドーパントは、トレンチの下側部分内の基板１１０中に送り込まれ、それによって埋込プレート１１８が形成される。トレンチの上側部分上の窒化物カラー１１９は、ドーパントが上部領域内に拡散するのを妨げるハードマスクとして働く。アニール処理環境は、酸素、窒素、水素、アルゴンまたはこれらの任意の組合せを含み得る。酸素が存在する場合、トレンチの下側部分の側壁が酸化されて、酸化物１２０が形成されることになる。
図１７に示す次のステップでは、酸化物１２０およびドーパント源材料１１５を、例えば、ＨＦ系の化学種を用いた従来方式の湿式プロセスによって剥離する。このエッチング液は、ＢＨＦ（buffered HF; 緩衝液で処理したＨＦ）、ＤＨＦ（希釈したＨＦ）または濃縮したＨＦを含み得る。あるいは、この酸化物は、従来方式の乾式エッチング・プロセスによって剥離することができる。酸化物が剥離されるとトレンチ表面積が大きくなり、トレンチ容量が増加することに留意されたい。また、このプロセスのこの時点で、例えば、カラー１１９で覆われていない下部トレンチ領域内でのＨＳＧの形成、カラー１１９で覆われていない下部トレンチを湿式または乾式エッチングすることによる下部トレンチ内でのボトル形状の形成、ＧＰＤ（気相ドーピング）、プラズマ・ドーピング、プラズマ・イマージョン・イオン注入、あるいはこれらの手法の任意の組合せなど、トレンチ容量を増加させる他の手法を実施することができる。基板を湿式エッチングするためのエッチング液は、アンモニア、ＫＯＨまたはＨＦ：ＨＮＯ３：ＣＨ３ＣＯＯＨを含み得る。ＫＯＨを用いると、カリウム（Ｋ）による汚染が生じることがあり、そのため、追加の清浄化（cleaning）ステップが必要になることがある。基板を湿式エッチングするためのエッチング液は、Ｃｌ２プラズマを含み得る。
最後に、図１８に示すように、カラー１１９を剥離する。窒化物をカラー材料として用いる好ましい実施形態では、窒化物カラー１１９は、ＨＦ／ＥＧ（ＨＦとエチレングリコールの混合物）または高温のＨ３ＰＯ４（リン酸）を含めて、任意の適切な技術によって剥離することができる。カラー１１９の下に酸化物ライナ１１７が存在する場合には、ＨＦ系の化学種を用いる従来方式の湿式エッチングなど任意の適切な技術によって酸化物ライナ１１７も剥離することができる。
スペーサ・エッチング・ステップを用いない実施形態では、カラー１１９は、トレンチからドーパント源材料１１５を除去する前に剥離する。
図１９〜図２３に、この方法の代替実施形態を示す。この場合も、この方法は、基板１１０、パッド酸化膜１１１およびパッド窒化膜１１２を含む図１９に示す構造から始める。ＣＶＤプロセスによってパッド窒化膜１１２上にハードマスク（図示せず）を形成することができる。このハードマスク、パッド窒化膜１１２およびパッド酸化膜１１１をエッチングしてトレンチ・パターンを画定する。次いで、基板１１０内にトレンチ１１３を形成する。その後、図２０に示すように、トレンチ１１３にドーパント源材料１１５を充填する。次いで、図２１に示すように、ドーパント源材料１１５の上面に埋込プレートの所望の深さまで陥凹部を形成し、それによってトレンチ側壁の上側部分を露出させる。
次いで、図２２に示すように、トレンチの上側部分に第２の材料１２１を充填する。第２の材料１２１は、ドープしていない酸化物が好ましいが、ドープしていない窒化物、酸窒化物、シリコン・カーバイド、ポリシリコンまたはこれらの材料の任意の組合せとすることもできる。第２の材料１２１は、任意の適切な方法によって堆積させることができるが、好ましくは、ＬＰＣＶＤ（低圧化学的気相堆積法）またはＨＤＰ ＣＶＤ（高密度プラズマ化学的気相堆積法）を用いて堆積させる。
次いで、加熱処理または熱プロセスを用いて、下部トレンチ側壁の表面にドーパントを拡散させて、トレンチの下側部分を取り囲む拡散プレート１１８を形成する。その後、図２３に示すように、トレンチから第２の材料１２１およびドーパント源材料１１５を除去する。
本発明の方法は、複数層の膜を必要とせず、したがって、最小トレンチ・サイズに関する制限がかなり緩和される、より簡単であるがより効果的なボトルおよび埋込プレートの形成方式を提供する。したがって、この方式は、サブ１００ｎｍの世代を含めて、次世代のいくつかのトレンチＤＲＡＭ技術に適用することができる。この方法の他の利点は、トレンチ上端の拡大が阻止されること、すべての容量増加手法と適合すること、ならびに修正アンチ・カラー方式および犠牲ポリシリコン方式の欠点がないことである。
特定の好ましい実施形態および他の代替実施形態に即して本発明を詳細に説明してきたが、上記説明に照らして、当業者には多くの代替形態、改変形態および変形形態が明らかであることは明白である。したがって、添付の特許請求の範囲は、本発明の真の範囲および趣旨に含まれるすべてのこのような代替形態、改変形態および変形形態を包含するものとする。
トレンチ・キャパシタ内に埋込プレートを形成する従来技術の方法を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する従来技術の方法を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する従来技術の方法を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する従来技術の方法を示す側面図である。 トレンチ・キャパシタ内に埋込プレートを形成する従来技術の方法を示す側面図である。 トレンチ・キャパシタ内に埋込プレートを形成する従来技術の方法を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する従来技術の方法を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する従来技術の方法を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する従来技術の方法を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の一実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の一実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の一実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の一実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の一実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の一実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の一実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の一実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の一実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の別の実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の別の実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の別の実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の別の実施形態を示す図である。 トレンチ・キャパシタ内に埋込プレートを形成する本発明の方法の別の実施形態を示す図である。
符号の説明
１０ 基板
１１ パッド酸化膜
１２ パッド窒化膜
１３ トレンチ
１５ ドーパント源材料
１６ 犠牲材料
１７ 誘電体カラー材料
１８ 埋込プレート
１１０ 基板
１１１ パッド酸化膜
１１２ パッド窒化膜
１１３ トレンチ
１１５ ドーパント源材料
１１７ 酸化物層
１１８ 埋込プレート、拡散プレート
１１９ カラー
１２０ 酸化物
１２１ 第２の材料

Claims (28)

  1. トレンチ・キャパシタ内に埋込プレートを形成する方法であって、
    側壁を備えた少なくとも１つのトレンチを半導体基板中に形成するステップと、
    前記トレンチに、少なくとも１つのドーパントを含むドーパント源材料を部分的に充填して、前記トレンチ上端の下に上面を有するドーパント源を形成するステップと、
    前記ドーパント源の上の前記トレンチの前記側壁上に誘電体カラーを形成するステップと、
    前記基板を加熱して、前記誘電体カラーで覆われていない前記トレンチ内の前記基板中に前記ドーパントを拡散させ、それによって前記埋込プレートを形成するステップと、
    前記トレンチから前記ドーパント源材料を除去するステップとを含む、方法。
  2. 前記半導体基板がシリコンで形成される、請求項１に記載の方法。
  3. 前記トレンチにドーパント源材料を充填して、前記トレンチの前記上端、または前記トレンチの前記上端の上に上面を有するドーパント源を形成するステップと、
    前記トレンチの前記上端の下に前記ドーパント源の前記上面に陥凹部（くぼみ）を形成するステップとを含む方法によって前記トレンチを部分的に充填する、請求項１に記載の方法。
  4. 前記ドーパント源材料がヒ素がドープされたガラスである、請求項１に記載の方法。
  5. 前記誘電体カラーが窒化物で形成される、請求項１に記載の方法。
  6. 前記誘電体カラーが低圧化学的気相堆積法によって形成される、請求項５に記載の方法。
  7. 前記誘電体カラーを形成する前に、前記トレンチの前記側壁上に酸化物の薄い層を形成するステップをさらに含む、請求項５に記載の方法。
  8. 前記基板を約８００℃〜約１２００℃の温度で約１分〜約６０分間加熱する、請求項１に記載の方法。
  9. 前記基板を約１０５０℃の温度に加熱する、請求項８に記載の方法。
  10. 前記基板を酸素を含む雰囲気内で加熱する、請求項１に記載の方法。
  11. 前記加熱ステップ中に、前記ドーパント源材料と前記基板の間に酸化物層を成長させる、請求項１０に記載の方法。
  12. 前記酸化物層を除去して、ボトル形状のトレンチを形成するステップをさらに含む、請求項１１に記載の方法。
  13. 前記ドーパント源材料を除去した後で、前記トレンチ内に複数の半球形結晶粒を堆積させるステップをさらに含む、請求項１に記載の方法。
  14. 前記誘電体カラーを除去するステップをさらに含む、請求項１に記載の方法。
  15. 前記ドーパント源材料を除去した後で、前記基板の下側部分をエッチングしてボトル形状のトレンチを形成するステップをさらに含む、請求項１に記載の方法。
  16. アンモニアを用いて前記基板をエッチングする、請求項１５に記載の方法。
  17. トレンチ・キャパシタ内に埋込プレートを形成する方法であって、
    側壁を備えた少なくとも１つのトレンチを半導体基板中に形成するステップと、
    前記トレンチに、少なくとも１つのドーパントを含むドーパント源材料を部分的に充填して、前記トレンチ上端の下に上面を有するドーパント源を形成するステップと、
    前記ドーパント源上に第２の材料を堆積させ、それによって前記トレンチの残りの部分を充填し、前記ドーパント源の上の前記トレンチの前記側壁を覆うステップと、
    前記基板を加熱して、前記第２の材料で覆われていない前記トレンチ内において前記基板中に前記ドーパントを拡散させ、それによって前記埋込プレートを形成するステップと、
    前記トレンチから前記第２の材料および前記ドーパント源材料を除去するステップとを含む、方法。
  18. 前記半導体基板がシリコンで形成される、請求項１７に記載の方法。
  19. 前記トレンチにドーパント源材料を充填して、前記トレンチの前記上端、または前記トレンチの前記上端の上に上面を有するドーパント源を形成するステップと、
    前記トレンチの前記上端の下に前記ドーパント源の前記上面に陥凹部を形成するステップとを含む方法によって前記トレンチを部分的に充填する、請求項１７に記載の方法。
  20. 前記ドーパント源材料がヒ素がドープされたガラスである、請求項１７に記載の方法。
  21. 前記第２の材料がドープされていない酸化物である、請求項１７に記載の方法。
  22. 低圧化学的気相堆積法または高密度プラズマ化学的気相堆積法によって前記第２の材料を堆積させる、請求項２１に記載の方法。
  23. 前記基板を約８００℃〜約１２００℃の温度で約１分〜約６０分間加熱する、請求項１７に記載の方法。
  24. 前記基板を約１０５０℃の温度に加熱する、請求項２３に記載の方法。
  25. 前記基板を酸素を含む雰囲気内で加熱する、請求項１７に記載の方法。
  26. 前記加熱ステップ中に、前記ドーパント源材料と前記基板の間に酸化物層を形成する、請求項２３に記載の方法。
  27. 気相ドーピング、プラズマ・ドーピングおよびプラズマ・イマージョン・イオン注入の少なくとも１つに前記基板を露出するステップをさらに含む、請求項１に記載の方法。
  28. 複数の半球形結晶粒を堆積させた後で、気相ドーピング、プラズマ・ドーピングおよびプラズマ・イマージョン・イオン注入の少なくとも１つに前記基板を露出するステップをさらに含む、請求項１３に記載の方法。
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Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009540539A (ja) * 2006-06-02 2009-11-19 マイクロン テクノロジー， インク． Ｓｉに直角切断を作り出すために適したウェットエッチング、およびその結果得られる構造
KR20170086907A (ko) * 2016-01-19 2017-07-27 한국전자통신연구원 반도체 소자의 선택적 도핑 방법

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US6967137B2 (en) * 2003-07-07 2005-11-22 International Business Machines Corporation Forming collar structures in deep trench capacitors with thermally stable filler material
US7232718B2 (en) * 2003-09-17 2007-06-19 Nanya Technology Corp. Method for forming a deep trench capacitor buried plate
DE102004029516B3 (de) * 2004-06-18 2005-12-29 Infineon Technologies Ag Herstellungsverfahren für eine Schattenmaske in einem Graben einer mikroelektronischen oder mikromechanischen Struktur sowie Verwendung derselben
KR100696761B1 (ko) * 2005-07-29 2007-03-19 주식회사 하이닉스반도체 웨이퍼 마크 형성 방법
US7619872B2 (en) 2006-05-31 2009-11-17 Intel Corporation Embedded electrolytic capacitor
US7625776B2 (en) * 2006-06-02 2009-12-01 Micron Technology, Inc. Methods of fabricating intermediate semiconductor structures by selectively etching pockets of implanted silicon
US7709341B2 (en) * 2006-06-02 2010-05-04 Micron Technology, Inc. Methods of shaping vertical single crystal silicon walls and resulting structures
US7494891B2 (en) * 2006-09-21 2009-02-24 International Business Machines Corporation Trench capacitor with void-free conductor fill
US7563670B2 (en) * 2006-11-13 2009-07-21 International Business Machines Corporation Method for etching single-crystal semiconductor selective to amorphous/polycrystalline semiconductor and structure formed by same
US7858514B2 (en) * 2007-06-29 2010-12-28 Qimonda Ag Integrated circuit, intermediate structure and a method of fabricating a semiconductor structure
US20090170331A1 (en) * 2007-12-27 2009-07-02 International Business Machines Corporation Method of forming a bottle-shaped trench by ion implantation
US7888723B2 (en) * 2008-01-18 2011-02-15 International Business Machines Corporation Deep trench capacitor in a SOI substrate having a laterally protruding buried strap
US9484269B2 (en) * 2010-06-24 2016-11-01 Globalfoundries Inc. Structure and method to control bottom corner threshold in an SOI device
US8592883B2 (en) * 2011-09-15 2013-11-26 Infineon Technologies Ag Semiconductor structure and method for making same
US20130102123A1 (en) * 2011-10-19 2013-04-25 Nanya Technology Corporation Method for fabricating single-sided buried strap in a semiconductor device
TW201440118A (zh) * 2013-04-11 2014-10-16 Anpec Electronics Corp 半導體功率元件的製作方法
CN113497006A (zh) * 2020-03-20 2021-10-12 中芯国际集成电路制造(北京)有限公司 电容结构及其形成方法

Family Cites Families (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US629088A (en) * 1899-01-24 1899-07-18 William Schimper & Co Ink-well stand.
US6008103A (en) * 1998-02-27 1999-12-28 Siemens Aktiengesellschaft Method for forming trench capacitors in an integrated circuit
US6225158B1 (en) * 1998-05-28 2001-05-01 International Business Machines Corporation Trench storage dynamic random access memory cell with vertical transfer device
US6190988B1 (en) * 1998-05-28 2001-02-20 International Business Machines Corporation Method for a controlled bottle trench for a dram storage node
EP0971414A1 (de) * 1998-06-15 2000-01-12 Siemens Aktiengesellschaft Grabenkondensator mit Isolationskragen und vergrabenen Kontakt und entsprechendes Herstellungsverfahren
US6177696B1 (en) * 1998-08-13 2001-01-23 International Business Machines Corporation Integration scheme enhancing deep trench capacitance in semiconductor integrated circuit devices
DE19842665C2 (de) * 1998-09-17 2001-10-11 Infineon Technologies Ag Herstellungsverfahren für einen Grabenkondensator mit einem Isolationskragen
US6232171B1 (en) * 1999-01-11 2001-05-15 Promos Technology, Inc. Technique of bottle-shaped deep trench formation
US6426254B2 (en) * 1999-06-09 2002-07-30 Infineon Technologies Ag Method for expanding trenches by an anisotropic wet etch
TW429613B (en) * 1999-10-21 2001-04-11 Mosel Vitelic Inc Dynamic random access memory with trench type capacitor
US6319788B1 (en) * 1999-12-14 2001-11-20 Infineon Technologies North America Corp. Semiconductor structure and manufacturing methods
US6282115B1 (en) * 1999-12-22 2001-08-28 International Business Machines Corporation Multi-level DRAM trench store utilizing two capacitors and two plates
US6365485B1 (en) * 2000-04-19 2002-04-02 Promos Tech., Inc, DRAM technology of buried plate formation of bottle-shaped deep trench
US6495411B1 (en) * 2000-07-13 2002-12-17 Promos Technology Inc. Technique to improve deep trench capacitance by increasing surface thereof
US6437401B1 (en) * 2001-04-03 2002-08-20 Infineon Technologies Ag Structure and method for improved isolation in trench storage cells
JP2003142604A (ja) * 2001-11-05 2003-05-16 Toshiba Corp 半導体記憶装置とその製造方法
TWI300948B (ja) * 2002-09-27 2008-09-11 Nanya Technology Corp

Cited By (3)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2009540539A (ja) * 2006-06-02 2009-11-19 マイクロン テクノロジー， インク． Ｓｉに直角切断を作り出すために適したウェットエッチング、およびその結果得られる構造
KR20170086907A (ko) * 2016-01-19 2017-07-27 한국전자통신연구원 반도체 소자의 선택적 도핑 방법
KR102312040B1 (ko) 2016-01-19 2021-10-14 한국전자통신연구원 반도체 소자의 선택적 도핑 방법

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