JPH0824168B2 - 半導体メモリ装置の製造方法 - Google Patents
半導体メモリ装置の製造方法Info
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- JPH0824168B2 JPH0824168B2 JP1018689A JP1868989A JPH0824168B2 JP H0824168 B2 JPH0824168 B2 JP H0824168B2 JP 1018689 A JP1018689 A JP 1018689A JP 1868989 A JP1868989 A JP 1868989A JP H0824168 B2 JPH0824168 B2 JP H0824168B2
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Description
【発明の詳細な説明】 〔産業上の利用分野〕 この発明は、半導体メモリ装置の製造方法、特に、MO
S型メモリ装置の溝型セルキャパシタの製造方法に関す
るものである。
S型メモリ装置の溝型セルキャパシタの製造方法に関す
るものである。
近年、MOS型メモリ装置の高集積度化に伴って素子の
微細化技術も一段と進み、大容量のDRAMにおいては、メ
モリセルの微細化を実現するために、半導体基板にトレ
ンチと呼ばれる溝を穿ち、この溝の内壁を利用してキャ
パシタを構成する方法が採用されつつある。
微細化技術も一段と進み、大容量のDRAMにおいては、メ
モリセルの微細化を実現するために、半導体基板にトレ
ンチと呼ばれる溝を穿ち、この溝の内壁を利用してキャ
パシタを構成する方法が採用されつつある。
第２図は、このような従来のMOS型メモリ装置のトレ
ンチセルキャパシタの製造方法を示すものである。
ンチセルキャパシタの製造方法を示すものである。
まず、第２図（ａ）に示すように、Ｐ型半導体基板１
の表面にP-型のエピタキシャル層２を成長させる。そし
て、エピタキシャル層２の表面に周知の方法でフィール
ド酸化膜３を選択形成した後、エピタキシャル層２およ
びフィールド酸化膜３の全表面にCVD酸化膜４を被着す
る。ついで、CVD酸化膜４の表面にレジスト（図示せ
ず）を塗布し、レジストをパターニングした後、エッチ
ングによりCVD酸化膜４を所定の形状（この例では四角
なループ状）に除去する。その後、CVD酸化膜４をマス
クとして、フッ素（Ｆ）系あるいは塩素（Cl）系のガス
を用いて、異方性ドライエッチングを行うことにより、
エピタキシャル層２内にループ状の溝５を穿つ。そし
て、エッチングによりCVD酸化膜４をすべて除去する。
の表面にP-型のエピタキシャル層２を成長させる。そし
て、エピタキシャル層２の表面に周知の方法でフィール
ド酸化膜３を選択形成した後、エピタキシャル層２およ
びフィールド酸化膜３の全表面にCVD酸化膜４を被着す
る。ついで、CVD酸化膜４の表面にレジスト（図示せ
ず）を塗布し、レジストをパターニングした後、エッチ
ングによりCVD酸化膜４を所定の形状（この例では四角
なループ状）に除去する。その後、CVD酸化膜４をマス
クとして、フッ素（Ｆ）系あるいは塩素（Cl）系のガス
を用いて、異方性ドライエッチングを行うことにより、
エピタキシャル層２内にループ状の溝５を穿つ。そし
て、エッチングによりCVD酸化膜４をすべて除去する。
つぎに、第２図（ｂ）に示すように、ループ状の溝５
の側壁部および底部に拡散により浅いN+層６を形成す
る。さらに、溝５の側壁部および底部と、フィールド酸
化膜３を除くエピタキシャル層２の表面とに誘電体膜７
を形成する。最後に、誘電体膜７およびフィールド酸化
膜３の表面に燐を含む多結晶シリコン膜８を形成する。
この多結晶シリコン膜８は、溝５の内部全体を埋めるよ
うに形成される。
の側壁部および底部に拡散により浅いN+層６を形成す
る。さらに、溝５の側壁部および底部と、フィールド酸
化膜３を除くエピタキシャル層２の表面とに誘電体膜７
を形成する。最後に、誘電体膜７およびフィールド酸化
膜３の表面に燐を含む多結晶シリコン膜８を形成する。
この多結晶シリコン膜８は、溝５の内部全体を埋めるよ
うに形成される。
このようにすれば、溝５の側壁部および底部に、N+層
６を第１の電極、多結晶シリコン膜８を第２の電極とす
るトレンチセルキャパシタが形成される。
６を第１の電極、多結晶シリコン膜８を第２の電極とす
るトレンチセルキャパシタが形成される。
しかしながら、このような従来の半導体メモリ装置の
製造方法では、特に溝５のアスペクト比（深さ／開口
幅）が高い場合、溝５を正確に形成することが困難であ
るという問題がある。たとえば、4Mビット以上のDRAMの
場合、溝５の開口幅を0.9〜1.0ミクロン、溝５の深さを
４±１ミクロン程度（このときのアスペクト比は５ある
いはそれ以上になる）に設計することが多い。このよう
な溝５を異方性ドライエッチングで形成すると、エッチ
ングの過程で溝５の側壁部の中央付近が溝５の外側に向
かって広がり、溝５の断面が紡錘型になる、いわゆるボ
ウイング（bowing）と呼ばれる現象が起こる。このよう
に溝５が変形すると、期待する容量値が得られなくな
る。
製造方法では、特に溝５のアスペクト比（深さ／開口
幅）が高い場合、溝５を正確に形成することが困難であ
るという問題がある。たとえば、4Mビット以上のDRAMの
場合、溝５の開口幅を0.9〜1.0ミクロン、溝５の深さを
４±１ミクロン程度（このときのアスペクト比は５ある
いはそれ以上になる）に設計することが多い。このよう
な溝５を異方性ドライエッチングで形成すると、エッチ
ングの過程で溝５の側壁部の中央付近が溝５の外側に向
かって広がり、溝５の断面が紡錘型になる、いわゆるボ
ウイング（bowing）と呼ばれる現象が起こる。このよう
に溝５が変形すると、期待する容量値が得られなくな
る。
また、異方性ドライエッチングで４〜５ミクロンもの
深さの溝を掘り続けると、エッチングの過程で溝５の側
壁部が荒れたり、溝５の底部周辺からＰ型半導体基板１
側に向けて鋭い切れ込みが発生する。側壁部に荒れが生
じると、誘電体膜７にピンホールが発生しやすくなり、
誘電体膜７の耐圧が劣化する。また、底部周辺に鋭い切
れ込みが発生すると、この部分に電界が集中するため、
隣接するトレンチセルキャパシタ間でのリーク電流が抑
制できなくなる。
深さの溝を掘り続けると、エッチングの過程で溝５の側
壁部が荒れたり、溝５の底部周辺からＰ型半導体基板１
側に向けて鋭い切れ込みが発生する。側壁部に荒れが生
じると、誘電体膜７にピンホールが発生しやすくなり、
誘電体膜７の耐圧が劣化する。また、底部周辺に鋭い切
れ込みが発生すると、この部分に電界が集中するため、
隣接するトレンチセルキャパシタ間でのリーク電流が抑
制できなくなる。
したがって、この発明の第１の目的は、アスペクト比
の高い溝を高精度に形成することのできる半導体メモリ
装置の製造方法を提供することである。
の高い溝を高精度に形成することのできる半導体メモリ
装置の製造方法を提供することである。
また、この発明の第２の目的は、側壁部の荒れや底部
周辺の切れ込みを発生させることなく溝を形成し、その
結果誘電体膜の耐圧を高め、隣接するトレンチセルキャ
パシタ間でのリーク電流を抑えることができる半導体メ
モリ装置の製造方法を提供することである。
周辺の切れ込みを発生させることなく溝を形成し、その
結果誘電体膜の耐圧を高め、隣接するトレンチセルキャ
パシタ間でのリーク電流を抑えることができる半導体メ
モリ装置の製造方法を提供することである。
この発明の半導体メモリ装置の製造方法は、一導電型
の半導体基板に実質的に垂直な第１の溝を穿った後、前
記第１の溝の側壁部と底部とに酸化膜を形成する工程
と、前記第１の溝の側壁部の酸化膜上にシリコン窒化膜
を形成し、前記シリコン窒化膜をマスクとして前記第１
の溝の底部の酸化膜を異方性ドライエッチングにより除
去する工程と、前記シリコン窒化膜を除去した後、前記
第１の溝内に前記半導体基板と同導電型のエピタキシャ
ル層を成長させて前記第１の溝をこのエピタキシャル層
で埋める工程と、前記第１の溝の側壁部に残存する酸化
膜を除去してループ状の第２の溝を形成する工程とを含
む。
の半導体基板に実質的に垂直な第１の溝を穿った後、前
記第１の溝の側壁部と底部とに酸化膜を形成する工程
と、前記第１の溝の側壁部の酸化膜上にシリコン窒化膜
を形成し、前記シリコン窒化膜をマスクとして前記第１
の溝の底部の酸化膜を異方性ドライエッチングにより除
去する工程と、前記シリコン窒化膜を除去した後、前記
第１の溝内に前記半導体基板と同導電型のエピタキシャ
ル層を成長させて前記第１の溝をこのエピタキシャル層
で埋める工程と、前記第１の溝の側壁部に残存する酸化
膜を除去してループ状の第２の溝を形成する工程とを含
む。
この発明によれば、第１の溝の側壁部に残存する酸化
膜を除去した跡がループ状の第２の溝となり、この第２
の溝を利用してトレンチキャパシタを製造することがで
きる。第２の溝は、エッチングで形成されるのではな
く、酸化膜を除去することによって得られるから、エッ
チングで溝を形成する従来の方法と異なり、酸化膜の厚
ささえ精度よくコントロールすれば（これは実際に十分
に可能である）、アスペクト比の高い溝を精度よく構成
することができる。また、エッチングによる側壁部の荒
れや底部周辺の切れ込みも発生しないから、誘電体膜の
耐圧を高め、隣接するトレンチセルキャパシタ間でのリ
ーク電流を抑えることができる。
膜を除去した跡がループ状の第２の溝となり、この第２
の溝を利用してトレンチキャパシタを製造することがで
きる。第２の溝は、エッチングで形成されるのではな
く、酸化膜を除去することによって得られるから、エッ
チングで溝を形成する従来の方法と異なり、酸化膜の厚
ささえ精度よくコントロールすれば（これは実際に十分
に可能である）、アスペクト比の高い溝を精度よく構成
することができる。また、エッチングによる側壁部の荒
れや底部周辺の切れ込みも発生しないから、誘電体膜の
耐圧を高め、隣接するトレンチセルキャパシタ間でのリ
ーク電流を抑えることができる。
この発明の一実施例のMOS型メモリ装置の製造方法を
第１図（ａ）〜（ｅ）の工程順断面図に基づいて説明す
る。
第１図（ａ）〜（ｅ）の工程順断面図に基づいて説明す
る。
まず、第１図（ａ）に示すように、Ｐ型半導体基板１
上にP-型のエピタキシャル層２を成長させる。このエピ
タキシャル層２の全表面にCVD酸化膜９を被着する。こ
のCVD酸化膜９の表面にレジスト（図示せず）を塗布
し、レジストをパターニングした後、エッチングにより
CVD酸化膜９を所定の形状（この例では一辺が３〜５ミ
クロン程度の正方形または長方形）に除去する。その
後、CVD酸化膜９をマスクとして、フッ素（Ｆ）系ある
いは塩素（Cl）系のガスを用いて、異方性ドライエッチ
ングを行うことにより、エピタキシャル層２内に直方体
状の第１の溝10を穿つ。第１の溝10の深さを４±１ミク
ロン程度とすると、開口幅が３〜５ミクロン程度である
から、第１の溝10のアスペクト比はほぼ１程度である。
したがって、第１の溝10については、異方性ドライエッ
チングで形成しても、ボウイング現象等は起こらず、設
計通りに第１の溝10を形成できる。なお、アスペクト比
が５以下であれば、第１の溝10を正確に形成することが
できる。
上にP-型のエピタキシャル層２を成長させる。このエピ
タキシャル層２の全表面にCVD酸化膜９を被着する。こ
のCVD酸化膜９の表面にレジスト（図示せず）を塗布
し、レジストをパターニングした後、エッチングにより
CVD酸化膜９を所定の形状（この例では一辺が３〜５ミ
クロン程度の正方形または長方形）に除去する。その
後、CVD酸化膜９をマスクとして、フッ素（Ｆ）系ある
いは塩素（Cl）系のガスを用いて、異方性ドライエッチ
ングを行うことにより、エピタキシャル層２内に直方体
状の第１の溝10を穿つ。第１の溝10の深さを４±１ミク
ロン程度とすると、開口幅が３〜５ミクロン程度である
から、第１の溝10のアスペクト比はほぼ１程度である。
したがって、第１の溝10については、異方性ドライエッ
チングで形成しても、ボウイング現象等は起こらず、設
計通りに第１の溝10を形成できる。なお、アスペクト比
が５以下であれば、第１の溝10を正確に形成することが
できる。
つぎに、酸化雰囲気中、900〜1000℃程度の温度で熱
酸化して、第１図（ｂ）に示すように第１の溝10の側壁
部と底部とに5000〜8000オングストローム程度の厚さの
酸化膜11を形成する。この酸化膜11は、最終的に除去さ
れ、トレンチセルキャパシタを構成する第２の溝を形成
する部分である。したがって、酸化膜11は、その膜厚を
できる限り正確にコントロールすることが望ましい。熱
酸化によって酸化膜11を形成する場合、酸化温度や酸化
時間によって膜厚をサブミクロンのオーダーで正確にコ
ントロールすることができる。したがって、最終的に得
られる第２の溝の開口幅も正確に定めることができる。
酸化して、第１図（ｂ）に示すように第１の溝10の側壁
部と底部とに5000〜8000オングストローム程度の厚さの
酸化膜11を形成する。この酸化膜11は、最終的に除去さ
れ、トレンチセルキャパシタを構成する第２の溝を形成
する部分である。したがって、酸化膜11は、その膜厚を
できる限り正確にコントロールすることが望ましい。熱
酸化によって酸化膜11を形成する場合、酸化温度や酸化
時間によって膜厚をサブミクロンのオーダーで正確にコ
ントロールすることができる。したがって、最終的に得
られる第２の溝の開口幅も正確に定めることができる。
熱酸化法以外にも、たとえばCVD法によって酸化膜11
を形成してもよく、この場合にも、条件さえ十分に管理
すれば、酸化膜11の膜厚を正確にコントロールすること
ができる。なお、酸化膜11の内側の表面は第１図（ｂ）
に示すように第１の溝10の内壁面（第１図（ａ））より
わずかに内側まで張り出す。
を形成してもよく、この場合にも、条件さえ十分に管理
すれば、酸化膜11の膜厚を正確にコントロールすること
ができる。なお、酸化膜11の内側の表面は第１図（ｂ）
に示すように第１の溝10の内壁面（第１図（ａ））より
わずかに内側まで張り出す。
つぎに、酸化膜11とCVD酸化膜９の全表面に、シリコ
ン窒化膜12を、減圧CVD法により、500〜1000オングスト
ロームの厚さで蒸着する。ついで、このシリコン窒化膜
12を、異方性ドライエッチングにより選択的に除去し、
シリコン窒化膜12を、第１図（ｂ）に示すように、CVD
酸化膜９と酸化膜11の各側壁部上にのみ残す。なお、シ
リコン窒化膜12が厚すぎると、後述する異方性ドライエ
ッチングで第１の溝10の底部の酸化膜11を除去したと
き、第１の溝10の側壁部の酸化膜11の表面に段差が生
じ、最終的に得られる第２の溝の内部に段差ができる。
これを避けるためには、シリコン窒化膜12の膜厚を酸化
膜11の膜厚の1/10以下に設定することが望ましい。
ン窒化膜12を、減圧CVD法により、500〜1000オングスト
ロームの厚さで蒸着する。ついで、このシリコン窒化膜
12を、異方性ドライエッチングにより選択的に除去し、
シリコン窒化膜12を、第１図（ｂ）に示すように、CVD
酸化膜９と酸化膜11の各側壁部上にのみ残す。なお、シ
リコン窒化膜12が厚すぎると、後述する異方性ドライエ
ッチングで第１の溝10の底部の酸化膜11を除去したと
き、第１の溝10の側壁部の酸化膜11の表面に段差が生
じ、最終的に得られる第２の溝の内部に段差ができる。
これを避けるためには、シリコン窒化膜12の膜厚を酸化
膜11の膜厚の1/10以下に設定することが望ましい。
ついで、第１図（ｃ）に示すように、シリコン窒化膜
12をマスクとして、異方性ドライエッチングにより、酸
化物11を第１の溝10の側壁部にのみ残す。つぎに、熱り
ん酸（160℃）でシリコン窒化膜12を除去する。その
後、減圧エピタキシャル成長法により、キャリアガスと
して水素を、原料ガスとしてジクロールシラン（SiH2Cl
2）とジボラン（B2H6）とを用いて、1000〜1100℃程度
の温度で、硼素濃度１×1016〜１×1017cm-3のP+型エピ
タキシャル層（P+層）13を第１の溝10の底部と酸化膜11
の表面全域に成長させ、第１の溝10を完全に埋める。な
お、P+型エピタキシャル層13は、エキシマレーザ等を用
いた光CVD法やプラズマCVD法で成長させてもよい。
12をマスクとして、異方性ドライエッチングにより、酸
化物11を第１の溝10の側壁部にのみ残す。つぎに、熱り
ん酸（160℃）でシリコン窒化膜12を除去する。その
後、減圧エピタキシャル成長法により、キャリアガスと
して水素を、原料ガスとしてジクロールシラン（SiH2Cl
2）とジボラン（B2H6）とを用いて、1000〜1100℃程度
の温度で、硼素濃度１×1016〜１×1017cm-3のP+型エピ
タキシャル層（P+層）13を第１の溝10の底部と酸化膜11
の表面全域に成長させ、第１の溝10を完全に埋める。な
お、P+型エピタキシャル層13は、エキシマレーザ等を用
いた光CVD法やプラズマCVD法で成長させてもよい。
つぎに、弗酸系溶液により、CVD酸化膜９と酸化膜11
とをエッチング除去し、第１図（ｄ）に示すようにルー
プ状の第２の溝14を形成する。この第２の溝14は、前述
の通り酸化膜11を除去することによって形成されるもの
であり、深さが４±１ミクロン、開口幅が0.5〜0.8ミク
ロン程度で高いアスペクト比をもつ。そして、酸化膜11
は熱酸化法,CVD法等によって均一な膜厚にコントロール
されているから、酸化膜11を除去することによって形成
されたループ状の第２の溝14の開口幅も、開口部から底
部まで均一の幅をもつ。
とをエッチング除去し、第１図（ｄ）に示すようにルー
プ状の第２の溝14を形成する。この第２の溝14は、前述
の通り酸化膜11を除去することによって形成されるもの
であり、深さが４±１ミクロン、開口幅が0.5〜0.8ミク
ロン程度で高いアスペクト比をもつ。そして、酸化膜11
は熱酸化法,CVD法等によって均一な膜厚にコントロール
されているから、酸化膜11を除去することによって形成
されたループ状の第２の溝14の開口幅も、開口部から底
部まで均一の幅をもつ。
したがって、この実施例によれば、トレンチセルキャ
パシタを構成する第２の溝14の形状のコントロールをき
わめて正確に行え、微細で高アスペクト比の溝を正確に
形成することができる。なお、従来の異方性ドライエッ
チングでは、アスペクト比５以上になると形状のコント
ロールが困難であったが、この実施例の方法によれば、
アスペクト比が５以上の溝を形成する場合に特に有効で
ある。
パシタを構成する第２の溝14の形状のコントロールをき
わめて正確に行え、微細で高アスペクト比の溝を正確に
形成することができる。なお、従来の異方性ドライエッ
チングでは、アスペクト比５以上になると形状のコント
ロールが困難であったが、この実施例の方法によれば、
アスペクト比が５以上の溝を形成する場合に特に有効で
ある。
ついで、第１図（ｅ）に示すように、エピタキシャル
層２およびP+型エピタキシャル層13の表面にフィールド
酸化膜15を選択的に形成し、ループ状の第２の溝14の対
向する辺の間および隣接する第２の溝14の間を分離す
る。そして、第２の溝14の側壁部および底部に拡散によ
り浅いN+層16を形成し、N+層16の表面とフィールド酸化
膜15を除くエピタキシャル層２およびP+型エピタキシャ
ル層13の表面とに誘電体膜17を形成する。最後に、誘電
体膜17およびフィールド酸化膜15の表面に、燐を含む多
結晶シリコン膜18を形成する。この多結晶シリコン膜18
は、第２の溝14の内部全体を埋めるように形成される。
層２およびP+型エピタキシャル層13の表面にフィールド
酸化膜15を選択的に形成し、ループ状の第２の溝14の対
向する辺の間および隣接する第２の溝14の間を分離す
る。そして、第２の溝14の側壁部および底部に拡散によ
り浅いN+層16を形成し、N+層16の表面とフィールド酸化
膜15を除くエピタキシャル層２およびP+型エピタキシャ
ル層13の表面とに誘電体膜17を形成する。最後に、誘電
体膜17およびフィールド酸化膜15の表面に、燐を含む多
結晶シリコン膜18を形成する。この多結晶シリコン膜18
は、第２の溝14の内部全体を埋めるように形成される。
このようにして、第２の溝14の側壁部および底部に、
N+層16を第１の電極とし、多結晶シリコン膜18を第２の
電極としてトレンチキャパシタが形成される。
N+層16を第１の電極とし、多結晶シリコン膜18を第２の
電極としてトレンチキャパシタが形成される。
この発明の半導体メモリ装置の製造方法によれば、高
いアスペクト比をもつ微細な溝を正確に形成することが
できるから、半導体メモリ装置の集積度を大幅に高める
ことができる。しかも、従来の異方性ドライエッチング
を用いる方法と異なり、溝の側壁部が荒れたり、溝の底
部周辺に鋭い切れ込みが発生することもないから、誘電
体膜の耐圧の劣化や隣接する溝間のリーク電流を抑制す
ることができ、トレンチセルキャパシタの特性を飛躍的
に高めることができる。
いアスペクト比をもつ微細な溝を正確に形成することが
できるから、半導体メモリ装置の集積度を大幅に高める
ことができる。しかも、従来の異方性ドライエッチング
を用いる方法と異なり、溝の側壁部が荒れたり、溝の底
部周辺に鋭い切れ込みが発生することもないから、誘電
体膜の耐圧の劣化や隣接する溝間のリーク電流を抑制す
ることができ、トレンチセルキャパシタの特性を飛躍的
に高めることができる。
第１図（ａ）〜（ｅ）はこの発明の一実施例における半
導体メモリ装置の製造方法を工程順に示す断面図、第２
図（ａ），（ｂ）は従来の半導体メモリ装置の製造方法
を工程順に示す断面図である。 １……半導体基板、２……エピタキシャル層、９……CV
D酸化膜、10……第１の溝、11……酸化膜、12……シリ
コン窒化膜、13……P+型エピタキシャル層、14……第２
の溝、15……フィールド酸化膜、16……N+層、17……誘
電体膜、18……多結晶シリコン膜
導体メモリ装置の製造方法を工程順に示す断面図、第２
図（ａ），（ｂ）は従来の半導体メモリ装置の製造方法
を工程順に示す断面図である。 １……半導体基板、２……エピタキシャル層、９……CV
D酸化膜、10……第１の溝、11……酸化膜、12……シリ
コン窒化膜、13……P+型エピタキシャル層、14……第２
の溝、15……フィールド酸化膜、16……N+層、17……誘
電体膜、18……多結晶シリコン膜
───────────────────────────────────────────────────── フロントページの続き (51)Int.Cl.6 識別記号 庁内整理番号 ＦＩ 技術表示箇所 Ｈ０１Ｌ 27/04
Claims (1)
- 【請求項１】一導電型の半導体基板に実質的に垂直な第
１の溝を穿った後、前記第１の溝の側壁部と底部とに酸
化膜を形成する工程と、前記第１の溝の側壁部の酸化膜
上にシリコン窒化膜を形成し、前記シリコン窒化膜をマ
スクとして、前記第１の溝の底部の酸化膜を異方性エッ
チングにより除去する工程と、前記シリコン窒化膜を除
去した後、前記第１の溝内に前記半導体基板と同導電型
のエピタキシャル層を成長させて前記第１の溝をこのエ
ピタキシャル層で埋める工程と、前記第１の溝の側壁部
に残存する酸化膜を除去してループ状の第２の溝を形成
する工程とを含む半導体メモリ装置の製造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1018689A JPH0824168B2 (ja) | 1989-01-27 | 1989-01-27 | 半導体メモリ装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP1018689A JPH0824168B2 (ja) | 1989-01-27 | 1989-01-27 | 半導体メモリ装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH02198169A JPH02198169A (ja) | 1990-08-06 |
| JPH0824168B2 true JPH0824168B2 (ja) | 1996-03-06 |
Family
ID=11978584
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP1018689A Expired - Fee Related JPH0824168B2 (ja) | 1989-01-27 | 1989-01-27 | 半導体メモリ装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JPH0824168B2 (ja) |
-
1989
- 1989-01-27 JP JP1018689A patent/JPH0824168B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH02198169A (ja) | 1990-08-06 |
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