KR0171105B1 - 반도체 캐패시터 및 그 제조방법 - Google Patents

Abstract

본 발명은 캐패시터에서 식각저지막의 식각저지 기능을 향상시켜 반도체소자의 신뢰성을 향상시킬 수 있는 반도체 캐패시터 및 그 제조 방법에 관한 것으로서, 도전영역을 갖는 기판 상에 절연막을 형성하고 상기 절연막 상에 식각저지막 및 희생막을 순차적으로 형성하고 상기 희생막, 식각저지막 및 절연막을 상기 도전영역의 소정 부분이 노출되도록 이방성 식각하여 접촉홀을 형성하는 단계와, 상기 접촉홀에 의해 상기 절연막 및 희생막의 노출된 측면을 등방성 식각하여 상기 접촉홀의 내부에 소정 길이의 식각저지막의 돌출부를 형성하는 단계와, 상기 접촉홀과 상기 희생막 상부의 소정 부분에 상기 접촉홀을 통해 상기 도전영역과 연결되고 상기 식각저지막 돌출부를 에워싸도록 캐패시터의 축전전극을 형성하는 단계와, 상기 희생막을 제거하여 축전전극의 하부 표면을 노출시키는 단계와, 상기 축전전극의 노출된 표면에 유전막을 형성시키는 단계와, 상기 유전막 상에 플레이트 전극을 형성시키는 단계를 포함한다,

따라서, 접촉홀의 내부에 식각저지막으로 돌출부를 만든 후, 상기 돌출부를 에워싸도록 축전전극을 형성하여 식각저지막과 축전전극의 경계를 통한 식각용액의 침투 경로를 차단하므로서, 식각저지막 하부의 절연막에 보이드가 발생하는 것을 방지하여 신뢰성이 높은 소자를 제조할 수 있는 이점이 있다.

Description

반도체 캐패시터 및 그 제조 방법

제1도는 종래의 반도체 캐패시터 제조의 각 단계를 예시한 공정도.

제2도는 종래의 반도체 캐패시터의 문제점을 예시한 단면도.

제3도는 본 발명의 반도체 캐패시터의 구조 및 제조의 각 단계를 예시한 공정도.

제4도는 본 발명의 반도체 캐패시터의 문제 해결을 예시한 단면도.

* 도면의 주요부분에 대한 부호의 설명

10,30 : 반도체 기판 11,14,31,34 : 게이트

12,32 : 불순물확산층 13,33 : 필드산화막

15,35 : 절연막 16,36 : 식각저지막

17,37 : 희생막 18 : 제1전도성물질층

18-1,38 : 축전전극 19,39 : 유전막

20,40 : 제2전도성물질층 21 : 보이드

본 발명은 반도체 캐패시터 및 그 제조 방법에 관한 것으로, 특히, 캐패시터의 식각저지막의 기능을 향상시켜 식각저지막 하부의 절연막이 식각되어 상기 절연막에 보이드가 발생되는 것을 방지하여 반도체 소자의 신뢰성을 향상시킬 수 있는 반도체 캐패시터 및 그 제조 방법에 관한 것이다.

최근 디램(DRAM : dynamic random access memory) 셀 캐패시터(cell capacitor)의 용량을 극대화하기 위하여 여러 형태의 3차원 구조의 셀 캐패시터가 고안되고 있는데, 그 중에서 핀(fin) 구조의 캐패시터가 16M 디램급 이상에서 많이 사용되고 있다.

이러한 핀형 캐패시터를 제조하기 위한 일반적인 방법의 하나로, 질화막을 식각저지막(etch stopper)으로 사용하는 방법은 공정이 간편하고, 양산성이 우수하여 많은 회사에서 채용되고 있다.

종래의 기술에 의한 핀형 셀 캐패시터 제조 공정 순서를 제1도를 참조하여 설명하면 다음과 같다.

먼저, 일반적인 모스 트랜지스터 제조 공정 후, 셀 캐패시터 공정이 수행되는데, 제1도의 (a)와 같이, 하부에 게이트산화막을 개재시킨 게이트(11)와, 게이트(11) 측하부의 반도체기판(10) 상에 형성된 불순물확산층(12)과, 일 불순물확산층(12)의 측부에 형성된 필드산화막(13)과 그 상부에 형성된 게이트(14) 등이 형성된 반도체기판(10) 상에 산화 물질을 사용하여 절연막(15)을 형성하고 상기 절연막(15) 상에 질화 물질을 이용하여 식각저지막(16)을 형성한 후 상기 식각저지막(16) 상에 상기 식각저지막(16)과 식각선택비가 다른 산화 물질을 이용한 희생막(17)을 순차적으로 적층시킨다.

다음으로, 제1도의 (b)와 같이, 캐패시터의 축전 전극과 반도체기판(10)의 불순물확산층(12)을 연결시켜 주기 위한 접촉부를 형성하기 위해 사진 식각공정을 거쳐 접촉홀(contact hole)(A)을 형성한 후, 캐패시터 축전 전극을 형성하기 위해 불순물이 도핑된 다결정실리콘층 등과 같은 전도성 물질을 적층시켜, 제1전도성물질층(18)을 형성시킨다.

이어서, 제1도의 (c)와 같이, 상기 제1전도성물질층을 사진식각하여 셀 캐패시터의 축전전극(18-1)을 형성시키고, 산화막 식각 용액을 사용하여 습식 식각방법으로 희생막(17)을 제거한다. 이 때, 식각저지막(16)을 상기 희생막(17)과 식각선택비가 다른 질화막을 사용하여 형성하였으므로 상기 식각저지막(16)의 하부는 그 형태를 보존한다.

다음으로, 제1도의 (d)와 같이, 축전전극(18-1) 상부 및 상기 희생막(17)의 제거로 새로이 노출된 상기 축전전극(18-1)의 하부 표면에 유전막(19)을 증착한 후, 상기 유전막(19) 상에 캐패시터 플레이트 전극을 형성하기 위하여 제2전도성물질층(20)을 형성시킨다.

그러나, 이와 같은 종래의 기술에 핀형 셀 캐패시터는 제1도의 (c)단계에서 습식식각에 의해 희생막(17)을 제거하는 과정에서 상기 습식 식각용액이 전도성 물질로 이루어진 축전전극(18-1)과 식각저지막(16)의 경계면을 통해 상기 식각저지막(16) 하부의 절연막(15)으로 침투하게 되는 경우가 있다. 이 경우, 제2도에서 예시되는 바와 같이, 절연막(15)은 희생막(17)에 대해 식각선택성을 가지지 못하므로, 상기 축전전극(18-1)과 식각저지막(16)의 경계면을 통해 침투한 습식식각 용액에 의해 상기 절연막(15)이 식각되어 보이드(21)가 발생되게 된다.

이러한 식각저지막(16) 하부의 절연막(15)의 식각으로 발생한 보이드(21)는 캐패시터의 신뢰성이 심각한 문제점을 야기시킨다. 또한, 절연막(15)의 식각 정도가 심한 경우에는 플레이트 전극용 전도성물질(20)이 트랜지스터의 게이트(11)와 접촉되어 전기적 단락을 발생시킬 수 있다. 이러한 문제점은 희생막의 제거를 원활히 할 목적으로 습식 식각용액에 계면활성제를 첨가한 경우에는 식각용액이 축전전극(18-1)과 식각저지막(16)의 경계면을 통해 더욱 용이하게 침투하여 절연막(15)의 식각 정도가 커져 보이드의 발생 정도가 더욱 크게 된다.

본 발명의 반도체 캐패시터 및 그 제조 방법은 식각저지막의 식각 저지 기능을 향상시켜 식각저지막 하부의 절연막을 보존시키므로서 반도체소자의 신뢰성을 향상시킬 수 있는 구조를 안출하기 위하여 제안되었다.

본 발명은 소자의 신뢰성이 향상된 반도체 캐패시터의 제조 방법으로, 먼저, 도전영역을 갖는 기판 상에 절연막을 형성하고 상기 절연막 상에 식각저지막 및 희생막을 순차적으로 형성하고 상기 희생막, 식각저지막 및 절연막을 상기 도전영역의 소정 부분이 노출되도록 이방성 식각하여 접촉홀을 형성한다.

이어서, 상기 접촉홀에 의해 상기 절연막 및 희생막의 노출된 측면을 등방성 식각하여 상기 접촉홀의 내부에 소정 길이의 식각저지막의 돌출부를 형성한다.

그리고, 상기 접촉홀과 상기 희생막 상부의 소정 부분에 상기 접촉홀을 통해 기판에 형성된 도전영역과 연결되는 캐패시터의 축전전극을 상기 식각저지막 돌출부를 에워싸도록 형성하고, 이어 상기 희생막을 제거하여 축전전극의 하부 표면을 노출시킨다.

그런 후에, 상기 축전전극의 노출된 표면에 유전막을 형성시키고 상기 유전막 상에 플레이트 전극을 형성시키는 단계를 포함하여 이루어진다.

본 발명의 반도체 캐패시터는 축전전극을 접촉홀 영역에 형성시킨 후, 최상부에 형성된 희생막의 제거시 식각저지막과 축전전극의 경계로 식각액이 침투하여 상기 식각저지막 하부의 절연막 내에 보이드가 발생되는 문제점을 제거하기 위하여 접촉홀을 형성할 때, 식각저지막이 절연막과 희생막에 비해 돌출되도록 형성하고 축전전극을 상기 돌출된 부분과 중첩되고 도전영역과 접하도록 형성하므로서, 희생막 제거시에 식각용액이 식각저지막의 하부에 형성된 절연막으로 침투하는 경로를 차단한 것이다.

이와 같은 본 발명의 반도체 캐패시터를 실제로 제조하는 단계를 도면을 통하여 설명하면 다음과 같다.

제3도는 본 발명의 반도체 캐패시터의 실시예의 각 단계를 예시한 공정도이다.

먼저, 제3도의 (a)와 같이, 게이트(31)와, 게이트(31) 측하부의 반도체기판(30)에 형성된 불순물확산층(32)과, 일 불순물확산층(32)의 측부에 형성된 필드 산화막(33)과 그 상부에 형성된 게이트(34)등이 형성된 반도체기판(30) 상에 산화물질을 사용하여 절연막(35)을 형성시키고, 그 상부에 산화막에 대해 선택식각비가 높은 물질인 질화 물질로 식각저지막(36)을 형성시킨다. 다음으로, 식각저지막(36)의 상부에 상기 절연막(35)과 식각선택비가 같은 산화 물질로 희생막(37)을 형성시킨다.

다음으로, 제3도의 (b)와 같이, 산화막/질화막/산화막 구조의 희생막, 식각저지막 및 절연막(37/36/35)을 순차적으로 이방성 식각하여 상기 반도체기판(30)에 형성된 불순물확산층(32)의 소정 부분을 노출시키는 접촉홀(A')을 형성시킨다.

이어, 제3도의 (c)와 같이, 질화막에 대해 선택식각비가 높은 산화막 식각용액을 사용한 습식 식각방법으로 산화막인 절연막 및 희생막(35)(37)을 등방성 식각하여 질화막인 식각저지막(36)이 접촉홀(A')의 내부에 소정 길이로 돌출되도록 돌출부(B)를 형성한다.

이어서, 제3도의 (d)와 같이, 접촉홀(A')영역과 희생막 상부에 상기 돌출부(B)를 에워싸도록 불순물이 도핑된 다결정실리콘과 같은 도전물질을 적층하여 제1전도성물질층을 형성한 후, 상기 제1전도성물질층을 패터닝하여 축전 전극(38)을 형성하고, 희생막을 습식각하여 제거한다. 이 때, 식각저지막(36)은 상기 식각용액에 대해 식각의 정도가 미약하므로, 식각 저지 역할을 하여 상기 식각저지막(36) 하부의 패턴을 유지시킨다. 한편, 식각저지막(36)과 축전전극(38)이 상기 식각저지막(36)의 돌출부(B)에 의해 중첩되어 상기 식각저지막(36)이 축전전극(38)과의 접하는 경계면이 증대되므로, 종래의 방법에 비해 식각용액이 그 경계면을 통해 절연막(35)으로 침투하는 것을 방지할 수 있다. 이어서, 축전전극(38)의 노출된 표면에 유전막(39)을 적층시키고, 유전막(39)의 표면과 식각저지막(36)의 상부에 불순물이 도핑된 다결정실리콘으로 제2전도성물질층(40)을 형성시킨다. 이 때, 제2전도물질층(40)의 다결정실리콘은 접촉홀(A)내부 및 축전전극(38)과 식각저지막(36) 사이에 희생막이 제거된 후 발생된 공간이 충분히 채워질 수 있을 정도로 적층시킨다.

제4도는 본 발명의 반도체 캐패시터 제조 방법에 있어서, 제3도의 (d)의 단계에서, 희생막인 산화막을 습식 식각방법으로 제거할 때에 식각저지막(36)인 절연막의 돌출부(B)로 인해 축전전극(38)과 식각저지막(36)이 중첩되는 면적이 증대하여 식각용액의 침투를 방지하는 모습을 보여주고 있다.

본 발명은 반도체 캐패시터에 있어서, 도전영역이 형성된 기판과, 상기 기판 위에 형성된 절연막 및 식각저지막과, 상기 절연막 및 식각저지막의 소정 부분이 제거되어 형성되되 상기 식각저지막이 돌출되어 상기 도전영역을 노출시키는 접촉홀과, 상기 접촉홀 내부에서 상기 돌출부를 덮으며 외부에서 상기 식각저지막과 이격되게 형성되어 상기 도전영역과 전기적으로 연결되는 축전전극과, 상기 축전전극의 표면에 형성된 유전막과, 상기 유전막 상에 형성된 플레이트전극을 포함하여 이루어진 반도체 캐패시터이다.

도면을 예시하여 설명하면, 제3도의 (d)와 같이, 반도체기판(30) 상에 불순물 확산층 및 게이트를 포함하는 트랜지스터가 형성되어 있고, 그 상부에 절연막(35)과 식각저지막(36)이 순차적으로 형성되어 있으며, 절연막(35)과 식각저지막(36)을 통하여 하부 소자의 불순물확산층과 연결되고 식각저지막(36)이 돌출된 구조를 갖는 접촉홀(A')이 형성되어 있다. 이 접촉홀(A') 내부에는 식각저지막(36)의 돌출된 부분을 에워싸도록 형성된 축전전극(38)이 있으며, 축전전극의 표면에 유전막(39)이 형성되어 있다. 그리고, 상기 유전막(39)과 식각저지막(36)의 상부에 플레이트전극(40)이 형성되어 반도체소자의 캐패시터를 형성한다.

본 발명은 접촉홀의 내부에 식각저지막으로 돌출 구조를 만든 후, 상기 돌출된 부분을 에워싸도록 축전전극용 다결정실리콘을 증착시킴으로써, 식각저지막과 축전전극의 경계부를 통한 식각 용액의 침투를 차단하는 효과를 얻게 된 것이다.

이로 인해, 보다 신뢰성 높은 핀 구조의 셀 캐패시터 제조가 가능해지고, 희생막의 효과적인 제거를 위해 식각용액에 계면활성제 등을 포함한 경우에도 식각저지막의 하부로 식각용액의 침투를 방지할 수 있는 이점이 있다.

Claims (5)

1. 반도체 캐패시터 제조 방법에 있어서, 1) 도전영역을 갖는 기판 상에 절연막을 형성하고 상기 절연막 상에 식각저지막 및 희생막을 순차적으로 형성하고 상기 희생막, 식각저지막 및 절연막을 상기 도전영역의 소정 부분이 노출되도록 이방성 식각하여 접촉홀을 형성하는 단계와, 2) 상기 접촉홀에 의해 상기 절연막 및 희생막의 노출된 측면을 등방성 식각하여 상기 접촉홀의 내부에 소정 길이의 식각저지막의 돌출부를 형성하는 단계와, 3) 상기 접촉홀과 상기 희생막 상부의 소정 부분에 상기 접촉홀을 통해 상기 도전영역과 연결되고 상기 식각저지막 돌출부를 에워싸도록 캐패시터의 축전전극을 형성하는 단계와, 4) 상기 희생막을 제거하여 축전전극의 하부 표면을 노출시키는 단계와, 5) 상기 축전전극의 노출된 표면에 유전막을 형성시키는 단계와, 6) 상기 유전막 상에 플레이트 전극을 형성시키는 단계를 포함하여 이루어진 반도체 캐패시터 제조 방법.
2. 제1항에 있어서, 상기 식각저지막은 절연막 및 희생막에 대해 식각선택비가 다른 물질을 사용하는 것을 특징으로 하는 반도체 캐패시터 제조방법.
3. 제1항에 있어서, 상기 절연막과 희생막을 산화막으로 형성하고 상기 식각저지막을 질화막으로 형성하는 것을 특징으로 하는 반도체 캐패시터 제조방법.
4. 제1항에 있어서, 상기 축전전극을 불순물이 도핑된 다결정실리콘으로 형성하는 것을 특징으로 하는 반도체 캐패시터 제조 방법.
5. 반도체 캐패시터에 있어서, 도전영역이 형성된 기판과, 상기 기판 위에 형성된 절연막 및 식각저지막과, 상기 절연막 및 식각저지막의 소정 부분이 제거되어 형성되되 상기 식각저지막이 돌출되어 상기 도전영역을 노출시키는 접촉홀과, 상기 접촉홀 내부에서 상기 돌출부를 덮으며 외부에서 상기 식각저지막과 이격되게 형성되어 상기 도전영역과 전기적으로 연결되는 축전전극과, 상기 축전전극의 표면에 형성된 유전막과, 상기 유전막 상에 형성된 플레이트전극을 포함하는 반도체 캐패시터.