KR920006190B1 - 적층 캐패시터 및 제조방법 - Google Patents

Abstract

내용 없음.

Description

적층 캐패시터 및 제조방법

제1도 내지 제6도는 본 발명에 의한 적층캐패시터 제조단계를 나타낸 상태의 단면도.

* 도면의 주요 부분에 대한 부호의 설명

1 : 실리콘 기판 2 : 필드산화막

3 및 3' : 드레인 및 소오스 4 : 게이트 산화막

5 및 5' : 게이트 전극 및 게이트 전극선 6 : 스페이서

7 : 절연층 8 : 감광물질

9 : 폴리실리콘 9A : 제1폴리실리콘 패턴

10 : 산화막 11 : 감광물질

12 : 폴리실리콘 12A : 제2폴리실리콘 패턴

13 : 감광물질 14 : 캐패시터 유전체막

15 : 폴리실리콘 15A : 플레이트 전극

16 : 감광물질 17 : 절연층

18 : 폴리실리콘 18A : 비트라인

본 발명은 고집적 반도체 소자의 적층캐패시터 및 제조방법에 관한것으로, 특히 DRAM(DynamicRandom Access Memory)의 캐패시터의 용량을 증가시키기 위하여 전하보존전극용 제1폴리실리콘과 제2폴리실리콘 사이에 두꺼운 산화막을 침착시키고 다시 일정부분 제거하여 캐패시터 면적을 증대시키는 적층캐패시터 및 제조 방법에 관한 것이다.

일반적으로 DRAM 셀의 적층형 캐패시터의 전하보존전극 콘택홀 형성과정을 보면 게이트 전극 및 게이트 전극선을 형성한 후에 일정 두께의 산화막을 침착시키고, 감광물질을 도포하고 전하보존전극 콘택홀 형성용 마스크를 사용하여 감광물질을 현상한 다음, 노출된 산화막을 식각시켜 전하보존전극 콘택홀을 형성한후, 전하보존전극용 폴리실리콘을 침착시켜 소오스영역과 접속시키는 방법을 사용하고 있다. 그러나, 이러한 제조방법은 포토공정 능력이 허용하는 범위내에서 소오스영역과 전하보존전극을 접속하기 위한 충분한 면적이 필요하고, 이 면적 만큼 식각하기 위해 식각공정 능력이 허용하는 두께의 제한을 받게 된다.

그리고, 반도체 기억장치중 DRAM 셀의 캐패시턴스는 캐패시터의 면적에 비례하고, 캐패시터의 면적은 캐패시터 유전막을 형성하기 위해 노출된 전하보존전극용 폴리실리콘의 겉넓이와 거의 일치하므로 단위셀 캐패시턴스를 증가시키기 위해서는 전하보존전극용 폴리실리콘의 노출된 겉넓이를 증가시켜야 하는데, 이를위해 게이트 전극과 전하보존전극 사이의 산화막을 기존보다 두껍게 침착시킨 후, 감광물질과 전하보존전극홀 형성용 마스크를 사용해 이산화막을 식각시킨 다음, 전하보존전극용 폴리실리콘을 침착시킴으로서 침착시킨 산화막의 두께만큼 측벽을 따라 전하보존전극용 폴리실리콘의 겉넓이를 증가시킬 수 있으나, 종래의 일반적인 공정순서와 공정능력으로는 캐패시터 유효면적의 증가를 기대할 수 없을 뿐만 아니라, 소자의 고집적화 추세에 비추어 전하보존전극홀을 형성하는데도 어려움이 따르게 된다. 또한 전하보존전극 콘택홀을 형성했다 하더라도, 콘택홀의 면적이 넓지 않으면 전하보존전극용의 폴리실리콘이 콘택홀안으로 매몰되어 전하보존전극용 폴리실리콘의 실질적인 측벽의 겉넓이 증가는 기대하기 힘들다.

따라서, 본 발명의 목적은 상기한 공정상의 문제점을 극복하기 위해 전하보존전극용 폴리실리콘을 두번에 나우어 침착시켜 전하보존전극의 겉넓이를 증가시켜 캐패시터 용량을 크게한 적층캐패시터 및 제조방법을 제공하는데 있다. 즉, 게이트 전극을 형성한후, 전하보존전극용 폴리실리콘과 절연을 위한 일정한 두께의 산화막을 덮은 상태에서 감광물질을 사용해 전하보존전극과 접속할 이동게이트 영역을 모두 노출시킨후, 노출된 부분의 게이트 산화막을 식각하고 감광물질을 제거한 다음 전하보존전극용 제1폴리실리콘을 침착시키는 Self-align 접속방법을 사용하여 소자의 고집적화에 따른 이동게이트 영역의 면적감소와 상관없이 전하보존전극 콘택홀을 형성할 수 있게 하였다.

전하보존전극용 제1폴리실리콘의 패턴 형성에 이어서 캐패시터 유효면적을 증대시키기 위한 산화막을 침착시키게 되는데, 전하보존전극용 제1폴리실리콘의 넓이와 비례해서 전하보존용 제2폴리실리콘과 접속시키기 위한 콘택홀의 면적을 증가시킬 수 있어 산화막을 두껍게 침착시키더라도, 현재의 공정능력으로 충분히 전하보존전극용 제1폴리실리콘과 제2폴리실리콘을 접속시킬 수 있을 뿐만 아니라, 홀의 면적이 넓기때문에 전하보존전극용 폴리실리콘이 메몰되는 현상을 방지할 수 있고, 콘택홀의 겉넓이에 산화막의 두께를 곱한 만큼 측벽을 따라 캐패시터의 유효면적을 증가시킬 수 있다.

전하보존전극용 제1폴리실리콘과 제2폴리실리콘 사이에 캐패시터 유효 면적을 증대시키기 위해 침착시킨 두꺼운 산화막은 전하보존전극용 제1폴리실리콘 패턴을 형성하는 마스크를 사용해 식각해 준다. 즉 전하보존전극용 제2폴리실리콘을 증착시킨 다음, 감광물질을 이용해 패턴이 형성될 부분을 덮고 노출된 부분의 폴리실리콘을 식각한 상태에서 곧바로 노출된 산화막을 등방성 식각방법을 이용해 식각해 준다. 이때 전하보존전극용 제2폴리실리콘 밑부분의 산화막도 식각되어 식각된 부분 만큼 캐패시터의 유효 면적을 증가시킬 수 있다. 즉, 전하보존전극용 폴리실리콘의 겉넓이에 식각된 길이를 곱한 만큼 캐패시터 유효 면적을 늘릴 수 있고 뿐만 아니라, 두꺼운 산화막 증착으로 인해 감소되었던 비트라인 콘택홀의 에스팩트 비(Aspect ratio)를 증가시킬 수 있는 이중의 효과를 가져온다. 같은 방법으로 플레이트 전극용 폴리실리콘을 침착한 후 감광물을 이용해 패턴이 형성될 부분을 덮고, 노출된 부분의 플레이트 전극용 폴리실리콘을 식각한 상태에서 앞에서 식각해 내고 남은 산화막을 식각해 주면 비트라인 콘택홀의 형성시에 기존의 구조와 비슷한 에스펙트 비를 갖게 된다.

제1도 내지 제6도는 본 발명에서 사용한 제조순서 및 제조방법을 도시한 것으로 편의상 DRAM 셀의 비트라인과 평행한 방향에 대한 단면도만을 도시하였다.

본 발명에 의하면, 전하보존전극의 단면구조는 전하보존전극용 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴과 접속되어 형성되되, 그형상은

의 형태의 구조로 그 하부가 드레인에 접속되고, 상기 전하보존전극용 제1폴리실리콘 패턴 표면 및 제2폴리실리콘 패턴의 일정표면에 캐패시터 유전체막 및 플레이트 전극이 형성되어 그로인하여 상기 전하보존전극 및 플레이트 전극의 유효면적을 넓게 하여 캐패시터 용량을 증대시킨 것을 특징으로 한다.

본 발명의 다른 특징에, 공지의 기술로 게이트전극, 게이트전극선, 소오스, 드레인, 필드산화막, 스페이서, 게이트전극 및 게이트전극선 상부에 절연층을 형성하고, 게이트전극 및 게이트전극선간의 드레인에 전하보존전극용 콘택홀을 형성하는 단계와, 전체적으로 전하보존전극용 제1폴리실리콘을 침착하여 드레인에 접속하고 마스크패턴 공정으로 상기 제1폴리실리콘의 측면을 제거하여 제1폴리실리콘 패턴을 형성하는 단계와, 상기 제l폴리실리콘 패턴 상부 및 노출된 다른 영역 상부에 산화막을 일정두께 침착시킨다음 상부에 감광물질을 도포한후 제1폴리실리콘 패턴의 내측이 노출되도록 감광물질의 일정부분을 제거하는 단계와, 감광물질이 제거된 산화막을 비등방성식각으로 식각한다음 남아있는 감광물질을 완전히 제거하고 노출된 제1폴리실리콘 패턴 및 LTO 산화막 상부에 제2폴리실리콘을 일정두께 침착한 다음 감광물질을 도포하여 내측의 일부만 남기고 제거하여 제2폴리실리콘 마스크패턴을 형성한 다음 비등방성식각으로 노출된 제2폴리실리콘의 패턴을 형성하여 제1,제2폴리실리콘패턴이 접속된 전하보존전극을 형성하는 단계와, 상기 제2폴리실리콘 패턴의 상부에 감광물질을 모두 제거한다음 제2폴리실리콘 패턴 표면에 캐패시터 유전체막을 형성하고 그 상부에 플레이트 전극용 폴리실리콘을 침착한다음 마스크 패턴공정으로 플레이트 전극을 형성하는 단계로 이루어져, 그로인하여 전하보존전극인 제2폴리실리콘의 표면에서 캐패시터의 용량을 증대시킨적층캐패시터 제조방법을 특징으로 한다.

이하, 본 발명을 첨부된 도면을 참고로하여 상세히 설명하기로 한다.

제1도는 일반적인 CMOS DRAM 반도체 제조공정 중 P형 실리콘 기판상(1)에 웰을 형성하고, 필드 산화막(2)을 이용해 동작영역과 절연영역을 만든 다음 MOSFET(Metal-Oxide-Semiconductor-Field-Effect-Transistor)의 문턱전압을 제어하기 위해 P형 불순물을 이용해서 이온주입한 후, 게이트 산화막(4)을 성장시키고 그 위에 게이트 전극(5)과 게이트 전극선(5')으로 이용할 폴리실리콘을 증착시킨 후, N형불순물을 도핑한 다음, 그 위에 산화막을 침착시킨 후, 식각방법을 이용하여 패턴을 형성하였다. 이어서 고집적화에 따른 MOSFET의 전기적 특성을 개선하기 위하여 N형 불순물을 이용해 LDD 이온주입을 한 다음, 산화막을 증착시킨 후, 비등방성 식각방법을 이용해 게이트 전극 측벽에 스페이서(6)를 형성한다음 고농도 N형 불순물을 이온주입하여 소오스 및 드레인(3' 및 3)을 형성한다. 그후에 일정한 두께의 산화막(7)을 게이트 전극(5)과 게이트 전극선(5') 상부에 형성한 상태의 단면도이다.

제2도는 제1도의 상태에서 후에 형성될 전하보존전극과 드레인(3)과 접속하기 위하여 감광물질(8)을 도포하여 접속할 드레인(3) 상부에 남아있는 게이트 산화막(4)을 식각하기 위해 감광물질(8)의 일정부분 제거한 상태의 단면도이다.

제3도는 전하보존전극 콘택홀(도시안됨)을 형성하기 위해 드레인(3) 상부의 게이트 산화막(4)을 식각한후, 감광물질(8)을 제거하고 전하보존전극용의 제1폴리실리콘(9)을 침착시켜 제1폴리실리콘 패턴(9A)을 형성한다음 그상부에 측벽 캐패시터 면적을 증대시킬 만큼의 두께를 갖는 산화막(10)을 증착시키고, 전하보존전극용 제1폴리실리콘 패턴(9A)과 접속시키기 위한 제2폴리실리콘을 침착시키기 위해 감광물질(11)을 도포하여 일정부분 제거한 단면도를 나타낸다.

제4도는 제3도의 공정에 이어서 전하보존전극용 제1폴리실리콘 패턴(9A) 상부에 노출된 산화막(10)을 식각하고, 감광물질(11)을 제거한 후, 전하보존전극용 제2폴리실리콘(12)을 침착시켜 제1폴리실리콘 패턴(9A)과 접속시킨후, 감광물질(13)을 도포하여 일정부분 제거한 후 노출된 제2폴리실리콘(12)을 식각하여 제1폴리실리콘 패턴(9A)과 접속된 제2폴리실리콘 패턴(12A)을 형성시켜 전하보존전극을 형성한 상태의 단면도이다.

제5도는 제4도의 감광물질(13)을 도포한 상태에서 등방성 식각방법을 사용해 산화막(10) 식각공정을 거침으로서 전하보존전극의 제2폴리실리콘 패턴(12A)의 일정하부까지 산화막(10)이 식각되게 된다. 그 후에 감광물질(13)을 제거한 후 NO(Nitride-Oxide) 구조 및 ONO(Oxide-Nitride-Oxide) 구조의 복합 유전막(14)을 성장시키면 노출된 전하보존전극을 따라서 복합 유전막(14)이 성장하게 된다. 상기 공정후에 플레이트 전극용 폴리실리콘(15)을 침착시킨후 감광물질(16)을 도포하여 일정부 제거한다음 플레이트 전극(15A)을 형성한후 소오스(3) 상부의 노출된 산화막(10A)을 한번 더 식각시킨 상태의 단면도이다.

여기에서 주지할 것은 본원에서 사용된 폴리실리콘은 도프된 폴리실리콘을 침착하거나 또는 도프되지 않은 폴리실리콘을 침착한다음 불순물을 도핑시키는 방법이 있다.

제6도는 제5도에 이어서 비트라인 형성까지의 단면도로서 상기 감광물질(16)을 제거하고, 후에 형성된 비트라인용 폴리실리콘(18)과 플레이트 전극(15A)의 절연을 위하여 예를들어 LTO 또는 EPSG(17)등의 절연층(17)을 침착시켜 플로우 공정을 거친 후, 감광물질(도시안됨)을 이용해 비트라인 콘택홀을 형성한 후,다시, 감광물질을 제거하고 비트라인용 폴리실리콘(18)을 침착시킨다음, 소자의 동작속도 등을 고려하여 그위에 실리사이드를 형성한 후, 강광물질을 도프한후 일정부분 제거하고 노출된 비트라인용 폴리실리콘(18)을 식각하여 비트라인(18A)을 형성한 다음 상기 감광물질을 제거한 상태의 단면도이다.

이후의 공정은 일반적인 DRAM 셀 제조방법과 유사함으로 설명을 생략하기로 한다.

상기한 바와 같이, 본 발명에 의해 형성된 전극캐패시터 유효면적과 비교해보면 본 발명은 전하보존전극용의 제1폴리실리콘 위에 침착시킨 산화막의 두게에 전하보존용 제1폴리실리콘과 제2폴리실리콘을 접속시키기 위한 콘택홀의 겉넓이를 곱한양을 합한양 만큼 전하보존전극 형성용 마스크를 사용해 산화막을 식각시킬때 전하보존전극용 제2폴리실리콘 밑으로 식각된 길이에 전하보존전극용 두번째 폴리실리콘의 겉넓이를 급한 만큼 증가한다. 예를들어 도면상의 전하보존전극의 면적이 0.9μm×2.0μm, 전하보존전극용 폴리실리콘의 두께가 0.25μm라고 하면 기존의 적층형 구조의 DRAM 셀의 캐패시터 면적은 다음과 같다(이때 공정에 의한 길이 손실이 없고 실제 각 층간의 두께 차이에 의한 유효면적의 증대 효과는 고려하지 않았음).

면적 =0.9×2.0+2× (0.9+2.0) ×0.25=3.25μm²

한편 본 발명의 제조공정에 의해 형성된 DRAM 셀의 캐패시터 면적은 전하보존전극용 제1폴리실리콘 상부의 산화막 두께를 X, 전하보존전극용 제2폴리실리콘 상단하부의 산화막이 식각된 거리를 Y라 하고, 전하보존전극용의 제1폴리실리콘과 제2폴리실리콘을 접촉시키기 위한 마스크의 넓이가 0.7μm×1.0μm라고 가정했을때 다음과 같다.

면적=0.9×2.0+2×(0.9+2.0) ×0.25+2×(0.7+l.0)

×X+2×(0.9+2.0) ×Y-4×Y×Y

= 3.25 +3.4X + 5.8Y -4Y

여기서 X 즉 산화막 침착을 1500Å, Y 즉 산화막을 0.1μm 만큼 식각한다고 하면 면적은 4.3μm²으로 기존의 구조보다 약 32% 이상의 캐패시터 면적을 증가시킬 수 있다.

Claims (5)

1. 고집적 반도체 소자용 적층 캐패시터에 있어서 전하보존전극의 단면구조는 전하보존전극용 제1폴리실리콘 패턴 및 제2폴리실리콘 패턴과 접속되어 형성되되, 그 형상은

   

   의 형태의 구조로 그 하부가 드레인에 접속되고, 상기 전하보존전극용 제l폴리실리콘 패턴 표면 및 제2폴리실리콘 패턴의 일정표면에 캐페시터 유전체막 및 플레이트전극이 형성되어 그로인하여 상기 전하보존전극 및 플레이트전극의 유효면적을 넓게 하여 캐패시터 용량을 증대시킨 것을 특징으로 하는 적층캐패시터.
2. 고집적 반도체 소자용 적층캐패시터 제조방법에 있어서, 공지의 기술로 게이트전극, 게이트전극선, 소오스, 드레인, 필드산화막, 스페이서, 게이트전극 및 게이트전극선 상부에 절연층을 형성하고, 게이트전극 및 게이트전극선간의 드레인에 전하보존전극용 콘택홀을 형성하는 단계와, 전체적으로 전하보존전극용 제1폴리실리콘을 침착하여 드레인에 접속하고 마스크패턴 공정으로 상기 제1폴리실리콘의 측면을 제거하여 제1폴리실리콘 패턴을 형성하는 단계와, 상기 제1폴리실리콘 패턴 상부 및 노출된 다른영역 상부에 산화막을 일정두께 침착시킨다음 상부에 감광물질을 도포한후 제1폴리실리콘 패턴의 내측이 노출되도록 감광물질의 일정부분을 제거하는 단계와, 감광물질이 제거된 산화막을 비등방성식각으로 식각한 다음 남아있는 감광물질을 완전히 제거하고 노출된 제1폴리실리콘 패턴 및 LTO 산화막 상부에 제2폴리실리콘을 일정두께 침착한다음 강광물질을 도포하여 내측의 일부만 남기고 제거하여 제2폴리실리콘 마스크패턴을 형성한다음 비등방성식각으로 노출된 제2폴리실리콘의 패턴을 형성하여 제1,제2폴리실리콘 패턴이 접속된 전하보존전극을 형성하는 단계와, 상기 제2폴리실리콘 패턴의 상부에 감광물질을 모두 제거한다음 제2폴리실리콘 패턴 표면에 캐패시터 유전체막을 형성하고 그상부에 플레이트 전극용 폴리실리콘을 침착한다음 마스크 패턴공정으로 플레이트 전극을 형성하는 단계로 이루어져, 그로인하여 전하보존전극인 제2폴리실리콘의 표면에 캐패시터의 용량을 증대시킨 적층캐패시터 제조방법.
3. 제2항에 있어서 제2폴리실리콘 패턴을 형성하는 제1,제2폴리실리콘 패턴이 접속된 전하보존전극을 형성하는 단계에서 제2폴리실리콘 패턴을 형성한후 등방성식각으로 제2폴리실리콘 패턴하부의 LTO 산화막을 소정부분 식각하여 제2폴리실리콘 패턴상단면의 하부일정부분이 노출되도록 형성하는 것을 특징으로하는 적층캐패시터 제조방법.
4. 제2항에 있어서 전하보존전극용 제1폴리실리콘, 제2폴리실리콘 및 플레이트 전극용 폴리실리콘은 도프된 폴리실리콘을 침착시키는 것을 특징으로 하는 적층캐패시터 제조방법.
5. 제4항에 있어서 전하보존전극용 제1폴리실리콘, 제2폴리실리콘 및 플레이트 전극용 폴리실리콘은 도프되지 않은 폴리실리콘을 침착시켜 불순물을 이온주입 방법등에 의해 도프시키는 것을 포함하는 것을 특징으로 하는 적층캐패시터 제조방법.

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