JP3195785B2 - 半導体記憶装置およびその製造方法 - Google Patents

Description

【発明の詳細な説明】 〔発明の目的〕 （産業上の利用分野） 本発明は、半導体記憶装置およびその製造方法に係
り、特にMOSFETやDRAM等におけるコンタクト構造および
ストレージノード電極構造に関する。

（従来の技術） 近年、半導体技術の進歩、特に微細加工技術の進歩に
より、いわゆるMOS型DRAMの高集積化、大容量化が急速
に進められている。

この高集積化に伴い、情報（電荷）を蓄積するキャパ
シタの面積は減少し、この結果メモリ内容が誤って読み
出されたり、あるいはα線等によりメモリ内容が破壊さ
れるソフトエラーなどが問題になっている。

このような問題を解決し、高集積化、大容量化をはか
るための方法の１つとして、多結晶シリコン等で形成さ
れたストレージノードをシリコン基板上に形成し、キャ
パシタの占有面積を拡大し、キャパシタ容量を増やし、
蓄積電荷量を増大させるためにいろいろな方法が提案さ
れている。

その１つに、MOSキャパシタをメモリセル領域上に積
層し、該キャパシタの１電極と、半導体基板上に形成さ
れたスィッチングトランジスタの１電極とを導通させる
ようにすることにより、実質的にMOSキャパシタの静電
容量を増大させるようにした積層型メモリセルと呼ばれ
るメモリセル構造が提案されている。

この積層型メモリセルは、第25図に示すように、ｐ型
のシリコン基板101内に形成された素子分離絶縁膜102に
よって素子分離された１メモリセル領域内に、ｎ−形拡
散層からなるソース・ドレイン領域104a,104bと、ソー
ス・ドレイン領域104a,104b間にゲート絶縁膜105を介し
てゲート電極106とを形成しスィッチングトランジスタ
としてのMOSFETを構成すると共に、この上層にMOSFETの
ソース領域104aにコンタクトするようにMOSFETのゲート
電極106および隣接メモリセルのMOSFETのゲート電極
（ワード線）上に絶縁膜107を介して形成された第１の
キャパシタ電極（ストレージノード電極）110と、第２
のキャパシタ電極112によって絶縁膜111を挾みキャパシ
タを形成してなるものである。107′,107″は層間絶縁
膜、、108はストレージノードコンタクト、113はビット
線コンタクト、114はビット線である。

このような構成では、ストレージノード電極を素子分
離領域の上まで拡大することができ、また、ストレージ
電極の段差を利用できることから、キャパシタ容量をプ
レーナ構造の数倍乃至数十倍に高めることができる。

またさらに、ストレージノード部の拡散層は、、スト
レージノード電極の下の領域だけとなり、α線により発
生した電荷を収集する拡散層の面積が極めて小さく、ソ
フトエラーに強いセル構造となっている。

しかしながら、このような積層型メモリセル構造のDR
AMにおいては、以下に述べる２つの欠点がある。

第１に、MOSトランジスタの微小化の困難さである。

従来の一般的なDRAMではMOSキャパシタを形成した後
に、ゲート電極を形成し、ソース・ドレイン拡散層を形
成することができるのに対し、この積層型のセル構造で
は、MOSトランジスタは最も下層に形成されているた
め、MOSトランジスタの形成後に、キャパシタを形成す
ることになる。このため、MOSトランジスタの形成後、
ストレージノード電極の形成、キャパシタ絶縁膜の形
成、プレート電極の形成、ビット線の形成そして、層間
絶縁膜の形成における各熱工程（例えば900℃、430分）
を行うことになる。このため、MOSトランジスタのソー
ス・ドレイン拡散層中の不純物は、この熱工程を経る間
に拡散長が伸び、拡散層の幅は大きな値になってしま
う。拡散層の幅が大きくなると、MOSトランジスタの短
チャネル効果が強く利いてきて、ゲート長を縮小化する
のが極めて困難となる。

このことが、MOSトランジスタの縮小化を阻む問題と
なり、セルの占有面積の縮小化を妨げている。

第２は、コンタクトの形成が困難であることである。

すなわち、積層型キャパシタセルは、トレンチ型のセ
ルとは異なり、ワード線、ビット線、ストレージノード
電極、プレート電極、アルミニウム配線と、全てシリコ
ン基板上に積み重ねて形成するタイプのセル構造である
ため、ビット線、ストレージノード電極、プレート電
極、アルミニウム配線とMOSトランジスタのソース・ド
レイン領域へのコンタクトの深さが非常に深くなってし
まう。

このように深いコンタクトを開口するに際し、層間絶
縁膜とシリコン基板とのエッチング選択比を十分にとる
ことができないため、シリコン基板表面を深くえぐって
しまうことになる。

このため、基板中に大きなダメージや欠陥が入った
り、アルミニウム配線などではいわゆる突き抜けの問題
により良好なコンタクト形成をすることができないとい
う問題もあった。

また、このような深いコンタクト内に、スパッタリン
グ法などを用いてアルミニウム膜やシリサイド膜等の配
線を行おうとすると、コンタクト側壁部に十分に膜形成
がなされず、配線が切れてしまい、良好な配線が出来な
い。

さらにまた、多結晶シリコンを配線材料として用いる
場合には、低抵抗化のためにドーピングが必要となって
くるが、深いコンタクトまでも十分に高濃度のドーピン
グを行うことは困難であり、接触抵抗が増大してしまう
という問題があった。

特に、微細化が進むにつれて、ストレージノード電極
の占有面積が縮小されてくることから、充分なキャパシ
タ容量を得るために、ストレージノード電極の膜厚を厚
くしたり、段差をつけて表面積の増大をはかったりする
など、ストレージノード電極の形状を３次元的にするこ
とが必須となる。

このことからも、この深いコンタクトの形成の問題は
高集積化が進むにつれてさらに深刻な問題となってきて
いる。

（発明が解決しようとする課題） このように従来の積層型のメモリセル構造のDRAMで
は、MOSトランジスタの短チャネル効果により、MOSトラ
ンジスタの縮小化が困難であること、また、深いコンタ
クトの形成とこのコンタクトへの配線の形成が困難であ
るという問題があった。

本発明は、前記実情に鑑みてなされたもので、メモリ
セル占有面積のさらなる縮小化が可能で、信頼性の高い
メモリセル構造を提供することを目的とする。

［発明の構成］ （課題を解決するための手段） そこで本発明のDRAMでは、積層型のメモリセル構造に
おいて、MOSトランジスタのソース・ドレイン領域に、
シリコンの選択的エピタキシャル成長技術によって自己
整合的に前記MOSFETゲート電極よりも上まで延在するよ
うにシリコン層が形成されており、ストレージノードコ
ンタクトおよびビット線コンタクトを、このシリコン層
上に形成するようにしている。

また、本発明の第２ではさらに、コンタクトにシリコ
ンを選択成長して形成したコンタクト部に、シリコンま
たは金属あるいはシリサイドを選択成長させるかあるい
はエッチバックにより埋め込みを行い、所望の配線を形
成するようにしている。

さらに、本発明の第３では、MOSトランジスタのソー
ス・ドレイン領域に、シリコンの選択的エピタキシャル
成長技術によって、ゲート電極よりも高い位置までシリ
コン層を成長せしめ、これをストレージノード電極とす
るようにしている。

また、本発明の方法では、半導体基板上にゲート電極
を形成し、このゲート電極の周りを絶縁膜で被覆した
後、ソース・ドレイン領域に自己整合的に前記MOSFETゲ
ート電極よりも上まで延在するように、絶縁膜から露呈
する基板表面に選択的にシリコン成長層を形成し、さら
にこのゲート電極をマスクとしシリコン成長層を介して
半導体基板内に、不純物拡散を行い、ソース・ドレイン
領域を形成し、このシリコン成長層にストレージノード
コンタクトおよびビット線コンタクトを開口し、キャパ
シタおよびビット線を形成するようにしている。

（作用） 上記構造によれば、ソース・ドレイン領域の延びによ
る短チャネル効果の影響を抑制することができる。

すなわち、従来のLDD型MOSトランジスタでは、第26図
（ａ）に示すように、配線層の形成工程などにおいて拡
散層の延びが生じ、ｎ＋拡散層がｎ−拡散層より深く形
成されたり、微細化のため、ゲート電極の側壁の絶縁膜
を薄膜化していくことによりｎ＋拡散層がよりゲート側
に形成されることにより、空乏層がチャネルに深く侵入
してしまい、短チャネル効果が顕著になってしまうとい
う問題があったのに対し、本発明の構造によれば、棚上
げをしたシリコン成長層の膜厚分だけ、基板シリコン中
へのｎ＋拡散層の延びを抑制することができる。

従って、第26図（ｂ）に示すように、ｎ＋拡散層をｎ
−拡散層より浅く形成することができ、チャネル中への
空乏層の延びをおさえることができ、これにより空乏層
の広がりに伴う短チャネル効果は抑制される。

このため、第26図（ｃ）に従来のMOSFETと本発明のMO
SFETとのゲート長の比較を示すように、従来のMOSFETに
比べてゲート長が大幅に小さいトランジスタの実現が可
能となり、トランジスタの微細化が可能となる。

また、第１の構成によれば、すべてのコンタクトをシ
リコン成長層上に形成する場合、コンタクト開口時のエ
ッチングのストッパとなるため、シリコン基板表面がえ
ぐられるようなこともない。

さらに、第２の構成によれば、深いコンタクト部をシ
リコン成長層で埋めることにより、配線がコンタクト側
壁で切れたり、非常に薄くなったりして、コンタクト不
良を生じたりすることもない。

さらにまた、第３の構成によれば、ストレージノード
電極をゲート電極よりも上まで成長せしめたシリコン成
長層で構成しているため、ストレージノード電極のパタ
ーニングが不要となり、工数の低減をはかることが可能
となる。

また、本発明の方法によれば、シリコン成長層を介し
て不純物拡散が行われるため、容易に浅い拡散層を形成
することができ、コンタクトの形成もコンタクト内への
導体層の形成に際しても、容易に信頼性よくおこなうこ
とが可能である。

（実施例） 以下、本発明の実施例について図面を参照しつつ詳細
に説明する。

第１図（ａ）乃至第１図（ｃ）は、本発明の第１の実
施例の積層メモリセル構造のDRAMのビット線方向に隣接
する２ビット分を示す平面図、そのＡ−Ａ′断面図およ
びＢ−Ｂ′断面図である。以下の各図においては、第９
図および第26図を除く全図にわたって（ｂ）および
（ｃ）は（ａ）のＡ−Ａ′断面図およびＢ−Ｂ′断面図
を示すものとする。

このDRAMは、ｐ型シリコン基板１の素子分離絶縁膜２
で分離されたメモリセル領域内に、MOSFETとキャパシタ
が形成されており、ｎ＋拡散層からなるMOSFETのソース
・ドレイン領域10はシリコン成長層９によって棚上げさ
れており、ｎ＋拡散層10が棚上げされたシリコン成長層
９表面から形成されていることを特徴としている。

そして、ストレージノードコンタクト12とビット線コ
ンタクト17は、このシリコン成長層９の上に開口されて
いる。

他部については、通常の積層型メモリセル構造のDRAM
と同様である。

すなわち、ｐ型のシリコン基板１内に形成された素子
分離絶縁膜２により分離された活性化領域内に、ｎ−形
拡散層からなるソース・ドレイン領域10と、ソース・ド
レイン領域間にゲート絶縁膜４を介してゲート電極５を
形成し、MOSFETを構成すると共に、このゲート電極５の
上層および側壁はそれぞれ酸化シリコン膜からなるゲー
ト上絶縁膜６およびゲート側壁絶縁膜７で被覆されてい
る。そして、この上層に形成された層間絶縁膜11にスト
レージノードコンタクト12が開口され、シリコン成長層
９にコンタクトするようにストレージノード電極13が形
成され、さらにこの上層にキャパシタ絶縁膜14、および
プレート電極15が順次積層されている。さらに、このプ
レート電極の上層に形成された層間絶縁膜16を介してビ
ット線コンタクト17が形成され、シリコン成長層９にコ
ンタクトするようにビット線18が形成されている。19は
層間絶縁膜である。

なお素子分離絶縁膜２の底部にはパンチスルーストッ
パ用のｐ−形拡散層３が形成されている。

次に、このDRAMの製造方法について図面を参照しつつ
説明する。

まず、第２図に示すように、比抵抗５Ωcmのｐ型のシ
リコン基板１内に、通常のLOCOS法により素子分離絶縁
膜２およびパンチスルーストッパ用のｐ−形拡散層３を
形成する。

次に第３図に示すように、900℃10分の熱酸化を行う
ことにより膜厚10nmの酸化シリコン層からなるゲート絶
縁膜４を形成した後、ゲート電極５として700℃のSiH₂C
l₂雰囲気中でCVD法により膜厚300nmの多結晶シリコン層
を堆積した後、900℃５分のリン拡散を行い、さらにゲ
ート上絶縁膜６としてCVD法により50〜300nmの酸化シリ
コン膜を堆積し、フォトリソグラフィ技術および反応性
イオンエッチングによりゲート上絶縁膜６およびゲート
電極５とをパターニングする。

このとき、反応性イオンエッチングとしては、まずゲ
ート上絶縁膜、続いてゲート電極というように２段階に
分けて行うのが望ましい。そして、このゲート電極５を
マスクとしてリンまたはヒ素のイオン注入を40keV、１
×10¹⁴/cm²の条件で行い、ｎ−拡散層８を形成する。

この後、CVD法により50〜150nm程度の酸化シリコン膜
を堆積した後、反応性イオンエッチングにより、このゲ
ート電極およびゲート上絶縁膜の側壁にのみ残留せし
め、ゲート側壁絶縁膜７とする。また、必要に応じて、
ゲート絶縁膜の形成に先立ち、トランジスタの閾値制御
のためのチャネルイオン注入を行うようにしても良い。
さらにまた、イオン注入の前あるいは後に酸化工程を行
い、ゲート絶縁膜の信頼性の向上をはかるようにしても
よい。また、ｎ−拡散層を形成するためのイオン注入
は、ゲート側壁絶縁膜の形成後に行っても良いし、また
省略してもよい。さらに、ゲート電極５としては、多結
晶シリコンの他ポリサイド膜やシリサイド膜などであっ
てもよい。

そして、第４図に示すように、選択的エピタキシャル
成長法により、シリコン成長層９を形成した後、ゲート
電極５をマスクとして例えばリンまたはヒ素のイオン注
入（50keV、１×10¹⁵/cm₂）を行い、ソース・ドレイン
領域としてのｎ＋拡散層10を形成する。そして、基板表
面全体に膜厚300nm程度の酸化シリコン膜からなる層間
絶縁膜11を形成する。ここで、ｎ＋拡散層の延びは例え
ばヒ素の場合200nm程度となるため、予め、シリコン成
長層の膜厚を150nmにしておけばシリコン基板中へのｎ
＋拡散層10の延びは50nm程度と非常に低くすることがで
きる。

また、この例では、ゲート側壁絶縁膜の形成のための
反応性イオンエッチングにより、ソース・ドレイン領域
の基板面が自然に露出した状態を仮定しているが、ソー
ス・ドレイン領域の基板面を露出するための新たな軽い
エッチング工程を実施するようにしても良い。このと
き、ゲート電極５はゲート上絶縁膜６とゲート側壁絶縁
膜７とで覆われているため、ゲート電極５が露呈して選
択成長の際に選択性が低下するというようなおそれはな
い。

また、シリコン成長層９の不純物ドーピングは、この
上層に形成されるｎ＋拡散層10の形成と同時に行うよう
にしたが、ｎ型シリコン成長としてもよい。このとき、
上層に形成されるｎ＋拡散層10の形成に際し、拡散層が
必ずしも基板まで延びていなくてもオフセット領域が形
成されることはないことから、必ず基板面まで延ばさね
ばならないという必要がなくなるため、ｎ＋拡散層10の
深さをより浅くすることが可能となる。

ここで、シリコン成長層の膜厚については、適宜選択
可能であるが、後ドーピングの方法をとる場合には、余
り厚くしてｎ＋拡散層10が基板中のｎ−拡散層とつなが
らずにオフセット領域を形成してしまったりしないよう
に注意する必要がある。また、シリコン成長層を厚くす
る場合には、ドーピングしながら成長させるか、複数の
拡散長の異なるイオンを用いたり、また加速電圧の異な
るイオン注入工程を複数回繰り返すようにするなどの工
夫が必要である。また、シリコンの選択成長は複数回に
わけて行うようにしてもよい。例えば、まず、200nm程
度の薄いシリコン成長を行なって、拡散長の短いAsをイ
オン注入することにより、基板中に対して非常に浅い拡
散層を形成した後、500nm程度の厚いシリコン成長を行
なって、拡散長の長いＰをイオン注入することにより前
に形成した拡散層までＰを伸ばすようにするとよい。

このようにしてMOSFETを形成した後、第５図に示すよ
うに、フォトリソグラフィ技術および反応性イオンエッ
チングにより、ストレージノードコンタクト12を開口す
る。ここで、ストレージノードコンタクト12はシリコン
成長層９上にゲート電極との余裕をもって形成すること
が望ましいが、素子の微細化のため、余裕がとれなくと
も、ゲート電極の上層および側壁には予め絶縁膜6,7が
形成されているため、ゲート電極とストレージノードと
のショートを防ぐことが可能である。

また、このとき、ストレージノードコンタクト開口の
ためのエッチングに際し、層間絶縁膜11とゲート上絶縁
膜６およびゲート側壁絶縁膜７との選択比が十分である
ような物であることが望ましいが、本発明実施例のよう
にソース・ドレイン領域をシリコン成長層で棚上げした
場合、エッチング深さが浅くて済むため、ゲート上絶縁
膜６およびゲート側壁絶縁膜７へのオーバーエッチング
の到達を最少限に押さえることができ、コンタクト形成
に際しての信頼性が大幅に向上する。

この後、第６図に示すように、700℃のSiH₂Cl₂雰囲気
を用いたCVD法により、基板表面全体に膜厚50〜400nmの
多結晶シリコン膜を堆積した後、900℃50分のリン拡散
によりドーピングを行った後、フォトリソグラフィ技術
および反応性イオンエッチングによりストレージノード
電極13を形成する。ここで多結晶シリコンへのドーピン
グはヒ素やリンのイオン注入、アニール等によっておこ
なうようにしてもよい。このときのアニール条件は例え
ば900℃とする。

このドーピングを、特にリン拡散やリンのイオン注入
によって行う場合リンの拡散距離は大きいことから、通
常の積層型メモリセルではこの拡散長の延びにより、MO
SFETのショートチャネル効果による特性劣化が起こる危
険があるのに対し、本発明のメモリセルではシリコン成
長層９の存在によりMOSFETのチャネル領域と、ストレー
ジノードコンタクトとの実効距離は十分あるため、この
ような問題はない。

次に、第７図に示すように、CVD法により、基板表面
全体に膜厚10nmの窒化シリコン膜を堆積し、950℃の水
蒸気雰囲気中で30分程度酸化することにより酸化シリコ
ン膜と窒化シリコン膜との２層構造のキャパシタ絶縁膜
14を形成し、さらに全面に多結晶シリコン膜15を堆積し
ドーピングした後、フォトリソ法および反応性イオンエ
ッチング法により、パターニングし、プレート電極15を
形成する。

ここで、キャパシタ絶縁膜14は、窒化シリコン膜と酸
化シリコン膜との２層構造としたが、酸化シリコン膜単
層、窒化シリコン膜と５酸化タンタルの積層構造など、
他の構造を用いても良い。窒化シリコン膜と５酸化タン
タルの積層構造とする場合は、750℃のSiH₂Cl₂＋NH₄雰
囲気を用いたCVD法により窒化シリコン膜を堆積したの
ち、CVD法あるいはスパッタ法により５酸化タンタルを
堆積し、600℃でアニールするようにすればよい。

また、必要であれば、このプレート電極15をマスクと
してキャパシタ部以外のキャパシタ絶縁膜14をエッチン
グ除去するようにしても良い。

さらに、ストレージノード電極の構造としては、さら
なるキャパシタ面積の低減に伴い、段差を形成するなど
種々の形状加工を付加するようにしても良い。

次に、第８図に示すように、全面に、酸化シリコン膜
およびBPSG膜を600nm堆積し、900℃80分のBPSGメルト工
程を行い、ビット線コンタクト17をフォトリソグラフィ
技術および反応性イオンエッチング技術により開口す
る。

そして最後に、多結晶シリコン層またはポリサイドあ
るいはアルミニウム層を全面に堆積し、さらにフォトリ
ソ法および反応性イオンエッチング法あるいは等方性エ
ッチング法（CDE法など）により、パターニングし、ビ
ット線14を形成した後、層間絶縁膜19としての酸化シリ
コン膜を形成し、第１図（ａ）乃至第１図（ｃ）に示し
たようなセル部の基本構造が完成する。

ビット線コンタクト17あるいは第１図のメモリセル構
造完成後の上層配線のためのコンタクトは、第５図に示
したストレージノードコンタクトに比べて、コンタクト
深さがますます深いものとなり、ゲート電極との合わせ
余裕については、ストレージノードコンタクト以上に厳
しいものとなるが、第５図に示したストレージノードコ
ンタクトの形成工程で述べたように、シリコン成長層の
棚上げにより、エッチング時間が短縮されるため、ゲー
ト電極との合わせ余裕がなくてもゲート電極までエッチ
ングが到達することはない。

また、アルミニウム配線を用いる場合のように下地の
シリコンがｎ＋層である必要がある深いコンタクトの場
合でも、シリコン成長層９の膜厚とｎ＋拡散層10の延び
を制御することにより、オーバエッチングにより、下地
のｎ＋シリコン層10をえぐってしまうことになるいわゆ
る“つきぬけ”の問題をおこす心配はない。

さらに、実際には、シリコン成長層の膜厚分だけコン
タクトの深さは従来の構造よりも浅くなっているため、
配線材料としてスパッタ膜や常圧CVD膜等の段差被覆性
の悪い膜を用いても、コンタクト側壁部等で配線の段切
れが起こる心配はない。

このようにして、素子の微細化に際しても極めて良好
なコンタクトの形成が可能となる。

なお、この例では、素子分離法として、トレンチ分離
法等と比べて微細化には不向きであるといわれるLOCOS
法を用いているが、第９図（ａ）に示すように、実際は
シリコン成長層９の棚上げ効果により、ｎ＋シリコン層
が非常に浅く形成されるため、第９図（ｂ）に従来例を
示すようにｎ＋拡散層同志のパンチスルーにより律速し
ていた分離能力を第９図（ｃ）に示すように大幅に向上
することが可能となる。

また、さらに、ｎ＋拡散層10をパンチスルーストッパ
用ｐ−拡散層３から遠ざけたことにより、ジャンクショ
ンブレークダウン耐圧も向上する。

実施例２ さらに、本発明の第２の実施例として、第10図（ａ）
乃至第10図（ｃ）に示すようにシリコン成長層９の膜厚
をさらに厚くし、ゲート上絶縁膜６の上にのりあげるよ
うな形状にしてもよい。

これにより、コンタクト形成時のエッチング深さはま
すます浅くて済み、さらには、シリコン成長層がゲート
電極上を保護したような構造となっているため、コンタ
クト形成に際し、ゲート電極までエッチングが到達して
しまうようなことはなく、さらなる信頼性の向上をはか
ることが可能となる。

本実施例では、ストレージ・ノード・コンタクト側、
ビット線コンタクト側ともに膜厚を厚くしているが、ゲ
ートの保護から考えると、ビット線側が必須であるた
め、例えば、シリコン成長を２段階に分け、まず１回目
はビット線コンタクト側だけゲートに乗り上げるまで成
長させてもよい。こうするとストレージ・ノード、コン
タクトの深さが必要以上に浅くならないため、キャパシ
タ要領の低下を防ぐことができる。またこのようにシリ
コン成長膜を厚くしていくと、通常のDRAMセルでは、特
にＢ−Ｂ′方向においてシリコン成長層どうしがショー
トしてしまうことが考えられ、このことは律速してシリ
コン成長層をゲートに乗り上げるように形成することが
考えられるが、この場合、例えばＡ−Ａ′方向のストラ
イプ上のパターンで容易に成長層どうしのショートをエ
ッチングにより防ぐことができる。

実施例３ さらに第10に示したこの第２の実施例の変形例とし
て、少なくとも成長層９の一部がゲート電極５の上まで
くるようにシリコン成長層９を成長させ、ストレージ・
ノード・コンタクト部12のその成長層９表面をそのまま
ストレージ・ノード電極として用いることによってスト
レージ・ノード電極のパターニングを省略することがで
きる。

すなわち、本発明の第３の実施例では、第11図（ａ）
乃至（ｃ）に示すように、このゲート電極５の上までの
りあげるように形成したシリコン成長層９をストレージ
ノード電極としてそのままキャパシタを形成するように
している。

実施例４ また、本発明の第４の実施例として、前記第３の実施
例と同様に、ゲート電極５の上までのりあげるように形
成したシリコン成長層９の裏面をもストレージノード電
極として用いる構造について説明する。

すなわち、この構造では、第12図（ａ）乃至第12図
（ｃ）に示すように、ゲート電極５の上までのりあげる
ようにシリコン成長層９を形成した後、この下層のゲー
ト上絶縁膜６を等方性エッチングによりわずかにえぐり
とり、このシリコン成長層９の裏面を露呈せしめ、この
後ストレージノード電極としてのシリコン成長層９を覆
うようにキャパシタ絶縁膜14を形成している。

かかる構造によれば、上述した効果に加え、さらにキ
ャパシタ容量の増大をはかることが可能となる。

実施例５ また、本発明の第５の実施例として、成長層９の表面
積が小さく、キャパシタ容量として不充分である場合
に、キャパシタ容量を増大させるためのメモリセル構造
について説明する。

この例では、第13図（ａ）乃至第13図（ｃ）に示すよ
うに選択成長法によって形成したシリコン成長層９上を
いったん絶縁膜21でおおったのち、上記成長層の一部を
露出させ、再び成長を行なうことによって、成長層を積
層構造にしたり、横方向に拡げたりすることを特徴とす
るものである。

このDRAMの製造方法について、第14図乃至第17図を参
照しつつ説明する。ここでも、各図において（ｂ）およ
び（ｃ）は（ａ）のＡ−Ａ′断面図およびＢ−Ｂ′断面
図である。

上記実施例と同様にして第14図に示すようにゲート電
極５の上までのりあげゲート電極５の一部を覆うように
シリコン成長層を形成する。このとき、必要であればス
トレージ・ノード・コンタクト部とビット線コンタクト
部とを分けて、別々に成長させてもよい。

こののち、第15図に示すように、全面に、膜厚25nm程
度の窒化シリコン膜21を堆積し、さらに、CVD法により
膜厚５ナトリウム程度の酸化シリコン膜22を堆積する。
このとき、窒化シリコン膜21の堆積に先立ち、シリコン
成長層表面をかるく酸化してもよい。そして、ストレー
ジ・ノード側のシリコン成長層上にコンタクト12を形成
し、再び、シリコン選択成長を行いシリコン成長層９′
を形成する。ここで、コンタクトの形成方法には、異方
性エッチングを用いてもよいし、また、まず酸化シリコ
ン膜22を、窒化シリコン膜をエッチングストッパとし
て、等方性エッチングにより開口し、この後下層の薄い
シリコン窒化膜21を上記酸化シリコン膜22をマスクとし
て等方性、あるいは異方性エッチングで除去するように
してもよい。後者の方法をもちいることにより、ゲート
へのショートの発生を防止することができる。

この後、第16図に示すように、例えばNH₄F液により、
酸化シリコン膜22をエッチング除去する。こうして、シ
リコン成長層９′の裏面が露呈せしめられ、キャパシタ
領域とすることができることになる。

さらに、容量を大きくするためには、酸化シリコン膜
を介して、シリコン成長層を形成してからエッチングを
行なうという工程を繰り返し、多層の裏面が露呈せしめ
られたシリコン成長層を形成するようにすればよい。

この後は、従来のDRAMと同様にして、キャパシタ絶縁
膜14の形成工程以降の工程を実施して、シリコン成長層
9,9′をストレージ・ノード電極として用いた、スタッ
クト・キャパシタ・セルが形成できる。

この実施例では、シリコン成長層９がゲート電極５を
カバーしているため、後の工程で成形するビット線コン
タクト17の開口時に、ゲート電極５とのショートを起こ
す心配はないため、ゲート電極５に対して、ゲート電極
を、セルフ・アライン的に形成することができる。

ただし、この場合、プレート電極15とビット線18との
ショートの防止が困難となる。

実施例６ このプレート電極15とビット線18とのショートの発生
の問題を解決するためのメモリセル構造について説明す
る。

たとえば、前記実施例５と同様にして、積層構造のス
トレージ・ノード電極14を形成する。ただし、この例で
は、第18図に示すように、下層の成長層９へのコンタク
トパターンの一例として、通過ワード線方向に形成する
ことによって、成長層の面積を横方向に広げても、ビッ
ト線との余裕は充分とれるようにしている。

このとき、たとえばＢ−Ｂ′方向の隣りどうしのセル
の成長層がショートしてしまっても、ストライプ状のエ
ッチングパターンで、これをパターニングすればよい。

この後、キャパシタ絶縁膜14を形成し、プレート電極
となる多結晶シリコンを全面に堆積し、ドーピングした
後、さらに、たとえばCVD法等により酸化シリコン膜な
どの絶縁膜23を形成する（第19図）。

この後、多結晶シリコン膜を堆積しプレート電極15の
パターニングを行うが、プレート電極のパターンは、セ
ル部においては、エッチングしないようなパターンにす
る（第19図と同様）。次に、セル部においてはプレート
電極となる結晶シリコン15を全面に残したまま、ビット
線コンタクト17を形成する。

たとえばまず、ビット線コンタクト17のパターンで、
多結晶シリコン15をストッパーとして上層の絶縁膜23を
異方性エッチングによりエッチングし、さらに下層のシ
リコン窒化膜21をストッパとして、異方性エッチングや
等方性エッチングを用いて多結晶シリコン膜15を、エッ
チングする（第20図）。

続いて、例えば、水蒸気雰囲気での酸化を行ない、露
出したプレート電極表面に、酸化シリコン膜24を形成す
る。このとき、ビット線コンタクト部のシリコン成長層
上は耐酸化性の窒化シリコン膜21で覆われており、酸化
シリコン膜が形成されないため、この後、例えば異方性
エッチングにより、ビット線コンタクト部を露出して
も、プレート電極上および側面は、絶縁膜23と酸化シリ
コン膜24とによって、保護することができる。

このようにして、プレート電極15とセルフ・アライン
的にビット線コンタクト部を形成できることになる（第
21図）。

この後、プレート電極とビット線との絶縁をより確実
にするため、異方性エッチングを用いた側壁残し工程に
より絶縁膜25をプレート電極15側面に、残留せしめ、さ
らに、ビット線18形成工程以降の工程を実施し、第17図
に示したようにDRAMが完成する。

実施例７ さらに、ストレージ・ノード電極の形成方法の他の例
について説明する。

この例では、第22図に示すように、ストレージ・ノー
ド・コンタクト17の側壁に、ストレージノードコンタク
トから突出するように窒化シリコン膜26を形成し、これ
をとりまくようにストレージ・ノード電極を形成するこ
とにより、面積を増大させている。

この場合、コンタクトを、いかに大きくあけるかが重
要となるが、このようにシリコン成長層をゲート電極５
を覆うように形成しておくことによって、ゲートに対し
て、セルフ・アライン的に、大きなサイズのストレージ
・ノード・コンタクトを形成できるため、本方法のスト
レージ・ノード構造の容量増大効果がさらに大きなもの
となる。

また、さらに、このストレージノード電極の構造のよ
うにビット線コンタクトのアスペクト比が非常に大きく
なるようなものであっても、ゲートとのショートはシリ
コン成長層により保証しているし、段差が緩和されてい
るため、コンタクト開孔プロセスが非常に容易となる。

実施例８ さらに、本発明の第８の実施例として、第23図（ａ）
乃至第23図（ｃ）に示すように、MOSトランジスタのソ
ース・ドレイン領域にシリコン成長層９が形成されてい
るのは前記第１の実施例と同様であるが、ビット線コン
タクト17をさらに第２のシリコン成長層20で埋め込み、
この第２のシリコン成長層20にコンタクトするようにビ
ット線18を形成したことを特徴としている。

製造に際しては、ビット線コンタクト17の形成すなわ
ち第８図に示した工程までは前記第１の実施例とまった
く同様に形成し、この後、第24図に示すように、シリコ
ン選択成長技術により、ビット線コンタクト17の開口に
より露出したシリコン成長層９に対してのみ、第２のシ
リコン成長層20を形成し、ヒ素やリンをイオン注入して
ドーピングを行う。ここで、ヒ素やリンの雰囲気中で成
長を行うことにより、成長時に同時にドーピングを行う
ようにしても良いし、イオン注入と併用するようにして
も良い。

かかる構造によれば、ビット線コンタクトが題２のシ
リコン成長層で埋め込まれているため、ビット材料とし
てスパッタ膜等の段差被覆性の悪い膜を用いても、コン
タクト部の段差がないため、段切れが生じることはな
く、極めて信頼性の高いコンタクト構造となっている。

なお、この例では、第２のシリコン成長層によってビ
ット線コンタクト17が完全に埋め込まれた構造を想定し
ているが、必ずしも完全に埋め込んでしまわなくともよ
い。

後は、前記第１の実施例と同様にしてビット線18およ
び層間絶縁膜19を形成し、第23図に示したようなメモリ
セル構造が完成する。

ところで、この構造において、ビット線コンタクト17
を第２のシリコン成長層20で埋め込む場合に、シリコン
成長層９が下地に存在していることは極めて重要であ
る。

すなわち、第２のシリコン成長層20をドーピングする
場合、コンタクト抵抗を下げるため、シリコン成長層を
高濃度にドーピングする必要があるが、もし、下地がシ
リコン基板であったような場合、トランジスタ等への影
響がないように、この拡散層の延びをシリコン基板中に
深く延ばすことはできないという強い制約がある。つま
り、第２のシリコン成長層は高濃度にドーピングする必
要がある反面、シリコン基板中への拡散は最少限に抑え
なければならないため、この制御が極めて困難となる。

これに対し、このようにシリコン成長層９が下地に存
在しているため、少なくともこのシリコン成長層９の分
だけ拡散層を延ばすことができることになり、シリコン
成長層中へのドーピング制御が極めて容易となる。

このようにこの第８の実施例の構造では下地のシリコ
ン成長層９の存在が極めて重要である。

なお、前記第８の実施例では、コンタクトの埋め込み
にシリコン成長層を用いるようにしているが、これに限
定されることなく他の方法を用いてコンタクトの埋め込
みを行なうようにしても良い。

例えば、全面に多結晶シリコン層を堆積し、これをエ
ッチバックすることにより、コンタクト内に埋め込むよ
うにしても良い。このとき、多結晶シリコンの膜厚が薄
く、コンタクトが埋まらず、コンタクト側壁にのみ多結
晶シリコン膜が形成されてしまうようなことになって
も、下地のシリコン成長層９が存在するため、このとき
のオーバエッチングによりシリコン基板までエッチング
を受けるようなことはない。

また、タングステンシリサイドなどシリコン以外の物
質を埋め込み材料として用いても良い。通常、このよう
なシリサイド膜等の金属を埋め込むと、下地シリコンと
のシリサイデーションが起こり、下地シリコンがエッチ
ングされてしまうが、本発明の方法では、下地にシリコ
ン成長層９が存在しているため、多少エッチングされて
もシリコン基板表面がえぐられるようなことはない。

さらにまた、前記実施例では、ビット線コンタクト17
の場合について説明したが、例えばストレージノード電
極をビット線の上層に形成するような場合には、ビット
線コンタクトにこの構造を適用する等、他のコンタクト
の場合にも適用可能であることはいうまでもない。

なお、以上に示した実施例において、MOSトランジス
タとしてはｎチャネルトランジスタの例を示したが、ｐ
チャネルトランジスタとしてもよく、またセル部以外を
含めて考えた場合、CMOSトランジスタを構成している場
合でも、通常のCMOSトランジスタ形成工程にシリコンの
選択的成長工程を付加するのみで良く、製造は極めて容
易である。

さらに、シリコン成長層としては、単結晶シリコン成
長層でも、多結晶シリコン成長層でも、アモルファスシ
リコン成長層でも良い。

加えて、本発明は積層キャパシタ構造のDRAMのコンタ
クト構造に関するものであり、その他の構造および形成
方法については、本発明の趣旨を逸脱しない限り、適宜
変更可能である。

〔発明の効果〕

以上説明してきたように、本発明の半導体記憶装置に
よれば、積層型のメモリセル構造において、MOSトラン
ジスタのソース・ドレイン領域に、シリコンの選択的エ
ピタキシャル成長技術によってシリコン層を形成し、こ
のシリコン層上にストレージノードコンタクトおよびビ
ット線コンタクトを形成するようにしているため、ソー
ス・ドレイン領域の延びによる短チャネル効果の影響を
抑制することができ、微細でかつ信頼性の高いトランジ
スタの形成が可能となる。

また、本発明の第２では、コンタクトにシリコンを選
択成長して形成したコンタクト部に、さらにシリコンま
たは金属の埋め込みを行い、所望の配線を形成するよう
にしているため、深いコンタクトであっても、信頼性の
高いコンタクトを得ることが可能となる。

さらに、本発明の第３では、ストレージノード電極を
ゲート電極よりも上まで成長せしめたシリコン成長層で
構成しているため、ストレージノード電極のパターニン
グが不要となり、工数の低減をはかることが可能とな
る。

また、本発明の方法では、ゲート電極の周りを絶縁膜
で被覆した後、絶縁膜から露呈する基板表面に選択的に
シリコン成長層を形成し、このゲート電極をマスクとし
シリコン成長層を介して半導体基板内に、不純物拡散を
行い、ソース・ドレイン領域を形成し、このシリコン成
長層にストレージノードコンタクトおよびビット線コン
タクトを開口し、キャパシタおよびビット線を形成する
ようにしているため、容易に浅い拡散層を形成すること
ができ、またコンタクトの形成もコンタクト内への導体
層の形成に際しても、容易に信頼性よくおこないことが
可能となる。

【図面の簡単な説明】

第１図（ａ）乃至第１図（ｃ）は本発明の第１の実施例
の積層形メモリセル構造のDRAMを示す図、第２図乃至第
８図は第１の積層形メモリセル構造のDRAMの製造工程
図、第９図（ａ）は第１図に示した第１の実施例のDRAM
の素子分離領域近傍の拡大説明図、第９図（ｂ）は従来
のDRAMの素子分離領域近傍の拡大説明図、第９図（ｃ）
は本発明のDRAMと従来例のDRAMとの耐圧と素子分離距離
との関係を示す比較図、第10図（ａ）乃至第10図（ｃ）
は本発明の第２の実施例の積層形メモリセル構造のDRAM
を示す図、第11図（ａ）乃至第11図（ｃ）は本発明の第
３の実施例の積層形メモリセル構造のDRAMを示す図、第
12図（ａ）乃至第12図（ｃ）は本発明の第４の実施例の
積層形メモリセル構造のDRAMを示す図、第13図（ａ）乃
至第13図（ｃ）は本発明の第５の実施例の積層形メモリ
セル構造のDRAMを示す図、第14図乃至第16図は第13図の
積層形メモリセル構造のDRAMの製造工程図、第17図
（ａ）乃至第17図（ｃ）は本発明の第６の実施例の積層
形メモリセル構造のDRAMを示す図、第18図乃至第21図は
第17図の積層形メモリセル構造のDRAMの製造工程図、第
22図（ａ）乃至第22図（ｃ）は本発明の第７の実施例の
積層形メモリセル構造のDRAMを示す図、第23図（ａ）乃
至第23図（ｃ）は本発明の第８の実施例の積層形メモリ
セル構造のDRAMを示す図、第24図（ａ）乃至第24図
（ｃ）は同積層形メモリセル構造のDRAMの製造工程の一
部を示す図、第25図（ａ）乃至第25図（ｃ）は従来例の
積層形メモリセル構造のDRAMを示す図、第26図（ａ）お
よび第26図（ｂ）は従来例と本発明のDRAMのコンタクト
と拡散層との関係を示す説明図、第26図（ｃ）は従来例
および本発明のDRAMの閾値電圧とゲート長との関係を示
す図である。 １……ｐ型のシリコン基板、２……素子分離絶縁膜、３
……ｐ−拡散層、４……ゲート絶縁膜、５……ゲート電
極、６……ゲート上絶縁膜、７……ゲート側壁絶縁膜、
８……拡散層、９、９′……シリコン成長層、10……ソ
ース・ドレイン領域、11……絶縁膜、12……ストレージ
ノードコンタクト、13……ストレージノード電極、14…
…キャパシタ絶縁膜、15……プレート電極、16……絶縁
膜、17……ビット線コンタクト、18……ビット線、19…
…層間絶縁膜、20……シリコン成長層、21……窒化シリ
コン膜、22……酸化シリコン膜、23……窒化シリコン
膜、24……酸化シリコン膜、25……絶縁膜、26……窒化
シリコン膜。

───────────────────────────────────────────────────── フロントページの続き 合議体 審判長 内野 春喜 審判官 岡 和久 審判官 橋本 武 (56)参考文献 特開 平２−143456（ＪＰ，Ａ) 特開 昭63−227062（ＪＰ，Ａ) 特開 昭62−224973（ＪＰ，Ａ) 特開 昭63−226955（ＪＰ，Ａ) 特開 平１−150363（ＪＰ，Ａ) 特開 昭63−166271（ＪＰ，Ａ)

Claims (2)

(57)【特許請求の範囲】
1. 【請求項１】半導体基板と、 前記半導体基板内に形成された第１の拡散層および第２
   の拡散層と、 前記第１の拡散層と前記第２の拡散層の間の前記半導体
   基板上に形成されたゲート電極と、 前記ゲート電極上に形成された第１の絶縁膜と、 前記第１の拡散層の上に形成された第１の選択成長層
   と、 前記第２の拡散層の上に形成された第２の選択成長層
   と、 前記第１の選択成長層に隣接すると共に、通過ワード線
   を被覆する第２の絶縁膜と、 前記第１の選択成長層と前記第２の選択成長層と前記第
   ２の絶縁膜上に形成され、かつ、前記第２の絶縁膜と材
   料が異なる第３の絶縁膜と、 前記第１の選択成長層と前記第２の絶縁膜の両者の少な
   くとも一部を露呈すべく前記第３の絶縁膜に設けられた
   コンタクトホールで該第１の選択成長層と接するストレ
   ージ・ノード電極と、 前記第２の選択成長層の少なくとも一部を露呈すべく前
   記第３の絶縁膜に設けられたコンタクトホールで該第２
   の選択成長層と接するビット線と を具備し、 前記第１の選択成長層は、前記第２の絶縁膜上に延びて
   形成されている ことを特徴とするDRAM装置。
2. 【請求項２】半導体基板内に形成された第１の拡散層と
   第２の拡散層と、前記半導体基板上に形成されたゲート
   電極と、前記ゲート電極の上に形成された第１の絶縁膜
   とを有するMOSFETを形成する工程と、 前記第１の拡散層の上に第１の選択成長層を形成すると
   共に、前記第２の拡散層の上に第２の選択成長層を形成
   する工程と、 前記半導体基板上に前記第１の選択成長層に隣接すると
   共に、通過ワード線を被覆する第２の絶縁膜を形成する
   工程と、 前記第１の選択成長層と前記第２の選択成長層と前記第
   ２の絶縁膜上に、前記第２の絶縁膜と材料が異なる第３
   の絶縁膜を形成する工程と、 前記第３の絶縁膜に、前記第１の選択成長層と前記第２
   の絶縁膜の両者の少なくとも一部を露呈する第１のコン
   タクトホールを形成する工程と、 前記第３の絶縁膜に、前記第２の選択成長層の少なくと
   も一部を露呈する第２のコンタクトホールを形成する工
   程と、 前記第１のコンタクトホールで前記第１の選択成長層と
   接するストレージ・ノード電極を形成する工程と、 前記第２のコンタクトホールで前記第２の選択成長層と
   接するビット線を形成する工程と を具備し、 前記第１の選択成長層は、前記第２の絶縁膜上に延びて
   形成される ことを特徴とするDRAM装置の製造方法。