JP3292235B2 - 半導体装置 - Google Patents
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- 239000004065 semiconductor Substances 0.000 title claims description 25
- 238000009792 diffusion process Methods 0.000 claims description 46
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 38
- 229910052710 silicon Inorganic materials 0.000 claims description 38
- 239000010703 silicon Substances 0.000 claims description 38
- 238000002955 isolation Methods 0.000 claims description 18
- 238000000034 method Methods 0.000 description 16
- 239000013078 crystal Substances 0.000 description 14
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 9
- 229910052814 silicon oxide Inorganic materials 0.000 description 9
- 238000010586 diagram Methods 0.000 description 7
- 229910021420 polycrystalline silicon Inorganic materials 0.000 description 7
- 229910052581 Si3N4 Inorganic materials 0.000 description 6
- HQVNEWCFYHHQES-UHFFFAOYSA-N silicon nitride Chemical compound N12[Si]34N5[Si]62N3[Si]51N64 HQVNEWCFYHHQES-UHFFFAOYSA-N 0.000 description 6
- 239000000758 substrate Substances 0.000 description 6
- 238000004519 manufacturing process Methods 0.000 description 5
- 238000005229 chemical vapour deposition Methods 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 3
- 230000000694 effects Effects 0.000 description 3
- 239000007789 gas Substances 0.000 description 3
- 238000001459 lithography Methods 0.000 description 3
- 229920002120 photoresistant polymer Polymers 0.000 description 3
- 238000009279 wet oxidation reaction Methods 0.000 description 3
- KRHYYFGTRYWZRS-UHFFFAOYSA-N Fluorane Chemical compound F KRHYYFGTRYWZRS-UHFFFAOYSA-N 0.000 description 2
- NBIIXXVUZAFLBC-UHFFFAOYSA-N Phosphoric acid Chemical compound OP(O)(O)=O NBIIXXVUZAFLBC-UHFFFAOYSA-N 0.000 description 2
- 238000004380 ashing Methods 0.000 description 2
- QVGXLLKOCUKJST-UHFFFAOYSA-N atomic oxygen Chemical compound [O] QVGXLLKOCUKJST-UHFFFAOYSA-N 0.000 description 2
- 239000003960 organic solvent Substances 0.000 description 2
- 229910052760 oxygen Inorganic materials 0.000 description 2
- 239000001301 oxygen Substances 0.000 description 2
- 229910021332 silicide Inorganic materials 0.000 description 2
- FVBUAEGBCNSCDD-UHFFFAOYSA-N silicide(4-) Chemical compound [Si-4] FVBUAEGBCNSCDD-UHFFFAOYSA-N 0.000 description 2
- 125000006850 spacer group Chemical group 0.000 description 2
- 241000630665 Hada Species 0.000 description 1
- OAICVXFJPJFONN-UHFFFAOYSA-N Phosphorus Chemical compound [P] OAICVXFJPJFONN-UHFFFAOYSA-N 0.000 description 1
- 229910000147 aluminium phosphate Inorganic materials 0.000 description 1
- 239000010941 cobalt Substances 0.000 description 1
- 229910017052 cobalt Inorganic materials 0.000 description 1
- GUTLYIVDDKVIGB-UHFFFAOYSA-N cobalt atom Chemical compound [Co] GUTLYIVDDKVIGB-UHFFFAOYSA-N 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 230000008021 deposition Effects 0.000 description 1
- 238000005530 etching Methods 0.000 description 1
- 230000006870 function Effects 0.000 description 1
- 230000010354 integration Effects 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 229910052751 metal Inorganic materials 0.000 description 1
- 239000002184 metal Substances 0.000 description 1
- 230000003647 oxidation Effects 0.000 description 1
- 238000007254 oxidation reaction Methods 0.000 description 1
- 229910052698 phosphorus Inorganic materials 0.000 description 1
- 239000011574 phosphorus Substances 0.000 description 1
- 239000000126 substance Substances 0.000 description 1
- 229910021341 titanium silicide Inorganic materials 0.000 description 1
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 1
- 239000010937 tungsten Substances 0.000 description 1
- 229910052721 tungsten Inorganic materials 0.000 description 1
- WQJQOUPTWCFRMM-UHFFFAOYSA-N tungsten disilicide Chemical compound [Si]#[W]#[Si] WQJQOUPTWCFRMM-UHFFFAOYSA-N 0.000 description 1
- 229910021342 tungsten silicide Inorganic materials 0.000 description 1
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-
- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof ; Multistep manufacturing processes therefor
- H01L29/66—Types of semiconductor device ; Multistep manufacturing processes therefor
- H01L29/68—Types of semiconductor device ; Multistep manufacturing processes therefor controllable by only the electric current supplied, or only the electric potential applied, to an electrode which does not carry the current to be rectified, amplified or switched
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Description
【０００１】
【発明の属する技術分野】本発明は半導体装置に関し、
特に、集積度の高い半導体装置に関する。
特に、集積度の高い半導体装置に関する。
【０００２】
【従来の技術】一般に、半導体装置において、設計寸法
を微細化して素子の集積度をを向上させようとすると、
下層の半導体層及び配線に対してコンタクトホールの位
置決めを行う際、位置合わせ余裕がほとんど確保できな
くなってしまう。このような不具合を解決するため、従
来、異方性選択エピタキシャル成長技術を用いてコンタ
クトパッドを形成する手法が知られている。この異方性
選択エピタキシャル成長技術を用いた形成手法が、例え
ば、１９９５年版アイ・イー・ディー・エム・テクニカ
ルダイジェストに「ア セルフーアラインド コンタク
ト テクノロジーユージング アナイソトロピック セ
レクティブ エピタキシャル シリコンフォーギガービ
ット ディーラムズ」（Ｈａｄａ ｅｔ ａ１，”Ａ
Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ Ｔｅｃｈ
ｎｏ１ｏｇｙ Ｕｓｉｎｇ Ａｎｉｓｏｔｒｏｐｉｃ
Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｓｉｌｉｃ
ｏｎ Ｆｏｒ Ｇｉｇａ−Ｂｉｔ ＤＲＡＭｓ，”ＩＥ
ＤＭ ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，ｐ．６６５，
［１９９５］）として掲載されている。
を微細化して素子の集積度をを向上させようとすると、
下層の半導体層及び配線に対してコンタクトホールの位
置決めを行う際、位置合わせ余裕がほとんど確保できな
くなってしまう。このような不具合を解決するため、従
来、異方性選択エピタキシャル成長技術を用いてコンタ
クトパッドを形成する手法が知られている。この異方性
選択エピタキシャル成長技術を用いた形成手法が、例え
ば、１９９５年版アイ・イー・ディー・エム・テクニカ
ルダイジェストに「ア セルフーアラインド コンタク
ト テクノロジーユージング アナイソトロピック セ
レクティブ エピタキシャル シリコンフォーギガービ
ット ディーラムズ」（Ｈａｄａ ｅｔ ａ１，”Ａ
Ｓｅｌｆ−Ａｌｉｇｎｅｄ Ｃｏｎｔａｃｔ Ｔｅｃｈ
ｎｏ１ｏｇｙ Ｕｓｉｎｇ Ａｎｉｓｏｔｒｏｐｉｃ
Ｓｅｌｅｃｔｉｖｅ Ｅｐｉｔａｘｉａｌ Ｓｉｌｉｃ
ｏｎ Ｆｏｒ Ｇｉｇａ−Ｂｉｔ ＤＲＡＭｓ，”ＩＥ
ＤＭ ＴｅｃｈｎｉｃａｌＤｉｇｅｓｔ，ｐ．６６５，
［１９９５］）として掲載されている。
【０００３】ここで、図１４を参照して、いま、ワード
線３と拡散層１との位置関係において、拡散層の角部２
がワード線３の間から露出するような配置になってい
る。このような状態で、丸まった角部を含む拡散層１８
上に選択的にシリコンを成長した場合、例えば、Ｓｉ2
Ｈ6 ガスとＰＨ3 ガスとを用いて、Ｓｉ2 Ｈ6 ガス流量
を１ｃｃ／分、シリコン基板温度を７００℃に設定し
て、異方性の選択エピタキシャルシリコン成長をした場
合、理想的な異方性成長が起こらず、等方性成長が発生
する場合がある。加えて、図１５に示すように、結晶方
位｛１００｝以外の結晶面（ファセット）が発生するこ
とがある。
線３と拡散層１との位置関係において、拡散層の角部２
がワード線３の間から露出するような配置になってい
る。このような状態で、丸まった角部を含む拡散層１８
上に選択的にシリコンを成長した場合、例えば、Ｓｉ2
Ｈ6 ガスとＰＨ3 ガスとを用いて、Ｓｉ2 Ｈ6 ガス流量
を１ｃｃ／分、シリコン基板温度を７００℃に設定し
て、異方性の選択エピタキシャルシリコン成長をした場
合、理想的な異方性成長が起こらず、等方性成長が発生
する場合がある。加えて、図１５に示すように、結晶方
位｛１００｝以外の結晶面（ファセット）が発生するこ
とがある。
【０００４】
【発明が解決しようとする課題】上述のように、工ピタ
キシャルシリコン成長が等方性成長になった場合、図１
４のＡ−Ａ線に沿った断面図である図１６に示すよう
に、横方向に成長したエピタキシャルシリコン８が素子
分離領域５上に乗り上げて互いに接触して、ショートし
てしまうという問題点がある。
キシャルシリコン成長が等方性成長になった場合、図１
４のＡ−Ａ線に沿った断面図である図１６に示すよう
に、横方向に成長したエピタキシャルシリコン８が素子
分離領域５上に乗り上げて互いに接触して、ショートし
てしまうという問題点がある。
【０００５】一方、前述のように、ファセットが発生し
てしまうと、例えば、図１５に示すように、第１のファ
セット１９及び第２のファセット２０の上部同士が成長
途中で繋がってしまい、それ以上、垂直方向には工ピタ
キシャル成長しないという問題点がある。
てしまうと、例えば、図１５に示すように、第１のファ
セット１９及び第２のファセット２０の上部同士が成長
途中で繋がってしまい、それ以上、垂直方向には工ピタ
キシャル成長しないという問題点がある。
【０００６】本発明の目的はメモリセルトランジスタの
ソース・ドレイン領域上にシリコンを選択的に異方性エ
ピタキシャル成長させる際に等方的な成長が発生しにく
い半導体装置を提供することにある。
ソース・ドレイン領域上にシリコンを選択的に異方性エ
ピタキシャル成長させる際に等方的な成長が発生しにく
い半導体装置を提供することにある。
【０００７】本発明の他の目的はメモリセルトランジス
タのソース・ドレイン領域上にシリコンを選択的に異方
性エピタキシャル成長させる際に結晶方位｛１００｝以
外の結晶面が発生しない半導体装置を提供することにあ
る。
タのソース・ドレイン領域上にシリコンを選択的に異方
性エピタキシャル成長させる際に結晶方位｛１００｝以
外の結晶面が発生しない半導体装置を提供することにあ
る。
【０００８】
【課題を解決するための手段】本発明によれば、素子間
分離領域と、前記素子間分離領域によって区画された拡
散層と、前記拡散層を横切る第一のワード線と、前記拡
散層端部の角を覆うように前記端部の上に設けられた第
二のワード線と、前記拡散層の露出した部分であって、
対向する二辺が前記第一のワード線と第二のワード線、
残る二辺が素子分離領域との境界で仕切られる長方形の
露出部から異方性選択エピタキシャル成長されたシリコ
ンパッドとを有し、前記長方形の露出部の結晶方位方向
は、四辺が＜１１０＞方向であることを特徴とする半導
体装置が得られる。
分離領域と、前記素子間分離領域によって区画された拡
散層と、前記拡散層を横切る第一のワード線と、前記拡
散層端部の角を覆うように前記端部の上に設けられた第
二のワード線と、前記拡散層の露出した部分であって、
対向する二辺が前記第一のワード線と第二のワード線、
残る二辺が素子分離領域との境界で仕切られる長方形の
露出部から異方性選択エピタキシャル成長されたシリコ
ンパッドとを有し、前記長方形の露出部の結晶方位方向
は、四辺が＜１１０＞方向であることを特徴とする半導
体装置が得られる。
【０００９】
【発明の実施の形態】以下本発明について図面を参照し
て説明する。
て説明する。
【００１０】図１を参照して、図示の例は、半導体装置
として用いられるダイナミックランダムアクセスメモリ
（ＤＲＡＭ）であり、図１にはメモリセルアレイの平面
図が示されている。そして、図２には図１のＡ−Ａ線に
沿った断面図が示されている。
として用いられるダイナミックランダムアクセスメモリ
（ＤＲＡＭ）であり、図１にはメモリセルアレイの平面
図が示されている。そして、図２には図１のＡ−Ａ線に
沿った断面図が示されている。
【００１１】図２も参照して、シリコン基板（図示せ
ず）上には素子分離領域５が形成されており、これによ
って、トランジスタが形成される拡散層１が互いに分離
されている。この拡散層１と素子分離領域５との上に
は、トランジスタのゲート電極を兼ねるワード線３が設
けられ、さらに、ワード線３にはその上面と側面に絶縁
膜６が形成されている。さらに、図示の例では、拡散層
パターンの角の部分２がすべてワード線３の下に配置さ
れている。
ず）上には素子分離領域５が形成されており、これによ
って、トランジスタが形成される拡散層１が互いに分離
されている。この拡散層１と素子分離領域５との上に
は、トランジスタのゲート電極を兼ねるワード線３が設
けられ、さらに、ワード線３にはその上面と側面に絶縁
膜６が形成されている。さらに、図示の例では、拡散層
パターンの角の部分２がすべてワード線３の下に配置さ
れている。
【００１２】このような構成では、拡散層の＜１１０＞
方向に伸びる互いに向かい合う一組の直線の辺と＜１１
０＞方向に延びているワード線の側面とによってワード
線とワード線の間から露出する拡散層を画定する配置と
なっている関係上、その露出した拡散層の形状は四辺が
＜１１０＞方向である長方形となる。
方向に伸びる互いに向かい合う一組の直線の辺と＜１１
０＞方向に延びているワード線の側面とによってワード
線とワード線の間から露出する拡散層を画定する配置と
なっている関係上、その露出した拡散層の形状は四辺が
＜１１０＞方向である長方形となる。
【００１３】従って、ワード線とワード線の間から露出
している拡散層上にのみシリコンを選択的に異方性エピ
タキシャル成長し、これによって、異方性が低下して等
方性の成長が引き起こされるかあるいは｛１００｝以外
の結晶面が発生するという不具合を抑制できる。
している拡散層上にのみシリコンを選択的に異方性エピ
タキシャル成長し、これによって、異方性が低下して等
方性の成長が引き起こされるかあるいは｛１００｝以外
の結晶面が発生するという不具合を抑制できる。
【００１４】図３及び図４を参照して、さらに具体的に
説明すると、図３及び図４には選択エピタキシャルシリ
コン成長を概念的に示す図であり、図３は異方性成長を
示し、図４は等方性成長を示している。
説明すると、図３及び図４には選択エピタキシャルシリ
コン成長を概念的に示す図であり、図３は異方性成長を
示し、図４は等方性成長を示している。
【００１５】図３に示すように、理想的な異方性選択エ
ピタキシャルシリコン成長を行った場合、四辺ともに結
晶方位＜１１０＞方向に延びる矩形の拡散層７上には垂
直方向にのみシリコンが成長し、横方向、つまり、矩形
の拡散層７を取り囲んでいる素子分離領域上に延びる方
向にはシリコンは成長しない。
ピタキシャルシリコン成長を行った場合、四辺ともに結
晶方位＜１１０＞方向に延びる矩形の拡散層７上には垂
直方向にのみシリコンが成長し、横方向、つまり、矩形
の拡散層７を取り囲んでいる素子分離領域上に延びる方
向にはシリコンは成長しない。
【００１６】一方、図４に示すように、等方性選択エピ
タキシャルシリコン成長を行った場合には、矩形の拡散
層７上に垂直方向に成長する量と周りの素子分離領域上
に横方向成長する量は等しくなる。
タキシャルシリコン成長を行った場合には、矩形の拡散
層７上に垂直方向に成長する量と周りの素子分離領域上
に横方向成長する量は等しくなる。
【００１７】メモリセル内の拡散層上にシリコンを選択
エピタキシャル成長させてシリコンパッドを形成する場
合、隣り合うシリコンパッド同士が接触してショートし
てしまうのを防止するため、選択エピタキシャルシリコ
ン成長時の異方性を高く保つ必要がある。
エピタキシャル成長させてシリコンパッドを形成する場
合、隣り合うシリコンパッド同士が接触してショートし
てしまうのを防止するため、選択エピタキシャルシリコ
ン成長時の異方性を高く保つ必要がある。
【００１８】図５及び図６を参照して、図５及び図６は
メモリセル内にシリコンを異方性選択エピタキシャル成
長させた際の断面図であり、図５は図１のＡ−Ａに沿っ
た断面図、図６は図１のＢ−Ｂに沿った断面図である。
前述のように、図１に示すメモリセルアレイでは、拡散
層の角部がワード線の下に配置されており、これによっ
て、メモリセル内にシリコンを異方性選択成長させた
際、素子分離領域５上に延びる方向、つまり、横方向の
エピタキシャルシリコン成長の抑制効果が格段に向上す
る。
メモリセル内にシリコンを異方性選択エピタキシャル成
長させた際の断面図であり、図５は図１のＡ−Ａに沿っ
た断面図、図６は図１のＢ−Ｂに沿った断面図である。
前述のように、図１に示すメモリセルアレイでは、拡散
層の角部がワード線の下に配置されており、これによっ
て、メモリセル内にシリコンを異方性選択成長させた
際、素子分離領域５上に延びる方向、つまり、横方向の
エピタキシャルシリコン成長の抑制効果が格段に向上す
る。
【００１９】ここで、図７乃至図１０を参照して、本発
明によるメモリセルの製造について説明する。
明によるメモリセルの製造について説明する。
【００２０】まず、シリコン基板９の表面を通常のウエ
ット酸化法を用いて５ｎｍから３０ｎｍの範囲、望まし
くは、２０ｎｍ程度の厚さの第１のシリコン酸化膜１０
を成膜する（図７）。
ット酸化法を用いて５ｎｍから３０ｎｍの範囲、望まし
くは、２０ｎｍ程度の厚さの第１のシリコン酸化膜１０
を成膜する（図７）。
【００２１】次に、化学気相成長法（ケミカル・ベイパ
ー・デポジション、Ｃｈｅｍｉｃａｌ Ｖａｐ ｏｒ
Ｄｅｐｏｓｉｔｉｏｎ、以下ＣＶＤ法と呼ぶ）を用い
て、第１のシリコン酸化膜１０上にシリコン窒化膜１１
を１５０ｎｍから３５０ｎｍの範囲、望ましくは、２５
ｎｍ程度の厚さに成膜する（図７）。
ー・デポジション、Ｃｈｅｍｉｃａｌ Ｖａｐ ｏｒ
Ｄｅｐｏｓｉｔｉｏｎ、以下ＣＶＤ法と呼ぶ）を用い
て、第１のシリコン酸化膜１０上にシリコン窒化膜１１
を１５０ｎｍから３５０ｎｍの範囲、望ましくは、２５
ｎｍ程度の厚さに成膜する（図７）。
【００２２】次、周知のリソグラフィー技術を用いて、
シリコン窒化膜１１上において、拡散層が形成される予
定の位置にフォトレジスト１２を残留形成する（図
７）。その後、異方性ドライエッチング技術を用いて、
レジスト１２をマスクとしてシリコン窒化膜１１、第１
のシリコン酸化膜１０を順次エッチングする。
シリコン窒化膜１１上において、拡散層が形成される予
定の位置にフォトレジスト１２を残留形成する（図
７）。その後、異方性ドライエッチング技術を用いて、
レジスト１２をマスクとしてシリコン窒化膜１１、第１
のシリコン酸化膜１０を順次エッチングする。
【００２３】次に、レジスト１２を酸素プラズマアッシ
ング又は有機溶剤を用いる方法で除去した後、通常のウ
エット酸化法を用いて２００ｎｍから４００ｎｍの範
囲、望ましくは、３００ｎｍ程度の厚さに、露出したシ
リコン基板を酸化して素子分離領域５を形成する（図
８）。この際、拡散層を形成すべき場所（位置）には耐
酸化マスクとしてシリコン窒化膜１１が存在するため、
この部分のシリコン基板表面は酸化されない。
ング又は有機溶剤を用いる方法で除去した後、通常のウ
エット酸化法を用いて２００ｎｍから４００ｎｍの範
囲、望ましくは、３００ｎｍ程度の厚さに、露出したシ
リコン基板を酸化して素子分離領域５を形成する（図
８）。この際、拡散層を形成すべき場所（位置）には耐
酸化マスクとしてシリコン窒化膜１１が存在するため、
この部分のシリコン基板表面は酸化されない。
【００２４】さらに、例えば、１００℃から１５０℃の
範囲の高温に加熱した燐酸溶液を用いてシリコン窒化膜
１１を除去して、弗酸溶液によって第１のシリコン酸化
膜１０を除去する。そして、ウエット酸化法を用いて拡
散層１の表面を１０ｎｍから１５ｎｍの範囲で酸化し
て、ゲート酸化膜１３を形成する（図８）。
範囲の高温に加熱した燐酸溶液を用いてシリコン窒化膜
１１を除去して、弗酸溶液によって第１のシリコン酸化
膜１０を除去する。そして、ウエット酸化法を用いて拡
散層１の表面を１０ｎｍから１５ｎｍの範囲で酸化し
て、ゲート酸化膜１３を形成する（図８）。
【００２５】次に、燐を多量にドープした多結晶シリコ
ン１４を１００ｎｍから２５０ｎｍの範囲、望ましく
は、２００ｎｍ程度の厚さに成膜し、引き続いて、ＣＶ
Ｄ法により第２のシリコン酸化膜１５を１００ｎｍから
２００ｎｍの厚さの範囲で成膜する（図８）。
ン１４を１００ｎｍから２５０ｎｍの範囲、望ましく
は、２００ｎｍ程度の厚さに成膜し、引き続いて、ＣＶ
Ｄ法により第２のシリコン酸化膜１５を１００ｎｍから
２００ｎｍの厚さの範囲で成膜する（図８）。
【００２６】続いて、リソグラフィー技術を用いてワー
ド線が形成される予定の位置にフォトレジスト１６を残
留形成する（図９）。その後、異方性ドライエッチング
技術を用いてレジスト１６をマスクとして第２のシリコ
ン酸化膜１５、多結晶シリコン１４を順次エッチングす
る。多結晶シリコン１４の不要部分をエッチング除去し
たものがワード線３として機能する（図９）。
ド線が形成される予定の位置にフォトレジスト１６を残
留形成する（図９）。その後、異方性ドライエッチング
技術を用いてレジスト１６をマスクとして第２のシリコ
ン酸化膜１５、多結晶シリコン１４を順次エッチングす
る。多結晶シリコン１４の不要部分をエッチング除去し
たものがワード線３として機能する（図９）。
【００２７】さらに、レジスト１６を酸素プラズマアッ
シング法又はは有機溶剤を用いて除去した後、ＣＶＤ法
を用いてシリコン酸化膜を全面に成膜する（図１０）。
成膜膜厚はワード線とワード線の間が完全に埋設されて
しまわないような膜厚に設定する必要がある。その後、
異方性ドライエッチング技術を用いて全面をエッチバッ
クして、ワード線の側壁にシリコン酸化膜からなるスペ
ーサーを形成する。このスペーサーとワード線上の第２
のシリコン酸化膜によってワード線３は絶縁膜６で側面
と上面が被覆される（図１０）。
シング法又はは有機溶剤を用いて除去した後、ＣＶＤ法
を用いてシリコン酸化膜を全面に成膜する（図１０）。
成膜膜厚はワード線とワード線の間が完全に埋設されて
しまわないような膜厚に設定する必要がある。その後、
異方性ドライエッチング技術を用いて全面をエッチバッ
クして、ワード線の側壁にシリコン酸化膜からなるスペ
ーサーを形成する。このスペーサーとワード線上の第２
のシリコン酸化膜によってワード線３は絶縁膜６で側面
と上面が被覆される（図１０）。
【００２８】上述のようにして、半導体装置が形成され
が、図示の例では、拡散層ｌとワード線３とを形成する
際、拡散層の角部が全てワード線の下に配置されるよう
なレイアウトを採用しているので、リソグラフィ工程を
経ることにより丸まりが生じた拡散層角部がワード線と
ワード線の間から露出しないという効果が得られる。こ
の結果、ワード線とワード線の間から露出している拡散
層上にのみシリコンを選択的に異方性エピタキシャル成
長する場合に、異方性が低下して等方性の成長が引き起
こされるかあるいは結晶方位｛１００｝以外の結晶面が
発生するという不具合を抑制できることになる。
が、図示の例では、拡散層ｌとワード線３とを形成する
際、拡散層の角部が全てワード線の下に配置されるよう
なレイアウトを採用しているので、リソグラフィ工程を
経ることにより丸まりが生じた拡散層角部がワード線と
ワード線の間から露出しないという効果が得られる。こ
の結果、ワード線とワード線の間から露出している拡散
層上にのみシリコンを選択的に異方性エピタキシャル成
長する場合に、異方性が低下して等方性の成長が引き起
こされるかあるいは結晶方位｛１００｝以外の結晶面が
発生するという不具合を抑制できることになる。
【００２９】なお、上述の例では、ワード線３を多結晶
シリコンで構成する例を示したが、ワード線低抗を下げ
るため、多結晶シリコンとシリサイド材料、例えば、タ
ングステンシリサイドやチタンシリサイド、コバルトシ
リサイド等を積層する構造にしてもよい。さらに、抵抗
を下げるために多結晶シリコンとタングステン等の高融
点金属を積層する構造にしてもよい。
シリコンで構成する例を示したが、ワード線低抗を下げ
るため、多結晶シリコンとシリサイド材料、例えば、タ
ングステンシリサイドやチタンシリサイド、コバルトシ
リサイド等を積層する構造にしてもよい。さらに、抵抗
を下げるために多結晶シリコンとタングステン等の高融
点金属を積層する構造にしてもよい。
【００３０】さらに、上述の例では、素子分離領域５を
選択シリコン酸化法（ＬＯＣａｌＯｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ、以下ＬＯＣＯＳと呼ぶ）を用い
て形成したが、溝分離法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃ
ｈ Ｉｓｏｌａｔｉｏｎ、以下ＳＴＩと呼ぶ）を用いて
成形するようにしてもよい。
選択シリコン酸化法（ＬＯＣａｌＯｘｉｄａｔｉｏｎ
ｏｆ Ｓｉｌｉｃｏｎ、以下ＬＯＣＯＳと呼ぶ）を用い
て形成したが、溝分離法（Ｓｈａｌｌｏｗ Ｔｒｅｎｃ
ｈ Ｉｓｏｌａｔｉｏｎ、以下ＳＴＩと呼ぶ）を用いて
成形するようにしてもよい。
【００３１】図１１及び図１２を参照して、本発明によ
る半導体装置の他の例について説明する。
る半導体装置の他の例について説明する。
【００３２】前述の例では、拡散層の形状が矩形である
メモリセルアレイに適応したが、拡散層の形状が所謂凸
型であるメモリセルアレイについても適応することがで
きる。図１１に示すように、凸型の拡散層１の中央部に
おいて、拡散層の角部２が丸まった箇所がワード線３間
から露出している。一般には、このように丸まった部分
を含むとシリコンの選択成長の異方性が低下し、図１１
のＣ−Ｃ線に沿った断面図である図１３で示すように成
長したエピタキシャルシリコンが素子分離領域５上に乗
り上げるように横方向成長が引き起こされる。
メモリセルアレイに適応したが、拡散層の形状が所謂凸
型であるメモリセルアレイについても適応することがで
きる。図１１に示すように、凸型の拡散層１の中央部に
おいて、拡散層の角部２が丸まった箇所がワード線３間
から露出している。一般には、このように丸まった部分
を含むとシリコンの選択成長の異方性が低下し、図１１
のＣ−Ｃ線に沿った断面図である図１３で示すように成
長したエピタキシャルシリコンが素子分離領域５上に乗
り上げるように横方向成長が引き起こされる。
【００３３】しかしながら、図示の例では、凸型の拡散
層１の中央部分とその隣の中央部分の距離が、拡散層の
端の部分とその隣の端の部分との距離に比べて長い。こ
のため、横方向への成長が起きても隣り合うエピタキシ
ャルシリコン８同士が接触してショートしてしまうまで
の余裕は大きい。図１１のＢ−Ｂ線に沿った断面図であ
る図１２で示すように、拡散層の端の部分とその隣の端
の部分との距離は余裕が少ないが、この部分は丸まった
拡散層の角部２は露出していないのでエピタキシャルシ
リコン８は横方向にはほとんど成長しない。
層１の中央部分とその隣の中央部分の距離が、拡散層の
端の部分とその隣の端の部分との距離に比べて長い。こ
のため、横方向への成長が起きても隣り合うエピタキシ
ャルシリコン８同士が接触してショートしてしまうまで
の余裕は大きい。図１１のＢ−Ｂ線に沿った断面図であ
る図１２で示すように、拡散層の端の部分とその隣の端
の部分との距離は余裕が少ないが、この部分は丸まった
拡散層の角部２は露出していないのでエピタキシャルシ
リコン８は横方向にはほとんど成長しない。
【００３４】このように、この例におけるメモリセルの
レイアウトでは、拡散層の形伏を凸型としているため、
拡散層の形状が単純な矩形の場合に比べて拡散層の中央
部に接続するコンタクトホールを開口できる場所が広く
なっている。このため、拡散層の中央部に接続するコン
タクトホールの位置合わせ余裕が大きくなる。
レイアウトでは、拡散層の形伏を凸型としているため、
拡散層の形状が単純な矩形の場合に比べて拡散層の中央
部に接続するコンタクトホールを開口できる場所が広く
なっている。このため、拡散層の中央部に接続するコン
タクトホールの位置合わせ余裕が大きくなる。
【００３５】
【発明の効果】以上説明したように、本発明では、ワー
ド線形成後に露出する拡散層が、拡散層を規定する辺の
うち＜１１０＞方向の一組の辺とワード線のエッジとで
規定される長方形であり、拡散層角部はワード線下に配
置されるようにしたから、ワード線とワード線の間から
露出している拡散層上にのみ、シリコンを選択的に異方
性エピタキシャル成長する際、異方性が低下して等方性
の成長が引き起こされることがなく、さらに、結晶方位
｛１００｝以外の結晶面が発生することがないという効
果がある。
ド線形成後に露出する拡散層が、拡散層を規定する辺の
うち＜１１０＞方向の一組の辺とワード線のエッジとで
規定される長方形であり、拡散層角部はワード線下に配
置されるようにしたから、ワード線とワード線の間から
露出している拡散層上にのみ、シリコンを選択的に異方
性エピタキシャル成長する際、異方性が低下して等方性
の成長が引き起こされることがなく、さらに、結晶方位
｛１００｝以外の結晶面が発生することがないという効
果がある。
【図１】本発明による半導体装置の一例であるダイナミ
ックランダムアクセスメモリのメモリセルアレイを示す
平面図である。
ックランダムアクセスメモリのメモリセルアレイを示す
平面図である。
【図２】図１のＡ−Ａ線に沿った断面図である。
【図３】異方性成長を説明するための図である。
【図４】等方性成長を説明するための図である。
【図５】メモリセル内にシリコンを異方性選択エピタキ
シャル成長させた際において図１のＡ−Ａ線に沿った断
面図である。
シャル成長させた際において図１のＡ−Ａ線に沿った断
面図である。
【図６】メモリセル内にシリコンを異方性選択エピタキ
シャル成長させた際において図１のＢ−Ｂ線に沿った断
面図である。
シャル成長させた際において図１のＢ−Ｂ線に沿った断
面図である。
【図７】本発明による半導体装置の一例を製造する際の
工程を説明するための図である。
工程を説明するための図である。
【図８】本発明による半導体装置の一例を製造する際の
工程を説明するための図である。
工程を説明するための図である。
【図９】本発明による半導体装置の一例を製造する際の
工程を説明するための図である。
工程を説明するための図である。
【図１０】本発明による半導体装置の一例を製造する際
の工程を説明するための図である。
の工程を説明するための図である。
【図１１】本発明による半導体装置の他の一例のメモリ
セルアレイを示す平面図である。
セルアレイを示す平面図である。
【図１２】図１１のＢ−Ｂ線に沿った断面図である。
【図１３】図１１のＣ−Ｃ線に沿った断面図である。
【図１４】従来のダイナミックランダムアクセスメモリ
のメモリセルアレイを示す平面図である。
のメモリセルアレイを示す平面図である。
【図１５】結晶方位｛１００｝以外の結晶面（ファセッ
ト）の発生を示す図である。
ト）の発生を示す図である。
【図１６】図１４のＡ−Ａ線に沿った断面図である。
１，７ 拡散層 ３ ワード線 ４ 結晶方位 ５ 素子分離領域 ６ 絶縁膜 ８ エピタキシャルシリコン ９ シリコン基板 １０，１５ シリコン酸化膜 １１ シリコン窒化膜 １２，１６ フォトレジスト １３ ゲート酸化膜 １４ 多結晶シリコン
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平５−13710（ＪＰ，Ａ) 特開 平３−272169（ＪＰ，Ａ) 特開 平６−5814（ＪＰ，Ａ) 特開 昭63−9964（ＪＰ，Ａ) 特開 平７−74164（ＪＰ，Ａ) Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅ ｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔ ｉｎｇ（1995），米国，ｐ．665−668 (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 21/8242 H01L 27/108
Claims (5)
- 【請求項１】 素子間分離領域と、 前記素子間分離領域によって区画された拡散層と、 前記拡散層を横切る第一のワード線と、 前記拡散層端部の角を覆うように前記端部の上に設けら
れた第二のワード線と、 前記拡散層の露出した部分であって、対向する二辺が前
記第一のワード線と第二のワード線、残る二辺が素子分
離領域との境界で仕切られる長方形の露出部から異方性
選択エピタキシャル成長されたシリコンパッドとを有
し、 前記長方形の露出部の結晶方位方向は、四辺が＜１１０
＞方向であることを特徴とする半導体装置。 - 【請求項２】 前記角は丸まった角であることを特徴と
する請求項１に記載の半導体装置。 - 【請求項３】 前記第一及び第二のワード線は、上面及
び側面に絶縁膜が形成されたワード線であることを特徴
とする請求項１または２に記載の半導体装置。 - 【請求項４】 前記第一のワード線は、トランジスタの
ゲート電極を兼ね、前記シリコンパッドは前記拡散層の
ソースまたはドレイン領域から成長されていることを特
徴とする請求項１乃至３のいずれかに記載の半導体装
置。 - 【請求項５】 前記半導体装置はダイナミックランダム
アクセスメモリであることを特徴とする請求項１乃至４
のいずれかに記載の半導体装置。
Priority Applications (5)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33253197A JP3292235B2 (ja) | 1997-12-03 | 1997-12-03 | 半導体装置 |
| KR1019980052567A KR100291813B1 (ko) | 1997-12-03 | 1998-12-02 | 선택성장콘택트패드를갖는반도체장치 |
| EP98122871A EP0921573A3 (en) | 1997-12-03 | 1998-12-02 | Semiconductor device having a seletively-grown contact pad |
| US09/203,385 US6313494B1 (en) | 1997-12-03 | 1998-12-02 | Semiconductor device having a selectively-grown contact pad |
| CN98125892A CN1219774A (zh) | 1997-12-03 | 1998-12-03 | 具有选择性生长接触焊盘的半导体器件 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP33253197A JP3292235B2 (ja) | 1997-12-03 | 1997-12-03 | 半導体装置 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH11168191A JPH11168191A (ja) | 1999-06-22 |
| JP3292235B2 true JP3292235B2 (ja) | 2002-06-17 |
Family
ID=18255969
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP33253197A Expired - Fee Related JP3292235B2 (ja) | 1997-12-03 | 1997-12-03 | 半導体装置 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6313494B1 (ja) |
| EP (1) | EP0921573A3 (ja) |
| JP (1) | JP3292235B2 (ja) |
| KR (1) | KR100291813B1 (ja) |
| CN (1) | CN1219774A (ja) |
Families Citing this family (1)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR102245136B1 (ko) | 2015-02-24 | 2021-04-28 | 삼성전자 주식회사 | 반도체 소자 형성 방법 |
Family Cites Families (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JPS639964A (ja) | 1986-06-30 | 1988-01-16 | Nec Corp | 半導体記憶素子製造法 |
| KR930002289B1 (ko) * | 1989-05-23 | 1993-03-29 | 가부시키가이샤 도시바 | 반도체 기억장치 |
| JP3195785B2 (ja) * | 1989-07-17 | 2001-08-06 | 株式会社東芝 | 半導体記憶装置およびその製造方法 |
| JPH03272169A (ja) | 1990-03-20 | 1991-12-03 | Sony Corp | 半導体記憶装置 |
| US5231043A (en) | 1991-08-21 | 1993-07-27 | Sgs-Thomson Microelectronics, Inc. | Contact alignment for integrated circuits |
| US5401681A (en) | 1993-02-12 | 1995-03-28 | Micron Technology, Inc. | Method of forming a bit line over capacitor array of memory cells |
| JPH0774164A (ja) | 1993-07-02 | 1995-03-17 | Hitachi Ltd | 半導体メモリ装置及びその製造方法 |
| US5753555A (en) | 1995-11-22 | 1998-05-19 | Nec Corporation | Method for forming semiconductor device |
| JP2964960B2 (ja) * | 1996-09-27 | 1999-10-18 | 日本電気株式会社 | 半導体装置およびその製造方法 |
| JPH10125865A (ja) | 1996-10-15 | 1998-05-15 | Fujitsu Ltd | 半導体装置、半導体記憶装置、およびその製造方法 |
| JP2862129B2 (ja) * | 1996-11-21 | 1999-02-24 | 日本電気株式会社 | 半導体装置の製造方法 |
| JP3914618B2 (ja) | 1997-09-24 | 2007-05-16 | エルピーダメモリ株式会社 | 半導体集積回路装置 |
-
1997
- 1997-12-03 JP JP33253197A patent/JP3292235B2/ja not_active Expired - Fee Related
-
1998
- 1998-12-02 KR KR1019980052567A patent/KR100291813B1/ko not_active IP Right Cessation
- 1998-12-02 EP EP98122871A patent/EP0921573A3/en not_active Withdrawn
- 1998-12-02 US US09/203,385 patent/US6313494B1/en not_active Expired - Lifetime
- 1998-12-03 CN CN98125892A patent/CN1219774A/zh active Pending
Non-Patent Citations (1)
| Title |
|---|
| Ｉｎｔｅｒｎａｔｉｏｎａｌ Ｅｌｅｃｔｒｏｎ Ｄｅｖｉｃｅｓ Ｍｅｅｔｉｎｇ（１９９５），米国，ｐ．６６５−６６８ |
Also Published As
| Publication number | Publication date |
|---|---|
| CN1219774A (zh) | 1999-06-16 |
| KR100291813B1 (ko) | 2002-01-12 |
| EP0921573A2 (en) | 1999-06-09 |
| US6313494B1 (en) | 2001-11-06 |
| JPH11168191A (ja) | 1999-06-22 |
| KR19990062731A (ko) | 1999-07-26 |
| EP0921573A3 (en) | 2002-10-09 |
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