KR102245136B1 - 반도체 소자 형성 방법 - Google Patents

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    • H01L2029/785—

Abstract

반도체 소자 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 복수의 핀 활성 영역들을 한정하는 소자분리 영역을 형성하는 것을 포함한다. 상기 소자분리 영역을 갖는 반도체 기판 상에 희생 게이트 층을 형성하고, 상기 희생 게이트 층 상에 상기 제1 및 제2 핀 활성 영역들을 가로지르는 제1 하드 마스크 라인, 및 상기 엣지 핀 활성 영역을 가로지르는 엣지 하드 마스크 라인을 형성하고, 상기 제1 및 엣지 하드 마스크 라인들을 갖는 반도체 기판 상에 복수의 게이트 컷 개구부들을 갖는 게이트 컷 마스크를 형성하고, 상기 복수의 게이트 컷 개구부들은 서로 평행한 라인 모양의 제1 게이트 컷 개구부, 및 엣지 게이트 컷 개구부를 포함하고, 상기 제1 게이트 컷 개구부는 상기 제1 핀 활성 영역과 평행하며 상기 제1 핀 활성 영역에 인접하고, 상기 엣지 게이트 컷 개구부는 상기 엣지 핀 활성 영역과 평행하며 상기 엣지 핀 활성 영역과 인접하며 상기 엣지 하드 마스크 라인의 끝 부분을 노출시키고, 상기 제1 게이트 컷 개구부는 제1 폭을 갖도록 형성되고, 상기 엣지 게이트 컷 개구부는 상기 제1 폭 보다 크면서 상기 제1 폭의 2배 보다 작은 제2 폭으로 형성된다.

Description

반도체 소자 형성 방법{Methods of Fabricating Semiconductor Devices}
본 발명의 기술적 사상은 반도체 소자의 형성방법 및 이들을 채택하는 전자 시스템에 관한 것이다.
반도체 소자의 고집적화 경향에 따라 트랜지스터는 점점 크기가 작아지고 있고, 트랜지스터의 단채널 효과(short channel effect)가 점점 더 증가하고 있다. 트랜지스터의 단채널 효과를 억제하기 위하여 핀 펫 구조가 제안되고 있다. 크기가 작아진 핀펫 구조의 트랜지스터를 형성하면서 예상치 못한 불량들이 발생하면서 수율이 낮아지면서 생산성이 저하되고 있다.
본 발명의 기술적 사상이 해결하려는 과제는 생산성을 향상시킬 수 있는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하려는 과제는 불량 발생을 감소시킬 수 있는 반도체 소자 형성 방법을 제공하는데 있다.
본 발명의 기술적 사상이 해결하고자 하는 과제는 상기 반도체 소자들을 갖는 전자 장치 및 전자 시스템을 제공하는데 있다.
본 발명이 해결하려는 과제들은 이상에서 언급한 과제로 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당 업자에게 명확하게 이해될 수 있을 것이다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 제1 방향으로 연장되는 복수의 핀 활성 영역들을 한정하는 소자분리 영역을 형성하는 것을 포함한다. 상기 복수의 핀 활성 영역들은 제1 거리만큼 서로 이격된 제1 및 제2 핀 활성 영역들, 상기 제1 거리보다 작은 제2 거리만큼 이격된 제3 및 제4 핀 활성 영역들, 및 엣지 핀 활성 영역을 포함한다. 상기 소자분리 영역을 갖는 반도체 기판 상에 희생 게이트 층을 형성한다. 상기 희생 게이트 층 상에 복수의 하드 마스크 라인들을 형성하되, 상기 복수의 하드 마스크 라인들은 상기 제1 및 제2 핀 활성 영역들을 가로지르는 제1 하드 마스크 라인, 상기 제3 및 제4 핀 활성 영역들을 가로지르는 제2 하드 마스크 라인, 및 상기 엣지 핀 활성 영역을 가로지르는 엣지 하드 마스크 라인을 포함한다. 상기 하드 마스크 라인들을 갖는 반도체 기판 상에 복수의 게이트 컷 개구부들을 갖는 게이트 컷 마스크를 형성한다. 상기 복수의 게이트 컷 개구부들은 제1 및 제2 게이트 컷 개구부들, 및 엣지 게이트 컷 개구부를 포함한다. 상기 제1 및 제2 게이트 컷 개구부들 및 상기 엣지 게이트 컷 개구부는 서로 평행한 라인 모양들이다. 상기 제1 및 제2 게이트 컷 개구부들은 서로 이격되며 상기 제1 및 제2 핀 활성 영역들 사이의 상기 희생 게이트 층 상의 상기 제1 하드 마스크 라인을 노출시킨다. 상기 엣지 게이트 컷 개구부는 상기 엣지 핀 활성 영역과 중첩하지 않으며 상기 엣지 하드 마스크 라인의 끝 부분을 노출시킨다. 상기 제1 및 제2 게이트 컷 개구부들의 각각은 제1 폭을 갖도록 형성되고, 상기 엣지 게이트 컷 개구부는 상기 제1 폭 보다 크면서 상기 제1 폭의 2배 보다 작은 제2 폭으로 형성된다. 상기 게이트 컷 마스크를 식각 마스크로 이용하여 상기 하드 마스크 라인들을 식각하여 하드 마스크 패턴들을 형성한다. 상기 게이트 컷 마스크를 제거한다.
몇몇 실시예들에서, 상기 게이트 컷 마스크는 제3 게이트 컷 개구부를 더 포함하되, 상기 제3 게이트 컷 개구부는 상기 제3 및 제4 핀 활성 영역들 사이의 상기 희생 게이트 층 상의 상기 제2 하드 마스크 라인을 노출시킬 수 있다.
상기 제3 게이트 컷 개구부는 상기 엣지 게이트 컷 개구부의 상기 제2 폭 보다 큰 제3 폭을 가질 수 있다.
상기 제3 게이트 컷 개구부는 상기 제1 폭 보다 크면서 상기 제1 폭의 2배 크기와 상기 제1 폭의 20배 크기의 합 보다 작은 폭을 가질 수 있다.
다른 실시예에서, 상기 제1 및 제2 게이트 컷 개구부들 사이의 이격 거리는 상기 제1 폭 보다 20배 이상의 크기인 반도체 소자 형성 방법.
또 다른 실시예에서, 상기 엣지 게이트 컷 개구부는 상기 엣지 핀 활성 영역과 평행하며 서로 마주보는 제1 및 제2 측벽들을 갖고, 상기 엣지 게이트 컷 개구부의 상기 제1 측벽은 상기 엣지 하드 마스크 라인과 중첩할 수 있고, 상기 엣지 게이트 컷 개구부의 상기 제2 측벽은 상기 엣지 하드 마스크 라인과 중첩하지 않을 수 있다.
상기 엣지 게이트 컷 개구부의 상기 제1 측벽과 상기 엣지 하드 마스크 라인의 끝 부분 사이의 이격 거리는 상기 엣지 게이트 컷 개구부의 상기 제2 측벽과 상기 엣지 하드 마스크 라인의 끝 부분 사이의 이격 거리보다 클 수 있다.
상기 엣지 게이트 컷 개구부의 상기 제1 측벽과 상기 엣지 하드 마스크 라인의 끝 부분 사이의 이격 거리는 상기 제1 및 제2 게이트 컷 개구부들의 상기 제1 폭과 동일한 크기일 수 있다.
또 다른 실시예에서, 상기 하드 마스크 패턴들은 상기 제1 핀 활성 영역과 중첩하는 제1 하드 마스크 패턴, 상기 제2 핀 활성 영역과 중첩하는 제2 하드 마스크 패턴, 상기 제1 및 제2 하드 마스크 패턴들 사이에 형성되는 중간 하드 마스크 패턴, 상기 제3 핀 활성 영역과 중첩하는 제3 하드 마스크 패턴, 상기 제4 핀 활성 영역과 중첩하는 제4 하드 마스크 패턴 및 상기 엣지 핀 활성 영역과 중첩하는 엣지 하드 마스크 패턴을 포함하되, 상기 중간 하드 마스크 패턴은 상기 복수의 핀 활성 영역들과 중첩하지 않을 수 있다.
또 다른 실시예에서, 상기 하드 마스크 패턴들을 식각마스크로 이용하여 상기 희생 게이트 층을 식각하여 희생 게이트 패턴들을 형성하고, 상기 희생 게이트 패턴들, 상기 하드 마스크 패턴들의 측면들 및 상기 핀 활성 영역들의 돌출된 부분들의 측면들 상에 게이트 스페이서들을 형성하고, 상기 하드 마스크 패턴들 및 상기 게이트 스페이서들을 식각 마스크로 이용하여 상기 핀 활성 영역들을 식각하여 활성 리세스 영역들을 형성하고, 에스이지(SEG) 공정을 진행하여 상기 활성 리세스 영역들 상에 반도체 층들을 형성하되, 상기 반도체 층들은 상기 활성 리세스 영역들을 채우며 상기 핀 활성 영역들로부터 돌출되고, 상기 반도체 층들의 돌출된 부분들은 상기 핀 활성 영역들 보다 큰 폭을 갖고, 상기 희생 게이트 패턴들의 측벽들 상에 평탄화된 층간 절연 층을 형성하고, 상기 하드 마스크 패턴들을 제거하고, 상기 희생 게이트 패턴들을 제거하여 게이트 트렌치들을 형성하고, 상기 게이트 트렌치들 내에 게이트 구조체들을 형성하는 것을 더 포함할 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 제1 방향으로 연장되는 복수의 핀 활성 영역들을 한정하는 소자분리 영역을 형성하는 것을 포함한다. 상기 복수의 핀 활성 영역들은 제1 거리만큼 서로 이격된 제1 및 제2 핀 활성 영역들, 상기 제1 거리보다 작은 제2 거리만큼 서로 이격된 제3 및 제4 핀 활성 영역들, 및 엣지 핀 활성 영역을 포함한다. 상기 소자분리 영역을 갖는 반도체 기판 상에 희생 게이트 층을 형성한다. 상기 희생 게이트 층 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 하드 마스크 라인들을 형성하되, 상기 복수의 하드 마스크 라인들은 상기 제1 및 제2 핀 활성 영역들을 가로지르는 제1 하드 마스크 라인, 상기 제3 및 제4 핀 활성 영역들을 가로지르는 제2 하드 마스크 라인, 및 상기 엣지 핀 활성 영역을 가로지르며 상기 소자분리 영역 상으로 연장된 엣지 하드 마스크 라인을 포함한다. 상기 복수의 하드 마스크 라인들을 갖는 반도체 기판 상에 복수의 게이트 컷 개구부들을 갖는 게이트 컷 마스크를 형성하되, 상기 복수의 게이트 컷 개구부들은 상기 제1 및 제2 핀 활성 영역들 사이의 상기 희생 게이트 층 상에 형성되며 상기 제1 하드 마스크 라인을 노출시키고 서로 평행한 제1 및 제2 게이트 컷 개구부들, 및 상기 제3 및 제4 핀 활성 영역들 사이의 상기 희생 게이트 층 상에 형성되며 상기 제2 하드 마스크 라인을 노출시키는 제3 게이트 컷 개구부를 포함하고, 상기 제1 및 제2 게이트 컷 개구부들의 각각은 제1 폭으로 형성되고, 상기 제1 및 제2 게이트 컷 개구부들 사이의 이격 거리는 상기 제1 폭의 20배 이상의 크기로 형성한다. 상기 게이트 컷 마스크를 식각 마스크로 이용하여 상기 하드 마스크 라인들을 식각하여 하드 마스크 패턴들을 형성한다. 상기 게이트 컷 마스크를 제거한다.
몇몇 실시예들에서, 상기 복수의 게이트 컷 개구부들은 상기 엣지 핀 활성 영역과 평행한 라인 모양이며 상기 엣지 핀 활성 영역과 중첩하지 않고 상기 엣지 하드 마스크 라인을 노출시키는 엣지 게이트 컷 개구부를 더 포함하되, 상기 엣지 게이트 컷 개구부는 상기 엣지 핀 활성 영역과 평행하며 서로 마주보는 제1 및 제2 측벽들을 갖고, 상기 엣지 게이트 컷 개구부의 상기 제1 측벽은 상기 엣지 하드 마스크 라인과 중첩하고, 상기 엣지 게이트 컷 개구부의 상기 제2 측벽은 상기 엣지 하드 마스크 라인과 중첩하지 않고, 상기 엣지 게이트 컷 개구부의 상기 제1 측벽과 상기 엣지 하드 마스크 라인의 끝 부분 사이의 이격 거리는 상기 엣지 게이트 컷 개구부의 상기 제2 측벽과 상기 엣지 하드 마스크 라인의 끝 부분 사이의 이격 거리보다 클 수 있다.
상기 엣지 게이트 컷 개구부는 상기 제1 및 제2 게이트 컷 개구부들과 평행하며 상기 제1 폭 보다 큰 제2 폭의 라인 모양으로 형성될 수 있다.
상기 제1 게이트 컷 개구부와 상기 제1 핀 활성 영역 사이의 이격 거리, 상기 제2 게이트 컷 개구부와 상기 제2 핀 활성 영역 사이의 이격거리, 상기 제3 게이트 컷 게구부와 상기 제3 핀 활성 영역 사이의 이격거리, 상기 제3 게이트 컷 개구부와 상기 제4 핀 활성 영역 사이의 이격거리, 및 상기 엣지 게이트 컷 개구부와 상기 엣지 핀 활성 영역 사이의 이격거리는 모두 동일할 수 있다.
다른 실시예에서, 상기 제3 게이트 컷 개구부는 상기 제1 및 제2 게이트 컷 개구부들 보다 큰 폭으로 형성될 수 있다.
본 발명의 기술적 사상의 일 양태에 따른 반도체 소자 형성 방법을 제공한다. 이 방법은 반도체 기판 상에 복수의 핀 활성 영역들을 한정하는 소자분리 영역을 형성하는 것을 포함한다. 상기 복수의 핀 활성 영역들은 제1 거리만큼 서로 이격된 제1 및 제2 핀 활성 영역들, 및 엣지 핀 활성 영역을 포함한다. 상기 소자분리 영역을 갖는 기판 상에 희생 게이트 층을 형성한다. 상기 희생 게이트 층 상에 상기 제1 및 제2 핀 활성 영역들을 가로지르는 제1 하드 마스크 라인, 및 상기 엣지 핀 활성 영역을 가로지르는 엣지 하드 마스크 라인을 형성한다. 상기 제1 및 엣지 하드 마스크 라인들을 갖는 기판 상에 복수의 게이트 컷 개구부들을 갖는 게이트 컷 마스크를 형성한다. 상기 복수의 게이트 컷 개구부들은 서로 평행한 라인 모양의 제1 게이트 컷 개구부, 및 엣지 게이트 컷 개구부를 포함한다. 상기 제1 게이트 컷 개구부는 상기 제1 핀 활성 영역과 평행하며 상기 제1 핀 활성 영역에 인접한다. 상기 엣지 게이트 컷 개구부는 상기 엣지 핀 활성 영역과 평행하며 상기 엣지 핀 활성 영역과 인접하며 상기 엣지 하드 마스크 라인의 끝 부분을 노출시킨다. 상기 제1 게이트 컷 개구부는 제1 폭을 갖도록 형성되고, 상기 엣지 게이트 컷 개구부는 상기 제1 폭 보다 크면서 상기 제1 폭의 2배 보다 작은 제2 폭으로 형성된다. 상기 게이트 컷 마스크를 식각 마스크로 이용하여 상기 하드 마스크 라인을 식각하여 하드 마스크 패턴들을 형성한다. 상기 게이트 컷 마스크를 제거한다.
몇몇 실시예들에서, 상기 복수의 게이트 컷 개구부들은 상기 제2 핀 활성 영역과 평행하며 상기 제2 핀 활성 영역과 인접하는 제2 게이트 컷 개구부를 더 포함하되, 상기 제1 및 제2 게이트 컷 개구부들은 상기 제1 및 제2 핀 활성 영역들 사이의 상기 희생 게이트 층 상에 형성되고, 상기 제2 게이트 컷 개구부는 상기 제1 게이트 컷 개구부와 동일한 상기 제1 폭을 가지며 상기 제1 게이트 컷 개구부와 평행한 라인 모양일 수 있다.
상기 하드 마스크 패턴들은 상기 제1 핀 활성 영역을 가로지르는 제1 하드 마스크 패턴, 상기 제2 핀 활성 영역을 가로지르는 제2 하드 마스크 패턴, 상기 제1 및 제2 하드 마스크 패턴들 사이의 상기 희생 게이트 층 상에 형성되는 중간 하드 마스크 패턴, 및 상기 엣지 핀 활성 영역을 가로지르는 엣지 하드 마스크 패턴을 포함할 수 있다.
상기 중간 하드 마스크 패턴의 길이는 상기 제1 하드 마스크 패턴과 상기 중간 하드 마스크 패턴 사이의 이격 거리 보다 20배 이상 큰 반도체 소자 형성 방법.
다른 실시예에서, 상기 하드 마스크 패턴들을 식각마스크로 이용하여 상기 희생 게이트 층을 식각하여 희생 게이트 패턴들을 형성하고, 상기 희생 게이트 패턴들, 상기 하드 마스크 패턴들의 측면들 및 상기 핀 활성 영역들의 돌출된 부분들의 측면들 상에 게이트 스페이서들을 형성하고, 상기 하드 마스크 패턴들 및 상기 게이트 스페이서들을 식각 마스크로 이용하여 상기 핀 활성 영역들을 식각하여 활성 리세스 영역들을 형성하고, 에스이지(SEG) 공정을 진행하여 상기 활성 리세스 영역들 상에 반도체 층들을 형성하되, 상기 반도체 층들은 상기 활성 리세스 영역들을 채우며 상기 핀 활성 영역들로부터 돌출되고, 상기 반도체 층들의 돌출된 부분들은 상기 핀 활성 영역들 보다 큰 폭을 갖고, 상기 희생 게이트 패턴들의 측벽들 상에 평탄화된 층간 절연 층을 형성하고, 상기 하드 마스크 패턴들을 제거하고, 상기 희생 게이트 패턴들을 제거하여 게이트 트렌치들을 형성하고, 상기 게이트 트렌치들 내에 게이트 구조체들을 형성하는 것을 더 포함할 수 있다.
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기타 실시 예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 기술적 사상의 실시 예들에 따르면, 불량 발생을 감소시키어 생산성을 향상시킬 수 있는 반도체 소자 형성 방법을 제공할 수 있다.
도 1, 3, 5a, 7 및 9a는 본 발명의 기술적 사상의 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 평면도들이다.
도 5b 및 도 9b는 도 5a 및 도 9a의 일부분을 확대한 부분 확대도들이다.
도 2a, 도 2b, 도 2c, 도 4a, 도 4b, 도 4c, 도 6a, 도 6b, 도 6c, 도 8a, 도 8b, 도 8c, 도 10a, 도 10b, 도 10c, 도 11a, 도 11b, 도 11c, 도 12a, 도 12b, 도 12c, 도 13a, 도 13b 및 도 13c는 본 발명의 기술적 사상의 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 단면도들이다.
도 14a는 본 발명의 기술적 사상의 또 다른 실시예에 따른 반도체 모듈을 개념적으로 도시한 도면이다.
도 14b 및 도 14c는 본 발명의 기술적 사상의 실시예에 따른 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
본 발명은 이하에서 개시되는 실시예들에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 기술적 사상의 개시가 완전하도록 하며, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 도면에서 층 및 영역들의 크기 및 상대적인 크기는 설명의 명료성을 위해 과장된 것일 수 있다. 명세서 전체에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 개략도인 단면도, 평면도 및 블록도를 참고하여 설명될 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 소자의 영역의 특정 형태를 예시하기 위한 것이고, 발명의 범주를 제한하기 위한 것은 아니다.
도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하기 위하여 과장된 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급되는 경우에 그것은 다른 층 또는 기판상에 직접 형성될 수 있거나 또는 그들 사이에 제3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호로 표시된 부분들은 동일한 구성요소들을 의미한다.
명세서 전체에 걸쳐서, "에어 스페이서" 이라는 용어는 고체 물질로 채워지지 않은 빈 공간의 스페이서를 의미할 수 있다.
상단, 하단, 상면, 하면, 또는 상부, 하부 등의 용어는 구성요소에 있어 상대적인 위치를 구별하기 위해 사용되는 것이다. 예를 들어, 편의상 도면상의 위쪽을 상부, 도면상의 아래쪽을 하부로 명명하는 경우, 실제에 있어서는 본 발명의 권리 범위를 벗어나지 않으면서 상부는 하부로 명명될 수 있고, 하부는 상부로 명명될 수 있다.
또한, "상부", "중간" 및 "하부" 등과 같은 용어는 구성요소들 사이에 있어서 상대적인 위치를 구별하기 위해 사용되는 것으로써, 이들 용어들에 의하여 본 발명의 기술적 사상이 한정되는 것은 아니다. 따라서, 이들 "상부", "중간" 및 "하부" 등과 같은 용어는 다른 용어, 예를 들어 "제1", "제2" 및 "제3" 등의 용어로 대체되어 명세서의 구성요소들을 설명하기 위하여 사용될 수도 있다.
"제1", "제2" 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되는 것은 아니다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다. 예를 들어, 본 발명의 권리 범위를 벗어나지 않으면서 "제1 구성요소"는 "제2 구성요소"로 명명될 수 있다.
본 출원에서 사용한 용어는 단지 특정한 실시 예를 설명하기 위해 사용된 것으로, 본 발명의 기술적 사상을 한정하려는 의도가 아니다.
단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부분품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
다르게 정의되지 않는 한, 기술적이거나 과학적인 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 기술적 사상이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미가 있다. 일반적으로 사용되는 사전에 정의되어 있는 것과 같은 용어들은 관련 기술의 문맥상 가지는 의미와 일치하는 의미가 있는 것으로 해석되어야 하며, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않는다.
도 1 내지 도 13c는 본 발명의 기술적 사상의 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 도면들이다. 도 1 내지 도 13c에서, 도 1, 3, 5a, 7 및 9a는 본 발명의 기술적 사상의 본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자의 형성 방법을 나타낸 평면도들이고, 도 5b는 도 5a의 "A"로 표시된 부분을 확대한 도면이고, 도 9b는 도 9a의 "A"로 표시된 부분을 확대한 도면이고, 도 2a, 도 4a, 도 6a, 도 8a, 도 10a, 도 11a, 도 12a 및 도 13a는 도 1, 3, 5a, 7 및 9a의 I-I'선 및 II-II'선을 따라 취해진 영역들을 나타낸 단면도들이고, 도 2b, 도 4b, 도 6b, 도 8b, 도 10b, 도 11b, 도 12b 및 도 13b는 도 1, 3, 5a, 7 및 9a의 III-III'선을 따라 취해진 영역을 나타낸 단면도들이고, 도 2c, 도 4c, 도 6c, 도 8c, 도 10c, 도 11c, 도 12c 및 도 13c는 도 1, 3, 5a, 7 및 9a의 IV-IV'선 및 V-V'선을 따라 취해진 영역들을 나타낸 단면도들이다.
도 1, 도 2a, 도 2b 및 도 2c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 반도체 기판(3) 내에 복수의 핀 활성 영역들을 한정하는 소자분리 영역(7)을 형성하는 것을 포함할 수 있다. 상기 반도체 기판(3)은 단결정 실리콘 웨이퍼, SiGe 웨이퍼일 수 있다.
상기 복수의 핀 활성 영역들은 제1 방향(X)으로 연장되며 서로 평행한 라인 모양으로 형성될 수 있다. 상기 복수의 핀 활성 영역들은 서로 이격된 제1 및 제2 핀 활성 영역들(9a, 9b), 서로 이격된 제3 및 제4 핀 활성 영역들(11a, 11b) 및 엣지 핀 활성 영역(13)을 포함할 수 있다. 상기 제1 및 제2 핀 활성 영역들(9a, 9b) 사이의 이격 거리(L1)는 상기 제3 및 제4 핀 활성 영역들(11a, 11b) 사이의 이격거리(L2) 보다 클 수 있다.
상기 소자분리 영역(7)을 형성하는 것은 상기 반도체 기판(3) 내에 트렌치(5)를 형성하고, 상기 트렌치(5)를 부분적으로 채우는 트렌치 절연물을 형성하는 것을 포함할 수 있다. 상기 트렌치 절연물은 실리콘 산화물 계열의 절연성 물질을 포함할 수 있다. 상기 소자분리 영역(7)의 상부면은 상기 복수의 핀 활성 영역들(9a, 9b, 11a, 11b, 13)의 상부면 보다 낮은 레벨에 형성될 수 있다. 상기 복수의 핀 활성 영역들(9a, 9b, 11a, 11b, 13)은 상기 소자분리 영역(7)의 상부로 돌출될 수 있다.
도 3, 도 4a, 도 4b 및 도 4c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 베이스 절연 층(15), 희생 게이트 층(18) 및 복수의 하드 마스크 라인들을 차례로 형성하는 것을 포함할 수 있다.
상기 베이스 절연 층(15)은 상기 복수의 핀 활성 영역들(9a, 9b, 11a, 11b, 13) 및 상기 소자분리 영역(7)의 표면들 상에 컨포멀하게 형성될 수 있다. 상기 베이스 절연 층(15)은 실리콘 산화물을 포함할 수 있다.
상기 희생 게이트 층(18)은 상기 베이스 절연 층(15) 상에 형성될 수 있다. 상기 희생 게이트 층(18)은 폴리 실리콘을 포함할 수 있다.
상기 복수의 하드 마스크 라인들은 상기 희생 게이트 층(18) 상에 형성될 수 있다. 상기 복수의 하드 마스크 라인들은 상기 제1 방향(X)과 수직한 제2 방향(Y)으로 연장되는 라인 모양으로 형성될 수 있다. 상기 복수의 하드 마스크 라인들은 상기 복수의 핀 활성 영역들(9a, 9b, 11a, 11b, 13)과 교차하는 라인 모양일 수 있다.
상기 복수의 하드 마스크 라인들은 상기 제1 및 제2 핀 활성 영역들(9a, 9b)을 가로지르며 상기 소자분리 영역(7) 상으로 연장되는 제1 하드 마스크 라인(21), 상기 제3 및 제4 핀 활성 영역들(11a, 11b)을 가로지르며 상기 소자분리 영역(7) 상으로 연장되는 제2 하드 마스크 라인(24), 및 상기 엣지 핀 활성 영역(13)을 가로지르며 상기 소자분리 영역(7) 상으로 연장되는 엣지 하드 마스크 라인(27)을 포함할 수 있다.
상기 복수의 하드 마스크 라인들(21, 24, 27)을 형성하는 것은 상기 희생 게이트 층(18) 상에 하드 마스크 층을 형성하고, 상기 하드 마스크 층을 패터닝하는 것을 포함할 수 있다. 상기 복수의 하드 마스크 라인들(21, 24, 27)은 실리콘 질화물을 포함할 수 있다.
도 5a, 도 5b, 도 6a, 도 6b 및 도 6c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 복수의 하드 마스크 라인들(21, 24, 27)을 갖는 기판 상에 복수의 게이트 컷 개구부들을 갖는 게이트 컷 마스크(30)를 형성하는 것을 포함할 수 있다. 상기 게이트 컷 마스크(30)는 포토레지스트 패턴을 이용하여 형성할 수 있다.
상기 게이트 컷 마스크(30)의 상기 복수의 게이트 컷 개구부들은 제1 및 제2 게이트 컷 개구부들(32a, 32b), 제3 게이트 컷 개구부(34) 및 엣지 게이트 컷 개구부(36)를 포함할 수 있다. 상기 복수의 상기 게이트 컷 개구부들은 상기 복수의 핀 활성 영역들(9a, 9b, 11a, 11b, 13)과 중첩하지 않을 수 있다.
상기 제1 및 제2 게이트 컷 개구부들(32a, 32b)은 서로 동일한 제1 폭(W1)을 가지며 서로 평행한 라인 모양으로 형성될 수 있다. 상기 제1 및 제2 게이트 컷 개구부들(32a, 32b)은 상기 제1 및 제2 핀 활성 영역들(9a, 9b) 사이의 상기 희생 게이트 층(18) 상에 형성되며 상기 제1 및 제2 핀 활성 영역들(9a, 9b) 사이의 상기 희생 게이트 층(18) 상의 상기 제1 하드 마스크 라인(21)을 노출시킬 수 있다.
상기 제1 게이트 컷 개구부(32a)는 상기 제1 핀 활성 영역(9a)과 평행하며 상기 제1 핀 활성 영역(9a)에 인접 또는 가까울 수 있다. 상기 제2 게이트 컷 개구부(32b)는 상기 제2 핀 활성 영역(9b)과 평행하며 상기 제2 핀 활성 영역(9b)에 인접 또는 가까울 수 있다. 상기 제1 및 제2 게이트 컷 개구부들(32a, 32b) 사이의 이격 거리(D)는 상기 제1 폭(W1)의 20배 보다 클 수 있다.
일 실시예에서, 상기 제1 폭(W1)은 상기 포토레지스트 패턴으로 형성하는 상기 게이트 컷 마스크(30)를 형성하기 위한 포토리소그래피 장비의 한계 해상도에 따라 형성될 수 있는 최소 폭일 수 있다.
상기 엣지 게이트 컷 개구부(36)는 상기 제1 및 제2 게이트 컷 개구부들(32a, 32b)과 평행한 라인 모양으로 형성될 수 있다. 상기 엣지 게이트 컷 개구부(36)는 상기 엣지 핀 활성 영역(13)과 평행하며 상기 엣지 핀 활성 영역(13)과 인접 또는 가까울 수 있다. 상기 엣지 게이트 컷 개구부(36)는 상기 엣지 하드 마스크 라인(27)의 끝 부분을 노출시킬 수 있다.
상기 엣지 게이트 컷 개구부(36)는 상기 제1 폭(W1) 보다 큰 제2 폭(W2)으로 형성될 수 있다. 상기 엣지 게이트 컷 개구부(36)의 상기 제2 폭(W2)은 상기 제1 폭(W1) 보다 크면서 상기 제1 폭(W1)의 2배 크기보다 작은 크기일 수 있다.
상기 엣지 게이트 컷 개구부(36)는 상기 엣지 핀 활성 영역(13)과 평행하며 서로 마주보는 제1 및 제2 측벽들을 가질 수 있다. 상기 엣지 게이트 컷 개구부(36)의 상기 제1 측벽은 상기 엣지 하드 마스크 라인(27)과 중첩하고, 상기 엣지 게이트 컷 개구부(36)의 상기 제2 측벽은 상기 엣지 하드 마스크 라인(27)과 중첩하지 않을 수 있다.
상기 엣지 게이트 컷 개구부(36)의 상기 제1 측벽과 상기 엣지 하드 마스크 라인(27)의 끝 부분 사이의 이격 거리(b)는 상기 엣지 게이트 컷 개구부(36)의 상기 제2 측벽과 상기 엣지 하드 마스크 라인(27)의 끝 부분 사이의 이격 거리(c)보다 클 수 있다. 상기 엣지 게이트 컷 개구부(36)의 상기 제1 측벽과 상기 엣지 하드 마스크라인(27)의 끝 부분 사이의 이격 거리(b)는 상기 제1 및 제2 게이트 컷 개구부들(32a, 32b)의 상기 제1 폭(W1)과 실질적으로 동일한 크기일 수 있다.
상기 제3 게이트 컷 개구부(34)는 상기 제3 및 제4 핀 활성 영역들(9a) 사이의 상기 희생 게이트 층(18) 상에 형성되며, 상기 제3 및 제4 핀 활성 영역들(9a) 사이의 상기 희생 게이트 층(18) 상의 상기 제2 하드 마스크 라인(24)을 노출시킬 수 있다. 상기 제3 게이트 컷 개구부(34)는 상기 제1 폭(W1)의 2배 크기와 상기 제1 폭(W1)의 20배 크기의 합 보다 작은 제3 폭(W3)으로 형성될 수 있다. 상기 제3 게이트 컷 개구부(34)의 상기 제3 폭(W3)은 상기 제1 및 제2 게이트 컷 개구부들(32a, 32b) 사이의 이격 거리(D) 보다 작을 수 있다.
일 실시예에서, 상기 제1 게이트 컷 개구부(32a)와 상기 제1 핀 활성 영역(9a) 사이의 이격 거리, 상기 제2 게이트 컷 개구부(32b)와 상기 제2 핀 활성 영역(9b) 사이의 이격거리, 상기 제3 게이트 컷 게구부(34)와 상기 제3 핀 활성 영역(11a) 사이의 이격거리, 상기 제3 게이트 컷 개구부(34)와 상기 제4 핀 활성 영역(11a) 사이의 이격거리, 및 상기 엣지 게이트 컷 개구부(36)와 상기 엣지 핀 활성 영역(13) 사이의 이격거리는 서로 동일할 수 있다. 예를 들어, 상기 엣지 게이트 컷 개구부(36)와 상기 엣지 핀 활성 영역(13) 사이의 이격거리(a)는 상기 엣지 핀 활성 영역(13) 상에 에스이지(SEG) 공정을 이용하여 형성되는 반도체 층(도 9b의 45 참조)의 크기(a1)와 공정 마진을 고려한 크기(a2)에 의해 결정될 수 있다. 예를 들어, 상기 공정 마진은 포토리소그래피 공정에서의 미스얼라인 허용 오차, 식각 공정에서 허용 오차, 또는 에스이지(SEG) 공정에서의 허용 오차 등을 고려하여 결정될 수 있다.
상기 엣지 게이트 컷 개구부(36)와 상기 엣지 핀 활성 영역(13) 사이의 이격거리(a)는 상기 엣지 게이트 컷 개구부(36)의 상기 제2 폭(W2) 보다 작을 수 있다.
도 7, 도 8a, 도 8b 및 도 8c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 게이트 컷 마스크(30)를 식각 마스크로 이용하여 상기 복수의 하드 마스크 라인들(21, 24, 27)을 식각하여 복수의 하드 마스크 패턴들을 형성하는 것을 포함할 수 있다.
상기 복수의 하드 마스크 패턴들은 상기 제1 핀 활성 영역(9a)을 가로지르는 제1 하드 마스크 패턴(21a), 상기 제2 핀 활성 영역(9b)을 가로지르는 제2 하드 마스크 패턴(21b), 상기 제1 및 제2 하드 마스크 패턴들(21a, 21b) 사이의 중간 하드 마스크 패턴(21c), 상기 제3 핀 활성 영역(11a)을 가로지르는 제3 하드 마스크 패턴(24a), 상기 제4 핀 활성 영역(11b)을 가로지르는 제4 하드 마스크 패턴(24b), 및 상기 엣지 핀 활성 영역(13)을 가로지르는 엣지 하드 마스크 패턴(27a)을 포함할 수 있다.
상기 제1 하드 마스크 패턴(21a) 및 상기 중간 하드 마스크 패턴(21c) 사이의 이격 거리와, 상기 제2 하드 마스크 패턴(21b) 및 상기 중간 하드 마스크 패턴(21c) 사이의 이격 거리는 상기 제1 및 제2 게이트 컷 개구부들(32a, 32b)의 상기 제1 폭(W1)과 동일할 수 있다. 또한, 상기 중간 하드 마스크 패턴(21c)의 길이는 상기 제1 및 제2 게이트 컷 개구부들(32a, 32b) 사이의 이격 거리(D)와 동일할 수 있다. 따라서, 상기 중간 하드 마스크 패턴(21c)의 상기 길이(D)는 상기 제1 하드 마스크 패턴(21a) 및 상기 중간 하드 마스크 패턴(21c) 사이의 이격 거리(W1) 보다 약 20배 이상의 크기일 수 있다.
상기 제3 및 제4 하드 마스크 패턴들(24a, 24b) 사이의 이격 거리는 상기 제3 게이트 컷 개구부(34)의 상기 제3 폭(W3)과 동일할 수 있다. 상기 제3 및 제4 하드 마스크 패턴들(24a, 24b) 사이의 이격 거리(W3)는 상기 중간 하드 마스크 패턴(21c)의 길이(D) 보다 작을 수 있다. 상기 제3 및 제4 하드 마스크 패턴들(24a, 24b) 사이의 이격 거리(W3)는 상기 제1 하드 마스크 패턴(21a) 및 상기 중간 하드 마스크 패턴(21c) 사이의 이격 거리(W1)의 2배 크기와, 상기 제1 하드 마스크 패턴(21a) 및 상기 중간 하드 마스크 패턴(21c) 사이의 이격 거리(W1)의 20배 크기의 합 보다 작을 수 있다.
이어서, 상기 게이트 컷 마스크(30)를 제거할 수 있다.
도 9a, 도 9b, 도 10a, 도 10b 및 도 10c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 하드 마스크 패턴들(21a, 21b, 21c, 24a, 24b, 27)을 식각 마스크로 이용하여 상기 희생 게이트 층(18)을 식각하여 복수의 희생 게이트 패턴들을 형성하고, 게이트 스페이서들(42)을 형성하는 것을 포함할 수 있다.
상기 복수의 희생 게이트 패턴들은 제1 및 제2 희생 게이트 패턴들(18a, 18b), 중간 희생 게이트 패턴(18c), 제3 및 제4 희생 게이트 패턴들(19a, 19b) 및 엣지 게이트 패턴(20)을 포함할 수 있다.
상기 제1 희생 게이트 패턴(18a)은 상기 제1 하드 마스크 패턴(21a) 하부에 정렬되어 형성될 수 있고, 상기 제2 희생 게이트 패턴(18b)은 상기 제2 하드 마스크 패턴(21b) 하부에 정렬되어 형성될 수 있고, 상기 중간 게이트 패턴(18c)은 상기 중간 하드 마스크 패턴(21c) 하부에 정렬되어 형성될 수 있고, 상기 제3 희생 게이트 패턴(19a)은 상기 제3 하드 마스크 패턴(24a) 하부에 정렬되어 형성될 수 있고, 상기 제4 희생 게이트 패턴(19b)은 상기 제4 하드 마스크 패턴(24b) 하부에 정렬되어 형성될 수 있고, 상기 엣지 희생 게이트 패턴(20)은 상기 엣지 하드 마스크 패턴(27) 하부에 정렬되어 형성될 수 있다.
일 실시예에서, 상기 하드 마스크 패턴들(21a, 21b, 21c, 24a, 24b, 27)을 식각 마스크로 이용하여 상기 희생 게이트 층(18)을 식각한 후, 상기 베이스 절연 층(15)을 식각할 수 있다.
상기 게이트 스페이서들(42)은 상기 희생 게이트 패턴들(18a, 18b, 18c, 19a, 19b, 20)의 측면들, 상기 하드 마스크 패턴들(21a, 21b, 21c, 24a, 24b, 27)의 측면들 및 상기 핀 활성 영역들(9a, 9b, 11a, 11b, 13)의 돌출된 부분들의 측면들 상에 형성될 수 있다. 상기 게이트 스페이서들(42)은 절연성 물질(예를 들어, 실리콘 질화물)로 형성될 수 있다.
도 9a, 도 9b, 도 11a, 도 11b 및 도 11c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 반도체 층들(45)을 형성하는 것을 포함할 수 있다.
상기 반도체 층들(45)을 형성하는 것은 상기 하드 마스크 패턴들(21a, 21b, 21c, 24a, 24b, 27) 및 상기 게이트 스페이서들(42)을 식각 마스크로 이용하여 상기 핀 활성 영역들(9a, 9b, 11a, 11b, 13)을 식각하여 활성 리세스 영역들(44)을 형성하고, 에피택시얼 성장 공정을 진행하는 것을 포함할 수 있다.
상기 반도체 층들(45)은 상기 활성 리세스 영역들(44)을 채우며 상기 핀 활성 영역들(9a, 9b, 11a, 11b, 13)의 상부면 보다 높은 레벨의 상부면을 가질 수 있다. 상기 반도체 층들(45)은 에피택시얼 성장 공정을 이용하여 실리콘 저마늄(SiGe) 또는 실리콘(Si)으로 형성될 수 있다. 상기 반도체 층들(45)은 상기 핀 활성 영역들(9a, 9b, 11a, 11b, 13)의 상부면 보다 돌출된 부분들에서 상기 핀 활성 영역들(9a, 9b, 11a, 11b, 13) 보다 큰 폭을 가질 수 있다.
도 9a, 도 9b, 도 12a, 도 12b 및 도 12c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 평탄화된 층간 절연 층(48)을 형성하고, 복수의 게이트 트렌치들을 형성하는 것을 포함할 수 있다.
상기 평탄화된 층간 절연 층(48)을 형성하는 것은 상기 반도체 층들(45)을 갖는 기판 상에 층간 절연 층을 형성하고, 평탄화 공정을 진행하여 상기 희생 게이트 패턴들(18a, 18b, 19a, 19b, 20)을 노출시키는 것을 포함할 수 있다. 상기 평탄화 공정은 화학 기계적 연마 공정을 포함할 수 있다. 상기 평탄화된 층간 절연 층(48)은 상기 희생 게이트 패턴들(18a, 18b, 18c, 19a, 19b, 20)의 측면들 상에 형성될 수 있다.
상기 하드 마스크 패턴들(21a, 21b, 21c, 24a, 24b, 27)은 상기 평탄화 공정을 진행하는 동안에, 또는 상기 평탄화 공정을 진행 한 후에 제거될 수 있다.
상기 복수의 게이트 트렌치들을 형성하는 것은 상기 평탄화된 층간 절연 층(48) 및 상기 게이트 스페이서들(42)을 식각 마스크로 이용하여 상기 희생 게이트 패턴들(18a, 18b, 18c, 19a, 19b, 20) 및 상기 베이스 절연 층(15)을 식각하여 제거하는 것을 포함할 수 있다.
상기 게이트 트렌치들은 제1 게이트 트렌치(51a), 제2 게이트 트렌치(51b), 중간 게이트 트렌치(51c), 제3 게이트 트렌치(53a), 제4 게이트 트렌치(53b) 및 엣지 게이트 트렌치(55)를 포함할 수 있다.
상기 제1 게이트 트렌치(51a)는 상기 제1 희생 게이트 패턴(18a) 및 상기 제1 희생 게이트 패턴(18a) 하부의 상기 베이스 절연 층(15)을 식각하여 형성되며, 상기 제1 핀 활성 영역(9a)을 노출시킬 수 있다. 상기 제1 게이트 트렌치(51b)는 상기 제2 희생 게이트 패턴(18b) 및 상기 제2 희생 게이트 패턴(18b) 하부의 상기 베이스 절연 층(15)을 식각하여 형성되며, 상기 제2 핀 활성 영역(9b)을 노출시킬 수 있다. 상기 중간 게이트 트렌치(51c)는 상기 중간 희생 게이트 패턴(18c) 및 상기 중간 희생 게이트 패턴(18c) 하부의 상기 베이스 절연 층(15)을 식각하여 형성되며, 상기 복수의 핀 활성 영역들과 중첩하지 않으면서 상기 소자분리 영역(7)을 노출시킬 수 있다. 상기 제3 게이트 트렌치(53a)는 상기 제3 희생 게이트 패턴(19a) 및 상기 제3 희생 게이트 패턴(19a) 하부의 상기 베이스 절연 층(15)을 식각하여 형성되며, 상기 제3 핀 활성 영역(11a)을 노출시킬 수 있다. 상기 제4 게이트 트렌치(53b)는 상기 제4 희생 게이트 패턴(19b) 및 상기 제3 희생 게이트 패턴(19b) 하부의 상기 베이스 절연 층(15)을 식각하여 형성되며, 상기 제3 핀 활성 영역(11b)을 노출시킬 수 있다. 상기 엣지 게이트 트렌치(55)는 상기 엣지 희생 게이트 패턴(20) 및 상기 엣지 희생 게이트 패턴(20) 하부의 상기 베이스 절연 층(15)을 식각하여 형성되며, 상기 엣지 핀 활성 영역(13)을 노출시킬 수 있다.
도 13a, 도 13b 및 도 13c를 참조하면, 본 발명의 일 실시예에 따른 반도체 소자를 형성하는 방법은 상기 복수의 게이트 트렌치들(51a, 51b, 51c, 53a, 53b, 55)을 채우는 복수의 게이트 구조체들(70a, 70b, 70c, 71a, 71b, 72)을 형성하는 것을 포함할 수 있다.
상기 복수의 게이트 구조체들(70a, 70b, 70c, 71a, 71b, 72)의 각각은 게이트 유전체(60) 및 게이트 전극(65)을 포함할 수 있다. 상기 게이트 유전체(60)는 상기 게이트 전극(65)의 측면 및 바닥면을 둘러쌀 수 있다. 상기 게이트 유전체(60)는 증착 공정으로 형성할 수 있는 고유전체(higk-k dielectric layer)를 포함할 수 있다. 상기 게이트 전극(65)은 도전성 물질들, 예를 들어 금속 질화물(예를 들어, TiN 또는 WN 등) 및/또는 금속 물질(예를 들어, W 등)을 포함할 수 있다.
상기 복수의 게이트 구조체들(70a, 70b, 70c, 71a, 71b, 72)은 상기 제1 게이트 트렌치(51a)를 채우는 제1 게이트 구조체(70a), 상기 제2 게이트 트렌치(51b)를 채우는 제2 게이트 구조체(70b), 상기 중간 게이트 트렌치(51c)를 채우는 중간 게이트 구조체(70c), 상기 제3 게이트 트렌치(53a)를 채우는 제3 게이트 구조체(71a), 상기 제4 게이트 트렌치(53b)를 채우는 제4 게이트 구조체(71b) 및 상기 엣지 게이트 트렌치(55)를 채우는 엣지 게이트 구조체(72)를 포함할 수 있다.
상기 제1 게이트 구조체(70a)는 상기 제1 핀 활성 영역(9a)을 가로지를 수 있고, 상기 제2 게이트 구조체(70b)는 상기 제2 핀 활성 영역(9b)을 가로지를 수 있고, 상기 제3 게이트 구조체(71a)는 상기 제3 핀 활성 영역(11a)을 가로지를 수 있고, 상기 제4 게이트 구조체(71b)는 상기 제4 핀 활성 영역(11b)을 가로지를 수 있고, 상기 엣지 게이트 구조체(72)는 상기 엣지 핀 활성 영역(13)을 가로지를 수 있다. 상기 중간 게이트 구조체(70c)는 상기 제1 및 제2 게이트 구조체들(70a, 70b) 사이에 형성되며 상기 소자분리 영역(7) 상에 형성될 수 있다. 상기 중간 게이트 구조체(70c)는 상기 복수의 핀 활성 영역들과 중첩하지 않을 수 있다.
본 발명의 기술적 사상의 일 실시예에 따른 반도체 소자 형성 방법은 노듈(nodule) 불량을 방지할 수 있는 방법을 제공할 수 있다. 도 5a, 도 5b, 도 6a, 도 6b 및 도 6c에서 설명한 것과 같은 상기 게이트 컷 개구부들(32a, 32b, 34, 36)을 갖는 상기 게이트 컷 마스크(30)을 이용하여 공정을 진행함으로써, 반도체 소자의 수율을 향상시키어 생산성을 증가시킬 수 있다. 예를 들어, 상기 엣지 게이트 컷 개구부(도 5a 및 도 5b의 36)와 같은 모양/크기로 형성함으로써, 상기 반도체 층(45)을 형성하기 위한 에스이지(SEG) 공정 중에 상기 엣지 희생 게이트 패턴(20)의 끝 부분의 측면에서 발생하는 노듈(nodule) 불량을 감소시킬 수 있다. 또한, 상기 제1 및 제2 게이트 컷 개구부들(도 5a 및 도 5b의 32a, 32b)과 같은 모양/크기로 형성함으로써, 상기 반도체 층(45)을 형성하기 위한 에스이지(SEG) 공정 중에 상기 제1 및 제2 희생 게이트 패턴들(21a, 21b)의 끝 부분들의 측면들에서 발생하는 노듈(nodule) 불량을 감소시킬 수 있다. 또한, 상기 중간 희생 게이트 패턴(21c)은 상기 반도체 층(45)을 형성하기 위한 에스이지(SEG) 공정 중에 상기 중간 희생 게이트 패턴(21c)에 인접하는 위치에 있는 상기 제3 및 제4 희생 게이트 패턴들(24a, 24b)의 끝 부분들의 측면들에서 발생하는 노듈(nodule) 불량을 감소시킬 수 있다. 따라서, 이러한 불량들을 감소시킴으로써 생산성을 증가시킬 수 있다.
도 14a는 본 발명의 기술적 사상의 일 실시예에 의한 반도체 모듈(100)을 개념적으로 도시한 도면이다. 도 14a를 참조하면, 본 발명의 일 실시예에 의한 반도체 모듈(100)은, 모듈 기판(110) 상에 실장된 프로세서(120) 및 반도체 소자들(130)을 포함할 수 있다. 상기 모듈 기판(110)의 적어도 한 변에는 전도성 입출력 터미널들(140)이 배치될 수 있다.
상기 프로세서(120) 또는 상기 반도체 소자들(130)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자를 포함할 수 있다.
도 14b 및 도 14c의 각각은 본 발명의 기술적 사상의 실시예에 의한 전자 시스템을 개념적으로 도시한 블록다이어그램들이다.
우선, 도 14b를 참조하면, 본 발명의 실시예에 의한 전자 시스템(200)은 바디(210), 디스플레이 유닛(260), 및 외부 장치(270)를 포함할 수 있다. 상기 바디(210)는 마이크로 프로세서 유닛(Micro Processor Unit; 220), 파워 공급부(Power Supply; 230), 기능 유닛(Function Unit; 240), 및/또는 디스플레이 컨트롤 유닛(Display Control Unit; 250)을 포함할 수 있다. 상기 바디(210)는 인쇄 회로기판(PCB) 등을 갖는 시스템 보드 또는 마더 보드(Mother Board), 및/또는 케이스(case)를 포함할 수 있다. 상기 마이크로 프로세서 유닛(220), 상기 파워 공급부(230), 상기 기능 유닛(240), 및 상기 디스플레이 컨트롤 유닛(250)은 상기 바디(210)의 상면 또는 내부에 실장 또는 배치될 수 있다. 상기 바디(210)의 상면 혹은 상기 바디(210)의 내/외부에 디스플레이 유닛(260)이 배치될 수 있다. 상기 디스플레이 유닛(260)은 디스플레이 컨트롤 유닛(250)에 의해 프로세싱된 이미지를 표시할 수 있다. 예를 들어, 상기 디스플레이 유닛(260)은 LCD (liquid crystal display), AMOLED(active matrix organic light emitting diodes), 또는 다양한 디스플레이 패널을 포함할 수 있다. 상기 디스플레이 유닛(260)은 터치 스크린을 포함할 수 있다. 따라서, 상기 디스플레이 유닛(260)은 입출력 기능을 가질 수 있다. 상기 파워 공급부(230)는 전류 또는 전압을 상기 마이크로 프로세서 유닛(220), 상기 기능 유닛(240), 상기 디스플레이 컨트롤 유닛(250) 등으로 공급할 수 있다. 상기 파워 공급부(230)는 충전 배터리, 건전지용 소켓, 또는 전압/전류 변환기를 포함할 수 있다. 상기 마이크로 프로세서 유닛(220)은 상기 파워 공급부(230)로부터 전압을 공급받아 상기 기능 유닛(240)과 상기 디스플레이 유닛(260)을 제어할 수 있다. 예를 들어, 상기 마이크로 프로세서 유닛(220)은 CPU 또는 AP (application processor)를 포함할 수 있다. 상기 기능 유닛(240)은 터치 패드, 터치 스크린, 휘발성/비휘발성 메모리, 메모리 카드 컨트롤러, 카메라, 라이트, 음성 및 동영상 재생 프로세서, 무선 송수신 안테나, 스피커, 마이크, USB 포트, 기타 다양한 기능을 가진 유닛을 포함할 수 있다.
상기 마이크로 프로세서 유닛(220) 또는 상기 기능 유닛(240)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자를 포함할 수 있다.
다음으로, 도 14c를 참조하면, 본 발명의 일 실시예에 의한 전자 시스템(300)은 버스(320)를 통하여 데이터 통신을 수행하는 마이크로프로세서(314), 메모리 시스템(312) 및 유저 인터페이스(318)를 포함할 수 있다. 상기 마이크로프로세서(314)는 CPU 또는 AP를 포함할 수 있다. 상기 전자 시스템(300)은 상기 마이크로프로세서(314)와 직접적으로 통신하는 상기 램(316)을 더 포함할 수 있다. 상기 마이크로프로세서(314) 및/또는 상기 램(316)은 단일 패키지 내에 조립될 수 있다. 상기 유저 인터페이스(318)는 상기 전자 시스템(300)으로 정보를 입력하거나 또는 상기 전자 시스템(300)으로부터 정보를 출력하는데 사용될 수 있다. 예를 들어, 상기 유저 인터페이스(318)는 터치 패드, 터치 스크린, 키보드, 마우스, 스캐너, 음성 디텍터, CRT(cathode ray tube) 모니터, LCD, AMOLED, PDP(plasma display panel), 프린터, 라이트, 또는 기타 다양한 입출력 장치들을 포함할 수 있다. 상기 메모리 시스템(312)은 상기 마이크로프로세서(314) 동작용 코드들, 상기 마이크로프로세서(314)에 의해 처리된 데이터, 또는 외부 입력 데이터를 저장할 수 있다. 상기 메모리 시스템(312)은 메모리 컨트롤러, 하드 디스크, 또는 SSD(solid state drive)를 포함할 수 있다.
상기 마이크로프로세서(314), 상기 램(316), 및/또는 상기 메모리 시스템(312)은 본 발명의 기술적 사상의 실시예들에 따른 반도체 소자 형성 방법에 의해 형성된 반도체 소자를 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시 예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시 예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
3: 반도체 기판 7 : 소자분리 영역
9a, 9b, 11a, 11b : 제1 내지 제4 핀 활성 영역들
13 : 엣지 핀 활성 영역
21, 24 : 제1 및 제2 하드 마스크 라인들
27 : 엣지 하드 마스크 라인 30 : 게이트 컷 마스크
32a, 32b, 34 : 제1 내지 제3 게이트 컷 개구부들
36 : 엣지 게이트 컷 개구부
21a, 21b, 24a, 24b : 제1 내지 제4 하드 마스크 패턴들
21c : 중간 하드 마스크 패턴 27a : 엣지 하드 마스크 패턴
42 : 게이트 스페이서
18a, 18b, 19a, 19b : 제1 내지 제4 희생 게이트 패턴들
18c : 중간 희생 게이트 패턴 20 : 엣지 희생 게이트 패턴
44 : 활성 리세스 영역 45 : 반도체 층
70a, 70b, 71a, 71b : 제1 내지 제4 게이트 구조체들
70c : 중간 게이트 구조체 72 : 엣지 게이트 구조체

Claims (10)

  1. 반도체 기판 상에 제1 방향으로 연장되는 복수의 핀 활성 영역들을 한정하는 소자분리 영역을 형성하되, 상기 복수의 핀 활성 영역들은 제1 거리만큼 서로 이격된 제1 및 제2 핀 활성 영역들, 상기 제1 거리보다 작은 제2 거리만큼 이격된 제3 및 제4 핀 활성 영역들, 및 엣지 핀 활성 영역을 포함하고,
    상기 소자분리 영역을 갖는 반도체 기판 상에 희생 게이트 층을 형성하고,
    상기 희생 게이트 층 상에 복수의 하드 마스크 라인들을 형성하되, 상기 복수의 하드 마스크 라인들은 상기 제1 및 제2 핀 활성 영역들을 가로지르는 제1 하드 마스크 라인, 상기 제3 및 제4 핀 활성 영역들을 가로지르는 제2 하드 마스크 라인, 및 상기 엣지 핀 활성 영역을 가로지르는 엣지 하드 마스크 라인을 포함하고,
    상기 하드 마스크 라인들을 갖는 반도체 기판 상에 복수의 게이트 컷 개구부들을 갖는 게이트 컷 마스크를 형성하되, 상기 복수의 게이트 컷 개구부들은 제1 및 제2 게이트 컷 개구부들, 및 엣지 게이트 컷 개구부를 포함하고, 상기 제1 및 제2 게이트 컷 개구부들 및 상기 엣지 게이트 컷 개구부는 서로 평행한 라인 모양들이고, 상기 제1 및 제2 게이트 컷 개구부들은 서로 이격되며 상기 제1 및 제2 핀 활성 영역들 사이의 상기 희생 게이트 층 상의 상기 제1 하드 마스크 라인을 노출시키고, 상기 엣지 게이트 컷 개구부는 상기 엣지 핀 활성 영역과 중첩하지 않으며 상기 엣지 하드 마스크 라인의 끝 부분을 노출시키고, 상기 제1 및 제2 게이트 컷 개구부들의 각각은 제1 폭을 갖도록 형성되고, 상기 엣지 게이트 컷 개구부는 상기 제1 폭 보다 크면서 상기 제1 폭의 2배 보다 작은 제2 폭으로 형성되고,
    상기 게이트 컷 마스크를 식각 마스크로 이용하여 상기 하드 마스크 라인들을 식각하여 하드 마스크 패턴들을 형성하고,
    상기 게이트 컷 마스크를 제거하는 것을 포함하는 반도체 소자 형성 방법.
  2. 제 1 항에 있어서,
    상기 게이트 컷 마스크는 제3 게이트 컷 개구부를 더 포함하되,
    상기 제3 게이트 컷 개구부는 상기 제3 및 제4 핀 활성 영역들 사이의 상기 희생 게이트 층 상의 상기 제2 하드 마스크 라인을 노출시키고,
    상기 제3 게이트 컷 개구부는 상기 제2 폭 보다 큰 제3 폭을 갖는 반도체 소자 형성 방법.
  3. 제 2 항에 있어서,
    상기 제3 게이트 컷 개구부는 상기 제1 폭 보다 크면서 상기 제1 폭의 2배 크기와 상기 제1 폭의 20배 크기의 합 보다 작은 폭을 갖는 반도체 소자 형성 방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 게이트 컷 개구부들의 이격 거리는 상기 제1 폭 보다 20배 이상의 크기인 반도체 소자 형성 방법.
  5. 제 1 항에 있어서,
    상기 엣지 게이트 컷 개구부는 상기 엣지 핀 활성 영역과 평행하며 서로 마주보는 제1 및 제2 측벽들을 갖고, 상기 엣지 게이트 컷 개구부의 상기 제1 측벽은 상기 엣지 하드 마스크 라인과 중첩하고, 상기 엣지 게이트 컷 개구부의 상기 제2 측벽은 상기 엣지 하드 마스크 라인과 중첩하지 않는 반도체 소자 형성 방법.
  6. 제 5 항에 있어서,
    상기 엣지 게이트 컷 개구부의 상기 제1 측벽과 상기 엣지 하드 마스크 라인의 끝 부분 사이의 이격 거리는 상기 엣지 게이트 컷 개구부의 상기 제2 측벽과 상기 엣지 하드 마스크 라인의 끝 부분 사이의 이격 거리보다 큰 반도체 소자 형성 방법.
  7. 제 5 항에 있어서,
    상기 엣지 게이트 컷 개구부의 상기 제1 측벽과 상기 엣지 하드 마스크 라인의 끝 부분 사이의 이격 거리는 상기 제1 및 제2 게이트 컷 개구부들의 상기 제1 폭과 동일한 크기인 반도체 소자 형성 방법.
  8. 반도체 기판 상에 제1 방향으로 연장되는 복수의 핀 활성 영역들을 한정하는 소자분리 영역을 형성하되, 상기 복수의 핀 활성 영역들은 제1 거리만큼 서로 이격된 제1 및 제2 핀 활성 영역들, 상기 제1 거리보다 작은 제2 거리만큼 서로 이격된 제3 및 제4 핀 활성 영역들, 및 엣지 핀 활성 영역을 포함하고,
    상기 소자분리 영역을 갖는 반도체 기판 상에 희생 게이트 층을 형성하고,
    상기 희생 게이트 층 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 복수의 하드 마스크 라인들을 형성하되, 상기 복수의 하드 마스크 라인들은 상기 제1 및 제2 핀 활성 영역들을 가로지르는 제1 하드 마스크 라인, 상기 제3 및 제4 핀 활성 영역들을 가로지르는 제2 하드 마스크 라인, 및 상기 엣지 핀 활성 영역을 가로지르며 상기 소자분리 영역 상으로 연장된 엣지 하드 마스크 라인을 포함하고,
    상기 복수의 하드 마스크 라인들을 갖는 반도체 기판 상에 복수의 게이트 컷 개구부들을 갖는 게이트 컷 마스크를 형성하되, 상기 복수의 게이트 컷 개구부들은 상기 제1 및 제2 핀 활성 영역들 사이의 상기 희생 게이트 층 상에 형성되며 상기 제1 하드 마스크 라인을 노출시키고 상기 제1 방향으로 서로 평행한 제1 및 제2 게이트 컷 개구부들, 및 상기 제3 및 제4 핀 활성 영역들 사이의 상기 희생 게이트 층 상에 형성되며 상기 제2 하드 마스크 라인을 노출시키는 제3 게이트 컷 개구부를 포함하고, 상기 제1 및 제2 게이트 컷 개구부들의 각각은 제1 폭으로 형성되고, 상기 제1 및 제2 게이트 컷 개구부들 사이의 이격 거리는 상기 제1 폭의 20배 이상의 크기로 형성되고,
    상기 게이트 컷 마스크를 식각 마스크로 이용하여 상기 하드 마스크 라인들을 식각하여 하드 마스크 패턴들을 형성하고,
    상기 게이트 컷 마스크를 제거하는 것을 포함하는 반도체 소자 형성 방법.
  9. 제 8 항에 있어서,
    상기 복수의 게이트 컷 개구부들은 상기 엣지 핀 활성 영역과 평행한 라인 모양이며 상기 엣지 핀 활성 영역과 중첩하지 않고 상기 엣지 하드 마스크 라인을 노출시키는 엣지 게이트 컷 개구부를 더 포함하되,
    상기 엣지 게이트 컷 개구부는 상기 엣지 핀 활성 영역과 평행하며 서로 마주보는 제1 및 제2 측벽들을 갖고, 상기 엣지 게이트 컷 개구부의 상기 제1 측벽은 상기 엣지 하드 마스크 라인과 중첩하고, 상기 엣지 게이트 컷 개구부의 상기 제2 측벽은 상기 엣지 하드 마스크 라인과 중첩하지 않고, 상기 엣지 게이트 컷 개구부의 상기 제1 측벽과 상기 엣지 하드 마스크 라인의 끝 부분 사이의 이격 거리는 상기 엣지 게이트 컷 개구부의 상기 제2 측벽과 상기 엣지 하드 마스크 라인의 끝 부분 사이의 이격 거리보다 큰 반도체 소자 형성 방법.
  10. 제 9 항에 있어서,
    상기 제1 게이트 컷 개구부와 상기 제1 핀 활성 영역 사이의 이격 거리, 상기 제2 게이트 컷 개구부와 상기 제2 핀 활성 영역 사이의 이격거리, 상기 제3 게이트 컷 게구부와 상기 제3 핀 활성 영역 사이의 이격거리, 상기 제3 게이트 컷 개구부와 상기 제4 핀 활성 영역 사이의 이격거리, 및 상기 엣지 게이트 컷 개구부와 상기 엣지 핀 활성 영역 사이의 이격거리는 모두 동일한 반도체 소자 형성 방법.
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