KR20110064661A - 반도체소자의 제조방법 - Google Patents

반도체소자의 제조방법 Download PDF

Info

Publication number
KR20110064661A
KR20110064661A KR1020090121349A KR20090121349A KR20110064661A KR 20110064661 A KR20110064661 A KR 20110064661A KR 1020090121349 A KR1020090121349 A KR 1020090121349A KR 20090121349 A KR20090121349 A KR 20090121349A KR 20110064661 A KR20110064661 A KR 20110064661A
Authority
KR
South Korea
Prior art keywords
patterns
mask
pattern
spacer
forming
Prior art date
Application number
KR1020090121349A
Other languages
English (en)
Inventor
심재황
박윤문
김건수
송민성
이영호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020090121349A priority Critical patent/KR20110064661A/ko
Priority to US12/904,363 priority patent/US8183152B2/en
Publication of KR20110064661A publication Critical patent/KR20110064661A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/0035—Multiple processes, e.g. applying a further resist layer on an already in a previously step, processed pattern or textured surface
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70466—Multiple exposures, e.g. combination of fine and coarse exposures, double patterning or multiple exposures for printing a single feature
    • G—PHYSICS
    • G03—PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03F—PHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00—Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/70—Microphotolithographic exposure; Apparatus therefor
    • G03F7/70425—Imaging strategies, e.g. for increasing throughput or resolution, printing product fields larger than the image field or compensating lithography- or non-lithography errors, e.g. proximity correction, mix-and-match, stitching or double patterning
    • G03F7/70475—Stitching, i.e. connecting image fields to produce a device field, the field occupied by a device such as a memory chip, processor chip, CCD, flat panel display
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/40—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region
    • H10B41/41—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the peripheral circuit region of a memory region comprising a cell select transistor, e.g. NAND
    • Y—GENERAL TAGGING OF NEW TECHNOLOGICAL DEVELOPMENTS; GENERAL TAGGING OF CROSS-SECTIONAL TECHNOLOGIES SPANNING OVER SEVERAL SECTIONS OF THE IPC; TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10—TECHNICAL SUBJECTS COVERED BY FORMER USPC
    • Y10S—TECHNICAL SUBJECTS COVERED BY FORMER USPC CROSS-REFERENCE ART COLLECTIONS [XRACs] AND DIGESTS
    • Y10S438/00—Semiconductor device manufacturing: process
    • Y10S438/942—Masking
    • Y10S438/947—Subphotolithographic processing

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Semiconductor Memories (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

반도체소자의 제조방법을 제공한다. 이 방법은 기판 상에 도전성 막을 형성하는 것을 포함한다. 상기 도전성 막 상에 마스크 막을 형성한다. 상기 마스크 막 상에 서로 이격된 제1 패턴들 및 상기 제1 패턴들의 한쪽 옆의 제2 패턴을 형성한다. 여기서, 상기 제2 패턴은 서로 평행한 제1 부분 및 제2 부분을 포함한다. 상기 제1 패턴들의 한쪽 끝부분들과 각각 중첩하는 제1 보조 마스크들을 형성함과 아울러, 상기 제2 패턴의 상기 제1 부분과 상기 제2 부분 사이를 덮는 제2 보조 마스크를 형성하되, 상기 제2 보조 마스크의 서로 마주보는 측벽들은 상기 제1 및 제2 부분들 상에 위치한다. 상기 제1 및 제2 패턴들 및 상기 제1 및 제2 보조 마스크를 식각 마스크로 이용하여 상기 마스크 막을 식각하여, 상기 제1 패턴들 및 상기 제1 보조 마스크들의 하부들에 잔존하는 제1 마스크 패턴들을 형성함과 아울러, 상기 제2 패턴 및 상기 제2 보조 마스크의 하부에 잔존하는 제2 마스크 패턴을 형성한다. 상기 제1 및 제2 패턴들 및 상기 제1 및 제2 보조 마스크들을 제거한다. 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 이용하여 상기 도전성 막을 식각하여 상기 제1 마스크 패턴들 하부에 잔존하는 제1 도전성 패턴들 및 상기 제2 마스크 패턴 하부에 잔존하는 제2 도전성 패턴을 형성한다.

Description

반도체소자의 제조방법{Method of fabricating semiconductor device}
본 발명은 반도체소자에 관한 것으로, 특히 서로 다른 폭을 갖는 패턴들을 갖는 반도체소자의 제조방법에 관한 발명이다.
반도체 소자의 집적도 및 성능을 향상시키기 위하여, 수준 높은 반도체 공정 기술이 요구된다.
본 발명이 이루고자 하는 기술적 과제는 서로 다른 폭을 갖는 배선들 사이의 간격을 일정하게 할 수 있는 반도체소자의 제조방법을 제공하는데 있다.
본 발명의 일 양태에 따르면, 서로 다른 폭을 갖는 도전성 패턴들을 포함하는 반도체소자의 제조방법을 제공한다. 이 방법은 기판 상에 도전성 막을 형성하는 것을 포함한다. 상기 도전성 막 상에 마스크 막을 형성한다. 상기 마스크 막 상에 서로 이격된 제1 패턴들 및 상기 제1 패턴들의 한쪽 옆의 제2 패턴을 형성한다. 여기서, 상기 제2 패턴은 서로 평행한 제1 부분 및 제2 부분을 포함한다. 상기 제1 패턴들의 한쪽 끝부분들과 각각 중첩하는 제1 보조 마스크들을 형성함과 아울러, 상기 제2 패턴의 상기 제1 부분과 상기 제2 부분 사이를 덮는 제2 보조 마스크를 형성하되, 상기 제2 보조 마스크의 서로 마주보는 측벽들은 상기 제1 및 제2 부분들 상에 위치한다. 상기 제1 및 제2 패턴들 및 상기 제1 및 제2 보조 마스크를 식각 마스크로 이용하여 상기 마스크 막을 식각하여, 상기 제1 패턴들 및 상기 제1 보조 마스크들의 하부들에 잔존하는 제1 마스크 패턴들을 형성함과 아울러, 상기 제2 패턴 및 상기 제2 보조 마스크의 하부에 잔존하는 제2 마스크 패턴을 형성한다. 상기 제1 및 제2 패턴들 및 상기 제1 및 제2 보조 마스크들을 제거한다. 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 이용하여 상기 도전성 막을 식각하여 상기 제1 마스크 패턴들 하부에 잔존하는 제1 도전성 패턴들 및 상기 제2 마스크 패턴 하부에 잔존하는 제2 도전성 패턴을 형성한다.
몇몇 실시예들에서, 상기 제2 패턴의 상기 제1 및 제2 부분들과 상기 제1 패턴들은 서로 동일한 폭을 가질 수 있다.
다른 실시예에서, 서로 인접하는 상기 제1 도전성 패턴들은 제1 거리만큼 이격되고, 상기 제2 도전성 패턴과 인접하는 상기 제1 도전성 패턴은 상기 제2 도전성 패턴으로부터 상기 제1 거리와 실질적으로 동일한 거리만큼 이격될 수 있다.
또 다른 실시예에서, 상기 제1 및 제2 패턴들을 형성하는 것은 상기 마스크 막 상에 서로 이격된 제1 및 제2 희생 패턴들을 형성하고, 상기 제1 희생 패턴의 측벽을 둘러싸는 링 형태의 제1 스페이서를 형성함과 아울러, 상기 제2 희생 패턴의 측벽을 둘러싸는 제2 스페이서를 형성하고, 상기 제1 스페이서의 양 끝부분을 절단하여 서로 이격된 제1 스페이서 패턴들을 형성하고, 상기 제1 및 제2 스페이서들을 형성한 후에, 또는 상기 제1 스페이서 패턴들을 형성한 후에, 상기 제1 및 제2 희생 패턴들을 제거하는 것을 포함할 수 있다. 여기서, 상기 제1 스페이서 패턴들은 제1 패턴들로 정의되고, 상기 제2 스페이서는 상기 제2 패턴으로 정의될 수 있다.
본 발명의 다른 양태에 따르면, 서로 다른 폭을 갖는 패턴들을 포함하는 반도체소자의 제조방법을 제공한다. 이 방법은 기판 상에 하지막(underlying layer)을 형성하는 것을 포함한다. 상기 하지막 상에 마스크 막 및 희생 막을 차례로 형성한다. 상기 희생막을 패터닝하여 서로 이격된 제1 희생 패턴들 및 상기 제1 희생 패턴들 사이에 하나 또는 복수의 제2 희생 패턴들을 형성하되, 상기 제2 희생 패턴 들은 상기 제1 희생 패턴들 중 선택된 두 개의 제1 희생 패턴들 사이에 형성된다. 상기 제1 및 제2 희생 패턴들의 측벽들을 각각 둘러싸는 제1 및 제2 스페이서들을 형성한다. 상기 제1 및 제2 희생 패턴들을 제거한다. 상기 제1 스페이서들의 양 끝부분들을 절단하여, 서로 이격된 스페이서 패턴들을 형성한다. 상기 스페이서 패턴들의 어느 한쪽 끝부분들과 각각 중첩하는 제1 보조 마스크들을 형성함과 아울러, 상기 제2 스페이서들의 적어도 일부를 덮는 제2 보조 마스크들을 형성한다. 상기 스페이서 패턴들, 상기 제2 스페이서들, 및 상기 제1 및 제2 보조 마스크들을 식각마스크로 이용하여 상기 마스크 막을 식각하여 상기 스페이서 패턴들 및 상기 제1 보조 마스크들의 하부들에 잔존하는 제1 마스크 패턴들을 형성함과 아울러, 상기 제2 스페이서들 및 상기 제2 보조 마스크들의 하부에 잔존하는 제2 마스크 패턴들을 형성한다. 상기 제1 및 제2 보조 마스크들 및 상기 스페이서 패턴들을 제거한다. 상기 제1 및 제2 마스크 패턴들을 식각 마스크로 이용하여 상기 하지막을 식각하여 제1 및 제2 하지막 패턴들(underlying patterns)을 형성한다.
몇몇 실시예들에서, 상기 제1 희생 패턴들의 각각은 라인 형상의 제1 부분을 포함하고, 상기 제1 희생 패턴들의 양 끝부분들 중 어느 한쪽 끝부분들은 상기 제1 부분 보다 큰 폭을 갖도록 형성될 수 있다.
다른 실시예에서, 상기 제2 희생 패턴들의 각각은 서로 평행한 라인 패턴들을 포함할 수 있다.
상기 제1 희생 패턴들은 상기 제1 라인 패턴들과 평행한 부분을 갖고, 상기 라인 패턴들과 평행한 상기 제1 희생 패턴들의 부분들은 상기 라인 패턴들과 동일 한 폭을 가질 수 있다.
상기 라인 패턴들의 양 끝부분들 중 적어도 어느 한쪽 방향의 끝부분들은 서로 연결될 수 있다.
또 다른 실시예들에서, 상기 제2 희생 패턴들의 각각은 상기 제1 희생 패턴들보다 큰 폭을 갖는 라인 형태로 형성될 수 있다.
또 다른 실시예들에서, 상기 제2 스페이서들의 각각은 상기 스페이서 패턴들과 평행한 제1 및 제2 부분들을 포함하고, 상기 제2 보조 마스크들은 상기 제2 스페이서들의 상기 제1 및 제2 부분들 사이를 덮고, 상기 스페이서 패턴들과 평행한 상기 제2 보조 마스크들 각각의 측벽들은 상기 제1 및 제2 부분들 상에 위치할 수 있다.
또 다른 실시예들에서, 상기 제1 하지막 패턴들의 각각은 제1 폭을 갖는 배선 영역과, 상기 제1 하지막 패턴들의 한쪽 끝부분들에 제공되며 상기 배선 영역보다 큰 폭을 갖는 패드 영역을 포함하고, 상기 제2 하지막 패턴들의 각각은 상기 제1 폭보다 큰 제2 폭을 갖도록 형성될 수 있다.
또 다른 실시예들에서, 서로 인접하는 상기 제1 하지막 패턴들은 제1 거리 만큼 이격되고, 상기 제2 하지막 패턴들과 인접하는 상기 제1 하지막 패턴들은 상기 제2 하지막 패턴들로부터 상기 제1 거리와 같은 거리 만큼 이격될 수 있다.
또 다른 실시예들에서, 상기 제2 하지막 패턴들에 인접하는 제1 하지막 패턴들은 상기 제2 하지막 패턴들으로부터 제1 거리 만큼 이격되고, 서로 인접하는 상기 제2 하지막 패턴들은 상기 제1 거리 보다 큰 제2 거리 만큼 이격되는 반도체소 자의 제조방법.
또 다른 실시예들에서, 상기 제1 및 제2 마스크 패턴들을 형성하는 것은 상기 마스크 막을 차례로 적층된 하부 마스크 막 및 상부 마스크 막을 포함하도록 형성하되, 상기 상부 및 하부 마스크 막들은 서로 다른 물질을 포함하고, 상기 스페이서 패턴들, 상기 제2 스페이서들, 및 상기 제1 및 제2 보조 마스크들을 식각마스크로 이용하여 상기 상부 마스크 막을 식각하여 상부 마스크 패턴들을 형성하고, 상기 상부 마스크 패턴들 하부의 상기 하부 마스크 막을 식각하여, 하부 마스크 패턴들을 형성하는 것을 포함할 수 있다.
상기 보조 마스크들은 상기 상부 마스크 패턴들을 형성하는 동안에 제거되고, 상기 스페이서 패턴들, 및 상기 제2 스페이서들은 상기 하부 마스크 패턴들을 형성하는 동안에 제거되고, 상기 상부 마스크 패턴들은 상기 하지막 패턴들을 형성하는 동안에 제거될 수 있다.
또 다른 실시예들에서, 상기 제1 및 제2 스페이서들의 양 쪽 끝부분을 절단하기 위한 사진 및 식각 공정을 이용하여, 상기 제2 스페이서들의 어느 한쪽 끝부분을 절단하는 것을 더 포함하되, 상기 제1 및 제2 하지막 패턴들의 한쪽 끝부분들은 정렬될 수 있다.
또 다른 실시예들에서, 상기 보조 마스크들을 형성하는 동안에, 주변 마스크를 형성하고, 상기 마스크 패턴들을 형성하는 동안에, 상기 주변 마스크를 식각마스크로 이용하여 상기 마스크 막를 식각하여 주변 마스크 패턴을 형성하고, 상기 보조 마스크들을 제거하는 동안에, 상기 주변 마스크를 제거하고, 상기 제1 및 제2 하지막 패턴들을 형성하는 동안에, 상기 주변 마스크 패턴을 식각 마스크로 이용하여 상기 하지 막을 식각하여 주변 패턴을 형성하는 것을 더 포함할 수 있다.
상기 제1 하지막 패턴들은 메모리 소자의 셀 어레이 영역 내의 셀 게이트 라인들이고, 상기 제2 하지막 패턴들은 선택 게이트 라인들이고, 상기 주변 패턴은 포토리소그래피 공정 얼라인 키(photo-lithography process align key), 저항 소자, 커패시터 전극 및 주변 트랜지스터의 게이트 전극 중 어느 하나일 수 있다.
본 발명의 또 다른 양태에 따르면, 반도체소자의 제조방법을 제공한다. 이 방법은 기판 상에 하지막(underlying layer)을 형성하는 것을 포함한다. 상기 하지막 상에 차례로 적층된 제1 및 제2 마스크 막들을 형성한다. 상기 제2 마스크 막 상에 제1 거리 만큼 서로 이격된 제1 스페이서 패턴들을 형성함과 아울러, 상기 제1 스페이서 패턴들과 상기 제1 거리 만큼 이격된 제2 스페이서 패턴을 형성하되, 상기 제2 스페이서 패턴은 서로 평행한 제1 및 제2 부분들을 갖는다. 상기 제1 마스크 막의 소정 영역이 노출되도록 상기 제2 마스크 막을 식각하여, 상기 제1 스페이서 패턴들 하부에 제1 상부 마스크 패턴들을 형성하고, 상기 제2 스페이서 패턴 하부에 제2 상부 마스크 패턴을 형성한다. 상기 제1 상부 마스크 패턴들과 인접하지 않는 상기 제2 상부 마스크 패턴의 측벽은 상기 제1 상부 마스크 패턴들과 인접하는 상기 제2 상부 마스크 패턴의 측벽 보다 완만하게 경사지도록 형성되고, 상기 제1 상부 마스크 패턴들과 인접하는 상기 제2 상부 마스크 패턴의 측벽과, 상기 제1 상부 마스크 패턴들의 측벽들은 실질적으로 동일한 기울기를 갖도록 형성된다. 상기 제1 스페이서 패턴들의 어느 한쪽 끝부분들과 각각 중첩하는 제1 보조 마스크 들을 형성함과 아울러, 상기 제2 스페이서 패턴의 상기 제1 및 제2 부분들 사이에서 노출되는 상기 제1 마스크 막을 덮는 제2 보조 마스크를 형성한다. 상기 제1 및 제2 스페이서 패턴들, 상기 제1 및 제2 상부 마스크 패턴들, 및 상기 제1 및 제2 보조 마스크들을 식각 마스크로 이용하여 상기 제1 마스크 막을 식각하여 하부 마스크 패턴들을 형성한다. 상기 제1 및 제2 스페이서 패턴들 및 상기 제1 및 제2 보조 마스크들을 제거한다. 상기 하부 마스크 패턴들 하부의 상기 하지막을 식각하여 하지막 패턴들을 형성한다. 여기서, 상기 하지막 패턴들을 형성하는 동안에 상기 제1 및 제2 상부 마스크 패턴들은 제거된다.
본 발명의 실시예들에 따르면, 서로 다른 폭을 갖는 도전성 패턴들을 동시에 형성하며, 서로 다른 폭을 갖는 도전성 패턴들 사이의 간격을 일정하게 형성할 수 있다. 또한, 플래쉬 메모리 소자의 셀 어레이 영역의 셀 게이트 라인들을 형성함과 동시에 포토공정의 얼라인 키(align key), 주변 회로의 저항소자, 커패시터 전극, 주변 트랜지스터의 게이트 전극을 형성할 수 있다.
또한, 본 발명의 실시예들에 따르면, 크기 및 간격 제어가 용이한 저밀도의 희생 패턴을 형성한 후에, 저밀도의 희생 패턴을 이용하여 고밀도의 소자 패턴을 형성할 수 있다.
이하, 첨부한 도면들을 참조하여 본 발명의 바람직한 실시예들을 상세히 설명한다. 그러나, 본 발명은 여기서 설명되어지는 실시예들에 한정되지 않고 다른 형태로 구체화될 수도 있다. 오히려, 여기서 소개되는 실시예들은 개시된 내용이 철저하고 완전해질 수 있도록 그리고 당업자에게 본 발명의 사상이 충분히 전달될 수 있도록 하기 위해 제공되어지는 것이다. 도면들에 있어서, 층 및 영역들의 두께는 명확성을 기하여 위하여 과장되어진 것이다. 또한, 층이 다른 층 또는 기판 "상"에 있다고 언급 되어지는 경우에 그것은 다른 층 또는 기판 상에 직접 형성될 수 있거나 또는 그들 사이에 제 3의 층이 개재될 수도 있다. 명세서 전체에 걸쳐서 동일한 참조번호들은 동일한 구성요소들을 나타낸다.
우선, 도 1a 내지 8c를 참조하여 본 발명의 보다 구체적인 실시예들에 따른 반도체소자의 제조방법을 설명하기로 한다. 도 1a 내지 도 8c에서, 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 및 도 8a는 본 발명의 실시예들에 따른 반도체 소자를 나타낸 평면도들이고, 도 1b, 도 1c, 도 2b, 도 2c, 도 3b, 도 3c, 도 4b, 도 4c, 도 5b, 도 5c, 도 6b, 도 6c, 도 7b, 도 7c, 도 8b 및 도 8c는 본 발명의 실시예들에 따른 반도체 소자를 나타낸 단면도들이다. 도 1a 내지 도 8c에서, 참조부호 "A" 로 표시된 부분은 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 및 도 8a의 I-I′선을 따라 취해진 영역이고, 참조부호 "B"로 표시된 부분은 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 및 도 8a의 II-II′선을 따라 취해진 영역이고, 참조부호 "C"로 표시된 부분은 도 1a, 도 2a, 도 3a, 도 4a, 도 5a, 도 6a, 도 7a, 및 도 8a의 III-III′선을 따라 취해진 영역이다.
도 1a, 도 1b 및 도 1c를 참조하면, 기판(1)을 준비할 수 있다. 상기 기판(1)은 벌크 실리콘 기판, 에스오아이(SOI; silicon on insulator) 기판 등과 같 이 반도체 집적 회로를 형성하기 위한 반도체 기판일 수 있다.
상기 기판(1)에 복수의 소자분리 마스크들(3)을 형성할 수 있다. 상기 소자분리 마스크들(3)은 차례로 적층된 패드 산화막 및 실리콘 질화막을 포함하도록 형성할 수 있다. 상기 소자분리 마스크들(3)을 식각 마스크로 이용하여 상기 기판(1)을 식각하여, 복수의 활성영역들을 한정하는 트렌치(5t)를 형성할 수 있다. 상기 활성영역들은 제1 소자 영역에서의 소자들을 형성하기 위한 제1 활성영역들(5c) 및 제2 소자 영역에서의 소자들을 형성하기 위한 제2 활성영역들(5p)을 포함할 수 있다. 더 나아가, 소자들이 직접적으로 형성되지 않는 필드 영역에서, 상기 트렌치(3t)에 의해 더미 활성영역들(5d)이 한정될 수 있다. 상기 더미 활성영역들(5d)에는 트랜지스터 등과 같은 소자가 직접적으로 형성되지 않는 영역일 수 있다.
상기 더미 활성영역들(5d) 중 몇몇 더미 활성영역들(5d1)은 서로 연결되어 바디 바이어스를 인가하기 위한 바디 콘택 영역(6)을 형성할 수 있다.
몇몇 실시예들에서, 상기 제1 활성영역들(5c)의 각각은 라인 형상일 수 있다.
몇몇 실시예들에서, 상기 제1 소자 영역은 반도체 메모리 소자의 셀 어레이 영역일 수 있고, 상기 제2 소자 영역은 반도체 메모리 소자의 주변 회로 영역일 수 있다. 상기 제1 활성 영역들(5c)의 각각은 메모리 소자의 스트링 활성영역(string active region)으로 정의되며, 라인 형상일 수 있다.
이어서, 상기 트렌치(5t)를 채우는 소자분리막(5s)을 형성할 수 있다. 상기 소자분리막(5s)은 실리콘 산화막 등과 같은 절연성 물질로 형성할 수 있다. 예를 들어, 상기 소자분리막(5s)을 형성하는 것은 상기 기판(1) 상에 상기 트렌치(5t)를 채우는 실리콘 산화막 등과 같은 절연성 물질막을 형성하고, 상기 소자분리 마스크(3)가 노출될 때까지 상기 절연성 물질막을 평탄화하는 것을 포함할 수 있다. 상기 소자분리막(5s)은 상기 활성영역들(5c, 5d, 5p) 보다 높은 레벨에 위치하는 상부면을 갖도록 형성될 수 있다. 즉, 상기 소자분리막(5s)은 상기 활성영역들(5c, 5d, 5p) 보다 높은 레벨에 위치하는 돌출부를 가질 수 있다.
도 2a, 도 2b 및 도 2c를 참조하면, 상기 소자분리 마스크(도 1b 및 도 1c의 3)를 제거하여, 상기 활성영역들(5c, 5d, 5p)을 노출시킬 수 있다. 상기 노출된 상기 제1 활성영역들(5c) 상에 제1 게이트 유전막(10c)을 형성하고, 상기 제2 활성영역들(5p) 상에 제2 게이트 유전막(10p)을 형성할 수 있다. 상기 제1 및 제2 게이트 유전막들(10c, 10p)의 각각은 실리콘 산화막 및 고유전막(high-k dielectric layer) 중 적어도 하나를 포함하도록 형성할 수 있다. 여기서, 상기 고유전막은 실리콘 산화막보다 유전상수가 큰 유전체로 정의할 수 있다. 예를 들어, 상기 고유전막은 하프늄 원소 또는 알루미늄 원소 등을 포함하는 절연성의 금속 산화막일 수 있다.
몇몇 실시예들에서, 상기 제1 게이트 유전막(10c)은 상기 제1 활성영역(5c) 상에 형성됨과 아울러 상기 더미 활성영역들(5d) 상에도 형성될 수 있다.
몇몇 실시예들에서, 상기 제1 및 제2 게이트 유전막들(10c, 10p)은 서로 다른 두께의 유전체들로 형성될 수 있다. 예를 들어, 상기 제1 활성영역(5c)을 저전 압 트랜지스터를 형성하기 위한 활성영역으로 이용하고, 상기 제2 활성영역(5p)을 고전압 트랜지스터를 형성하기 위한 활성영역으로 이용하는 경우에, 상기 제2 게이트 유전막(10p)은 상기 제1 게이트 유전막(10c) 보다 두꺼운 유전막으로 형성할 수 있다.
몇몇 실시예들에서, 상기 제1 및 제2 게이트 유전막들(10c, 10p)은 동일한 유전체들로 형성될 수 있다. 예를 들어, 상기 제1 활성영역(5c)을 메모리 셀 어레이 영역에서의 저전압 트랜지스터를 형성하기 위한 활성영역으로 이용하고, 상기 제2 활성영역(5p)을 주변 회로 영역에서의 저전압 트랜지스터를 형성하기 위한 활성영역으로 이용하는 경우에, 상기 제1 및 제2 게이트 유전막들(10c, 10p)은 동일한 두께의 동일한 유전막으로 형성할 수 있다.
상기 제1 및 제2 게이트 유전막들(10c, 10p)을 갖는 기판 상에 도전성 물질막을 형성할 수 있다. 이어서, 상기 소자분리막(5s)이 노출될 때까지 상기 도전성 물질막을 평탄화하여 상기 제1 활성영역들(5c) 상에 정의된 제1 도전성 패턴들(13c), 상기 제2 활성영역(5p) 상에 정의된 제2 도전성 패턴(13p), 및 상기 더미 활성영역(5d) 상에 정의된 더미 도전성 패턴(13d)을 형성할 수 있다. 따라서, 상기 도전성 패턴들(13c, 13d, 13p)은 상기 소자분리막(5s)의 돌출부에 의해 둘러싸일 수 있다. 상기 도전성 패턴들(13c, 13d, 13p)은 폴리 실리콘막으로 형성할 수 있다.
몇몇 실시예들에서, 상기 제1 활성영역들(5c)이 라인 형상들로 형성되는 경우에, 상기 제1 도전성 패턴들(13c)도 라인 형상으로 형성될 수 있다. 상기 제1 활 성 영역들(5c)이 플래쉬 메모리 소자의 셀 어레이 영역에서의 스트링 활성영역들로 이용되는 경우에, 상기 제1 도전성 패턴들(13c)은 플로팅 게이트 라인들로 정의될 수 있다.
몇몇 실시예들에서, 상기 도전성 패턴들(13c, 13d, 13p) 주위를 둘러싸는 상기 소자분리막(5s)의 돌출부의 적어도 일부를 식각할 수 있다. 그 결과, 상기 도전성 패턴들((13c, 13d, 13p)의 측벽들의 적어도 일부가 노출될 수 있다. 예를 들어, 상기 소자분리막(5s)의 상부면이 상기 도전성 패턴들(13c, 13d, 13p)의 하부면에 근접하도록 상기 소자분리막(5s)을 식각하여, 상기 도전성 패턴들(13c, 13d, 13p)의 측벽들을 노출시킬 수 있다.
상기 도전성 패턴들(13c, 13d, 13p)을 갖는 기판 상에 게이트간 유전막(16, inter-gate dielectric layer)을 형성할 수 있다. 상기 게이트 간 유전막(16)은 실질적으로 균일한 두께를 갖도록 형성할 수 있다. 상기 게이트 간 유전막(16)은 실리콘 산화막 및 고유전막 중 적어도 하나를 포함하도록 형성할 수 있다. 예를 들어, 상기 게이트 간 유전막(16)은 ONO (oxide-nitride-oxide) 막으로 형성하거나, 하프늄 원소 또는 알루미늄 원소를 포함하는 절연성의 금속 산화막 등과 같은 고유전막을 포함하도록 형성할 수 있다.
몇몇 실시예들에서, 사진 및 식각 공정을 이용하여, 상기 게이트 간 유전막(16)의 일부를 제거하여, 상기 제1 도전성 패턴들(13c)의 일부를 노출시키는 제1 개구부(16c) 및 상기 제2 도전성 패턴(13p)의 적어도 일부를 노출시키는 제2 개구부(16p)를 형성할 수 있다.
이어서, 상기 제1 및 제2 개구부들(16c, 16p)에 의해 일부가 노출된 상기 도전성 패턴들(13c, 13d, 13p)을 갖는 기판 상에 하지 막(underlying layer; 20)을 형성할 수 있다. 상기 하지 막(20)은 실리콘막, 금속 막, 금속 질화막 및 금속-반도체 화합물 막 중 적어도 하나를 포함하도록 형성할 수 있다. 여기서, 상기 금속 막은 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta) 등과 같은 금속 물질로 형성되고, 상기 금속 질화막은 텅스텐 질화막, 타이타늄 질화막, 탄탈륨 질화막 등과 같은 물질로 형성되고, 상기 금속-반도체 화합물 막은 텅스텐 실리사이드막 등과 같은 물질로 형성될 수 있다.
몇몇 실시예들에서, 상기 하지막이 게이트 전극을 형성하기 위하여 이용되는 경우에, 상기 하지 막은 게이트 도전막(20)으로 정의될 수 있다.
상기 게이트 도전막(20)은 상기 제1 및 제2 개구부들(16c, 16p)을 통하여 상기 제1 및 제2 도전성 패턴들(13c, 13p)과 전기적으로 연결될 수 있다.
상기 게이트 도전막(20) 상에 차례로 적층된 제1 및 제2 마스크 막들(25, 30)을 형성할 수 있다. 상기 제1 및 제2 마스크 막들(25, 30)은 서로 다른 물질로 형성할 수 있다. 예를 들어, 상기 제1 마스크 막(25)을 실리콘 산화물 또는 실리콘 질화물 등과 같은 절연성 물질로 형성하고, 상기 제2 마스크 막(30)을 실리콘 막 등과 같이 상기 제1 마스크 막(25)과 다른 물질로 형성할 수 있다.
상기 제2 마스크 막(30) 상에 희생 패턴들(37)을 형성할 수 있다. 상기 희생 패턴들(37)의 각각은 차례로 적층된 제1 희생 막(33) 및 제2 희생 막(35)을 포함할 수 있다. 상기 희생 막(33)은 상기 제2 마스크 막(30)에 대하여 식각 선택비를 갖 는 물질로 형성할 수 있다. 예를 들어, 상기 제2 마스크 막(30)을 폴리 실리콘 막으로 형성하는 경우에, 상기 제1 희생 막(33)은 실리콘 산화막 또는 비정질 탄소 막으로 형성할 수 있다. 상기 제2 희생 막(35)은 반사 방지막으로써의 역할을 할 수 있는 물질막, 예를 들어 실리콘산질화막(SiON layer)으로 형성할 수 있다. 상기 제1 희생 막(33)은 스핀 코팅 방식으로 형성할 수 있다. 예를 들어, 상기 제1 희생 막(33)은 액체 상태의 물질을 상기 기판 상에 도포하고, 도포된 액체 상태의 물질을 마스크 패턴으로서 작용할 수 있게 하기 위해 경화시키는 것을 포함할 수 있다.
상기 희생 패턴들(37)은 제1 희생 패턴들(37a, 37b, 37c)과 상기 제1 희생 패턴들(37a, 37b, 37c) 중 선택된 두 개의 패턴들(37a, 37b) 사이에 위치하는 하나 또는 복수의 제2 희생 패턴들(38a, 38b)을 포함할 수 있다.
서로 인접하는 상기 제1 희생 패턴들(37b, 37c)은 제1 거리(S1) 만큼 이격될 수 있고, 상기 제1 희생 패턴들(37a, 37b)에 인접하는 상기 제2 희생 패턴들(38a, 38b)은 상기 제1 희생 패턴들(37a, 37b)로부터 상기 제1 거리(S1) 만큼 이격될 수 있다.
상기 제1 희생 패턴들(37a, 37b, 37c)의 각각은 라인 형상의 제1 부분(36a)을 포함하고, 상기 제1 희생 패턴들(37a, 37b, 37c)의 양 끝부분들 중 어느 한쪽 끝부분들(36b)은 상기 제1 부분(36a) 보다 큰 폭을 갖도록 형성될 수 있다. 상기 제1 희생 패턴들(37a, 37b, 37c)의 상기 제1 부분들(36a)의 각각은 제1 폭(Z1)을 갖도록 형성될 수 있다.
상기 제2 희생 패턴들(38a, 38b)의 각각은 서로 이격된 라인 패턴들(39a)을 포함할 수 있다. 상기 라인 패턴들(39a)은 상기 제1 희생 패턴들(37a, 37b, 37c)의 상기 제1 부분들(36a)과 평행할 수 있다. 상기 라인 패턴들(39a)의 각각은 상기 제1 희생 패턴들(37a, 37b, 37c)의 상기 제1 부분(36a)의 폭(Z1)과 동일한 크기의 폭(Z2)을 갖도록 형성될 수 있다.
몇몇 실시예들에서, 상기 제2 희생 패턴들(38a, 38b) 중 하나의 희생 패턴을 구성하는 상기 라인 패턴들(39a)의 양 끝부분들 중 적어도 어느 한쪽 방향의 끝부분들은 서로 연결될 수 있다. 예를 들어, 도 2a에 개시된 것과 같이, 상기 제2 희생 패턴들(38a, 38b) 중 하나의 희생 패턴(38a)을 구성하는 상기 라인 패턴들(39a)의 양 끝부분들 서로 연결될 수 있다. 따라서, 상기 제2 희생 패턴들(38a, 38b)의 각각은 링 형태로 형성될 수 있다.
상기 제1 희생 패턴들(37a, 37b, 37c)의 각각은 상기 제1 활성영역들(5c) 상을 가로지르도록 형성되며 상기 더미 활성 영역들(5d) 상으로 연장될 수 있다. 또한, 상기 제1 희생 패턴들(37a, 37b, 37c)은 한쪽 끝부분(36b)이 상대적으로 큰 폭을 갖도록 형성될 수 있다. 여기서, 상기 제1 희생 패턴들(37a, 37b, 37c)에서 상대적으로 큰 폭을 갖는 한쪽 끝부분(36b)은 상기 더미 활성 영역들(5d)이 위치한 기판 상에 형성될 수 있다.
몇몇 실시예들에서, 도 2a에서와 같은 평면도로 보았을 때, 상기 제1 희생 패턴들(37a, 37b, 37c)의 한쪽 끝부분들은 가상의 직선상에 정렬될 수 있고, 상기 제2 희생 패턴들(38a, 38b)의 끝부분들은 가상의 수평선상에 정렬된 상기 제1 희생 패턴들(37a, 37b, 37c)의 한쪽 끝부분들과 같은 가상의 직선상에 정렬되지 않을 수 있다. 즉, 상기 제1 희생 패턴들(37a, 37b, 37c)과 상기 제2 희생 패턴들(38a, 38b)의 양 끝부분들은 정렬되지 않을 수 있다. 예를 들어, 상기 제2 희생 패턴들(38a, 38b)은 상기 제1 희생 패턴들(37a, 37b, 37c) 보다 작은 길이를 갖도록 형성되고, 상기 제1 희생 패턴들(37a, 37b) 사이 및 상기 제1 희생 패턴들(37a, 37b)의 양 끝부분들 사이의 소정 영역에 형성될 수 있다.
도 3a, 도 3b 및 도 3c를 참조하면, 상기 희생 패턴들(37a, 37b, 37c, 38a, 38b)을 갖는 기판 상에 스페이서 막을 형성할 수 있다. 상기 스페이서 막은 균일한 두께로 형성할 수 있다. 예를 들어, 상기 스페이서 막은 원자층 증착법(ALD)을 이용하여 형성할 수 있다. 상기 스페이서 막은 상기 희생 패턴들(37a, 37b, 37c, 38a, 38b)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 희생 패턴들(37a, 37b, 37c, 38a, 38b)을 비정질 탄소 막으로 형성하는 경우에, 상기 스페이서 막은 실리콘 산화막으로 형성할 수 있다.
이어서, 상기 스페이서 막을 이방성 식각하여 상기 희생 패턴들(37a, 37b, 37c, 38a, 38b)의 측벽들 상에 잔존하는 스페이서들을 형성할 수 있다. 상기 스페이서들은 상기 제1 희생 패턴들(37a, 37b, 37c)의 측벽들 상에 잔존하는 제1 스페이서들(45a, 45b, 45c)과 상기 제2 희생 패턴들(38a, 38b)의 측벽들 상에 잔존하는 제2 스페이서들(46a, 46b)로 형성될 수 있다. 상기 제1 및 제2 스페이서들(45a, 45b, 45c, 46a, 46b)의 각각은 링 형상으로 형성될 수 있다.
상기 제1 및 제2 스페이서들(45a, 45b, 45c, 46a, 46b)의 각각은 제1 폭(W1) 을 갖도록 형성될 수 있다. 그리고, 서로 인접하는 상기 제1 스페이서들(45b, 45c)은 제1 거리(L1) 만큼 이격될 수 있다. 상기 제1 스페이서들(45a, 45b)과 인접하는 상기 제2 스페이서들(46a, 46b)은 상기 제1 스페이서들(45a, 45b)로부터 상기 제1 거리(L1)과 같은 크기의 제1 거리(L1) 만큼 이격될 수 있다.
또한, 상기 제1 활성 영역들(5c)이 위치한 영역에서의 상기 제1 희생 패턴들(37a, 37b, 37c)의 각각은 상기 제1 거리(L1)와 실질적으로 동일한 크기의 폭(L1')을 가질 수 있다. 서로 인접하는 상기 제2 스페이서들(46a, 46b)은 상기 제1 거리(L1) 보다 큰 제2 거리(L2) 만큼 이격될 수 있다.
실시예들에서, 상기 제1 및 제2 스페이서들(45a, 45b, 45c, 46a, 46b)을 형성하기 위한 상기 스페이서 막은 두께를 용이하게 제어할 수 있는 증착 방법, 예를 들어 원자층 증착법(ALD)를 이용하여 형성할 수 있다. 따라서, 상기 제1 거리(L1)가 상기 희생 패턴들(37a, 37b, 37c) 각각의 폭(L1')과 같은 크기가 되도록, 원자층 증착법을 이용하여 상기 스페이서 막을 상기 제1 폭(W1)으로 형성할 수 있다. 상기 제2 스페이서들(46a, 46b)의 각각은 상기 제1 스페이서들(45a, 45b, 45c)과 평행한 제1 부분(47a) 및 제2 부분(47b)을 포함할 수 있다.
도 4a, 도 4b 및 도 4c를 참조하면, 상기 희생 패턴들(37a, 37b, 37c, 38a, 38b)을 선택적으로 제거할 수 있다. 이어서, 상기 희생 패턴들(37a, 37b, 37c, 38a, 38b)이 제거된 기판 상에 상기 제1 스페이서들(45a, 45b, 45c)의 일부들을 노출시키는 개구부(50a)를 갖는 포토레지스트 패턴(50)을 형성할 수 있다.
상기 포토 레지스트 패턴(50)은 상기 제1 및 제2 스페이서들(45a, 45b, 45c, 46a, 46b)을 덮으며 상기 제1 스페이서들(45a, 45b, 45c)의 일부분들을 노출시킬 수 있다. 상기 포토 레지스트 패턴(50)의 상기 개구부(50a)에 의해 노출되는 상기 제1 스페이서들(45a, 45b, 45c)의 일부분들은 상기 제1 스페이서들(45a, 45b, 45c)의 양 끝부분들일 수 있다.
도 5a, 도 5b 및 도 5c를 참조하면, 상기 포토레지스트 패턴(50)을 식각 마스크로 이용하여 상기 개구부(50a)에 의해 노출된 상기 제1 스페이서들(45a, 45b, 45c)의 양 끝부분들을 식각할 수 있다. 그 결과, 상기 제2 스페이서들(46a, 46b)은 잔존하고, 상기 제1 스페이서들은 양 끝부분들이 절단되어 서로 이격된 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)로 형성될 수 있다. 즉, 링 형태의 하나의 제1 스페이서(45a)의 양 끝부분이 절단되어 서로 이격된 두 개의 스페이서 패턴들(55a, 55b)로 형성될 수 있다.
상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)의 각각은 상기 제1 활성영역들(5c)을 가로지르는 부분에서 서로 평행하며 서로 동일한 폭(W1)을 갖도록 형성될 수 있다. 또한, 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)의 각각의 양 끝부분들 중에서, 상기 더미 활성영역들(5d)이 위치한 영역에서의 한쪽 끝부분들은 휘어진 형상일 수 있다. 예를 들어, 상기 제1 활성영역들(5c)을 가로지르는 부분에서의 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)의 각각은 제1 방향성을 갖는 직선 형태일 수 있고, 상기 더미 활성영역들(5d)이 위치한 영역에서의 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)의 한쪽 끝부분들은 상기 제1 방향성과 다른 제2 방향성을 갖는 직선 형태, 계단 형태, 또는 곡선 형태일 수 있다.
몇몇 실시예들에서, 상기 더미 활성영역들(5d)이 위치한 영역에서의 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)의 한쪽 끝부분들은 상기 제2 스페이서들(46a, 46b)이 위치한 영역을 향하도록 휘어질 수 있다.
이어서, 상기 포토레지스트 패턴(50)을 제거할 수 있다.
몇몇 실시예들에서, 상기 희생 패턴들(37a, 37b, 37c, 38a, 38b)은 상기 포토 레지스트 패턴(50)을 형성하기 전에 제거할 수 있다. 이와는 달리, 상기 희생 패턴들(37a, 37b, 37c, 38a, 38b)은 상기 포토 레지스트 패턴(50)을 제거한 후에 제거할 수 있다.
도 6a, 도 6b 및 도 6c를 참조하면, 상기 결과물을 갖는 기판 상에 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f, 61a, 61b) 및 주변 희생 마스크(62)을 형성할 수 있다. 보다 구체적으로, 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)을 갖는 기판 상에 보조 마스크 막을 형성할 수 있다. 상기 보조 마스크 막은 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)에 대하여 식각 선택비를 갖는 물질로 형성할 수 있다. 예를 들어, 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)을 실리콘 산화막으로 형성하는 경우에, 상기 보조 마스크 막은 비정질 탄소 막으로 형성할 수 있다. 상기 보조 마스크 막은 스핀 코팅 기술을 이용하여 형성할 수 있다.
사진 및 식각 공정을 이용하여 상기 보조 마스크 막을 패터닝하여 상기 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f, 61a, 61b) 및 주변 희생 마스크(62)을 형성할 수 있다. 상기 보조 마스크들은 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)의 한쪽 끝부분들과 중첩하는 제1 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f) 및 상기 제2 스페이서들(46a, 46b)과 중첩하는 제2 보조 마스크들(61a, 61b)로 형성될 수 있다.
상기 제1 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f, 61a, 61b)은 상기 제1 활성 영역들(5c)이 위치하지 않는 영역, 예를 들어 상기 더미 활성 영역들(5d)이 위치하는 영역 상에 형성될 수 있다.
상기 제2 보조 마스크들(61a, 61b)의 일부들은 상기 제2 스페이서들(46a, 46b)과 중첩할 수 있다. 상기 제2 보조 마스크들(61a, 61b)의 각각은 라인 형태로 형성될 수 있다. 상기 제2 보조 마스크들(61a, 61b)의 각각은 내부에 빈 공간이 없는 라인 형태로 형성될 수 있다.
상기 제2 스페이서들(46a, 46b)의 각각은, 도 3에서 설명한 것과 같이 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)과 평행한 제1 부분(47a) 및 제2 부분(47b)을 포함할 수 있다. 상기 제2 보조 마스크들(61a, 61b)의 각각은 상기 제2 스페이서들(46a, 46b)의 상기 제1 및 제2 부분들(47a, 47b) 사이를 덮을 수 있다. 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f)과 평행한 상기 제2 보조 마스크들(61a, 61b) 각각의 측벽들은 상기 제1 및 제2 부분들(47a, 47b) 상에 위치할 수 있다.
몇몇 실시예들에서, 상기 제2 스페이서들(46a, 46b)이 링 형태로 형성되는 경우에, 상기 제2 보조 마스크들(61a, 61b)은 링 형태의 상기 제2 스페이서들(46a, 46b)의 링 안쪽을 완전히 덮을 수 있다. 또한, 상기 제2 보조 마스크들(61a, 61b)의 측벽들은 상기 제2 스페이서들(46a, 46b)의 상기 제1 및 제2 부분들(47a, 47b)사이의 소정 영역 상에 위치할 수 있다.
몇몇 실시예들에서, 상기 제2 스페이서들(46a, 46b)과 인접하는 상기 제1 스페이서 패턴들(55b, 55c)은 상기 제2 스페이서들(46a, 46b)과 제1 거리(L1) 만큼 이격될 수 있다. 그리고, 상기 제2 보조 마스크들(61a, 61b)의 측벽들은 상기 제1 스페이서 패턴들(55b, 55c)과 상기 제1 거리(L1)와 같거나 큰 제3 거리(L3) 만큼 이격될 수 있다. 그리고, 상기 제2 스페이서들(46a, 46b)과 인접하는 상기 제1 스페이서 패턴들(55b, 55c)의 측벽들과 마주보는 상기 제2 보조 마스크들(61a, 61b)의 측벽들은 상기 제2 스페이서들(46a, 46b)의 상기 제1 및 제2 부분들(47a, 47b) 상에 위치할 수 있다. 다시 말하면, 상기 제2 스페이서들(46a, 46b)과 인접하는 상기 제1 스페이서 패턴들(55b, 55c)의 측벽들과 마주보는 상기 제2 보조 마스크들(61a, 61b)의 측벽들은 상기 제2 스페이서들(46a, 46b)과 중첩할 수 있다.
상기 제1 스페이서 패턴들(55b, 55c)과 평행한 상기 제2 보조 마스크들(61a, 61b)의 측벽들은 상기 제2 스페이서들(46a, 46b)의 상기 제1 및 제2 부분들(47a, 47b) 상에 위치할 수 있다. 따라서, 상기 제2 보조 마스크들(61a, 61b)을 형성하기 위한 공정은 상기 제2 스페이서들(46a, 46b)의 두께, 즉 상기 제2 스페이서들(46a, 46b)을 형성하기 위한 상기 스페이서 막의 두께의 절반 크기 만큼의 공정 여유도(process margin)를 확보할 수 있다. 따라서, 상기 제2 보조 마스크들(61a, 61b) 이 상기 스페이서 막 두께의 절반 크기 이내에서 미스 얼라인 되더라도, 상기 제2 스페이서들(46a, 46b)과 상기 제1 스페이서 패턴들(55b, 55c) 사이의 거리는 변화되지 않는다.
상기 주변 희생 마스크(62)는 상기 제2 활성영역(5p)을 가로지르며 상기 소자분리 영역(5s) 상으로 연장되도록 형성될 수 있다. 상기 주변 희생 마스크(62)는 주변 회로 영역에서의 트랜지스터를 구성하는 게이트 전극을 형성하기 위한 기본 마스크로 이용될 수 있다. 그렇지만, 본 실시예들에 따르면 상기 주변 희생 마스크(62)는 게이트 전극을 형성하는데 이용되는 마스크로 한정되지 않는다. 예를 들어, 상기 주변 희생 마스크(62)는 포토 공정의 얼라인 키(align key)를 형성하기 위한 기본 마스크로 이용되거나, 또는 주변 회로 영역에서의 저항 소자, 커패시터 전극 등과 같은 소자들을 형성하는데 이용될 수 있다.
도 7a, 도 7b 및 도 7c를 참조하면, 상기 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f, 61a, 61b), 상기 주변 희생 마스크(62), 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f), 및 상기 제2 스페이서들(46a, 46b)을 식각마스크로 이용하여 상기 제2 마스크 막(30)을 이방성 식각할 수 있다. 그 결과, 상기 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f) 및 상기 제1 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f) 하부에 정의된 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f)이 형성될 수 있고, 상기 제2 스페이서들(46a, 46b) 및 상기 제2 보조 마스크들(61a, 61b) 하부에 정의된 제2 상부 마스크 패턴들(32a, 32b)이 형성될 수 있고, 상기 주변 희생 마스크(62) 하부에 정의된 주변 상부 마스크 패턴(33)이 형성될 수 있다.
실시예들에서, 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f), 상기 제2 상부 마스크 패턴들(32a, 32b) 및 상기 주변 상부 마스크 패턴(33)은 실질적으로 수직한 측벽을 갖도록 형성될 수 있다. 따라서, 상기 제1 활성 영역들(5c)이 위치하는 영역에서, 서로 인접하는 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f)은 일정한 간격(L1, L1')으로 이격될 수 있다.
또한, 상기 제1 활성 영역들(5c)이 위치하는 영역에서, 상기 제2 상부 마스크 패턴들(32a, 32b)과 인접하는 상기 제1 상부 마스크 패턴들(30b, 30c) 및 상기 제2 상부 마스크 패턴들(32a, 32b) 사이의 거리는 일정한 폭(L1)으로 유지될 수 있다. 즉, 상기 제1 활성 영역들(5c)이 위치하는 영역에서, 상기 제2 상부 마스크 패턴들(32a, 32b)과 인접하는 상기 제1 상부 마스크 패턴들(30b, 30c)과 상기 제2 상부 마스크 패턴들(32a, 32b) 사이의 이격 거리(L1)는 서로 인접하는 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f) 사이의 이격 거리(L1, L1')와 실질적으로 동일할 수 있다.
상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f)에서, 상기 제1 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f) 하부에 정의된 영역들은 패드 영역들(31a, 31b, 31c, 31d, 31e, 31f)로 정의될 수 있다.
상기 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f, 61a, 61b) 및 상기 주변 희생 마스크(62)은 상기 제2 마스크 막(30)을 식각하는 동안에 식각되어 제거될 수 있다. 이와는 달리, 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f), 상기 제2 상부 마스크 패턴들(32a, 32b) 및 상기 주변 상부 마스크 패턴(33)을 형성한 후에, 상기 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f, 61a, 61b) 및 상기 주변 희생 마스크(62)을 제거할 수 있다. 예를 들어, 상기 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f, 61a, 61b) 및 상기 주변 희생 마스크(62)을 비정질 탄소막으로 형성하는 경우에, 상기 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f, 61a, 61b) 및 상기 주변 희생 마스크(62)를 애슁(ashing) 공정을 이용하여 제거할 수 있다.
도 8a, 도 8b 및 도 8c를 참조하면, 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f), 상기 제2 상부 마스크 패턴들(32a, 32b) 및 상기 주변 상부 마스크 패턴(33) 하부에 위치하는 상기 제1 마스크 막(25), 상기 게이트 도전막(20), 상기 게이트 간 유전막(16) 및 상기 도전성 패턴들(13c, 13d, 13p)을 차례로 식각할 수 있다.
상기 제1 마스크 막(25)은 식각되어, 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f) 하부에 정의되는 제1 마스크 패턴들(25a, 25b, 25c, 25d, 25e, 25f), 상기 제2 상부 마스크 패턴들(32a, 32b) 하부에 정의되는 제2 마스크 패턴들(26a, 26b), 및 상기 주변 상부 마스크 패턴(33) 하부에 정의되는 주변 마스크 패턴(27)으로 형성될 수 있다. 여기서, 상기 더미 활성 영역(5d)이 위치하는 영역에서, 제1 마스크 패턴들(25a, 25b, 25c, 25d, 25e, 25f)의 끝부분들은 패드 마스크 패턴들(25p)로 정의될 수 있다.
상기 게이트 도전막(20)은 식각되어, 상기 제1 마스크 패턴들(25a, 25b, 25c, 25d, 25e, 25f) 하부에 정의되는 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f), 상기 제2 마스크 패턴들(26a, 26b) 하부에 정의되는 제2 상부 게이트 라인들(21a, 21b) 및 상기 주변 마스크 패턴(27) 하부에 정의되는 주변 상부 패턴(22)으로 형성될 수 있다. 상기 더미 활성 영역(5d)이 위치하는 영역 상에서, 상기 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f)의 한쪽 끝부분은 패드 영역들(23a, 23b, 23d, 23e, 23f))로 정의될 수 있다.
상기 게이트 간 유전막(16)은 식각되어, 상기 제1 마스크 패턴들(25a, 25b, 25c, 25d, 25e, 25f) 하부에 정의되는 제1 게이트 간 유전 패턴들(16g), 상기 제2 마스크 패턴들(26a, 26b) 하부에 정의되는 제2 게이트 간 유전 패턴들(17s) 및 상기 주변 마스크 패턴(27) 하부에 정의되는 주변 게이트 간 유전 패턴(18)으로 형성될 수 있다. 여기서, 상기 제2 게이트 간 유전 패턴들(17s)은 상기 게이트 간 유전막(16)의 상기 제1 개구부들(16c)을 포함하고, 상기 주변 게이트 간 유전 패턴(18)은 상기 게이트 간 유전막(16)의 상기 제2 개구부(16p)를 포함할 수 있다.
몇몇 실시예에서, 상기 주변 마스크 패턴(27)을 상기 제2 개구부(16p) 보다 작은 폭을 갖도록 형성하면서, 상기 주변 마스크 패턴(27)이 상기 제2 개구부(16p)을 수직으로 연장한 가상의 영역 내에 형성되는 경우에, 상기 주변 게이트 간 유전 패턴(18)은 형성되지 않을 수도 있다.
상기 도전성 패턴들(13c, 13d, 13p)은 식각되어, 상기 제1 마스크 패턴들(25a, 25b, 25c, 25d, 25e, 25f) 하부에 정의되는 플로팅 게이트 전극들(14a, 14b, 14c, 14d, 14e, 14f), 상기 제2 마스크 패턴들(26a, 26b) 하부에 정의되는 제2 하부 게이트 패턴들(15a, 15b) 및 상기 주변 마스크 패턴(27) 하부에 정의되는 주변 하부 패턴(15p)으로 형성될 수 있다. 상기 제2 하부 게이트 패턴들(15a, 15b)과, 상기 제2 상부 게이트 라인들(21a, 21b)은 전기적으로 연결되어 제2 게이트 전극들(73a, 73b)을 구성할 수 있다. 또한, 상기 주변 하부 패턴(15p) 및 상기 주변 상부 패턴(22)은 전기적으로 연결되어 주변 도전성 패턴 또는 주변 게이트 전극(77)을 구성할 수 있다.
몇몇 실시예들에서, 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f)은 플래쉬 메모리 소자의 컨트롤 게이트 전극을 포함하는 셀 게이트 라인들일 수 있고, 상기 제2 게이트 전극들(73a, 73b)은 플래쉬 메모리 소자의 선택 게이트 전극을 포함하는 선택 게이트 라인들을 구성할 수 있다.
상기 제1 게이트 유전막(10c)은 상기 제1 마스크 패턴들(25a, 25b, 25c, 25d, 25e, 25f) 하부에서 제1 게이트 유전 패턴(11c)으로 정의되고, 상기 제2 마스크 패턴들(26a, 26b) 하부에서 제2 게이트 유전 패턴(11d)으로 정의되고, 상기 주변 마스크 패턴(27) 하부에서 주변 유전 패턴(11p)으로 정의될 수 있다.
따라서, 상기 제1 마스크 패턴들(25a, 25b, 25c, 25d, 25e, 25f) 하부에 정의되는 제1 게이트 패턴들(70a, 70b, 70c, 70d, 70e, 70f), 상기 제2 마스크 패턴들(26a, 26b) 하부에 정의되는 제2 게이트 패턴들(75a, 75b) 및 상기 주변 마스크 패턴(27) 하부에 정의되는 주변 패턴(80)을 형성할 수 있다.
상기 제1 게이트 패턴들(70a, 70b, 70c, 70d, 70e, 70f)은 차례로 적층된 상 기 제1 게이트 유전 패턴들(11c), 상기 플로팅 게이트 전극들(14a, 14b, 14c, 14d, 14e, 14f), 제1 게이트 간 유전 패턴들(16g), 및 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f)을 포함할 수 있다.
상기 제2 게이트 패턴들(75a, 75b)은 차례로 적층된 상기 제2 게이트 유전 패턴들(11d), 상기 제2 하부 게이트 패턴들(15a, 15b) 및 상기 제2 상부 게이트 패턴들(21a, 21b)을 포함할 수 있다. 여기서, 상기 제2 하부 게이트 패턴들(15a, 15b) 및 상기 제2 상부 게이트 패턴들(21a, 21b)은 상기 제1 개구부(16c)을 통하여 전기적으로 연결될 수 있다.
상기 주변 패턴(80)은 차례로 적층된 상기 주변 유전 패턴(11p), 상기 하부 패턴(15p) 및 상기 주변 상부 패턴(22)을 포함할 수 있다. 여기서, 상기 하부 패턴(15p) 및 상기 주변 상부 패턴(22)은 상기 제2 개구부(16p)을 통하여 전기적으로 연결될 수 있다.
몇몇 실시예들에서, 상기 주변 패턴(80)은 주변 회로 영역의 모스 트랜지스터의 게이트 전극으로 형성될 수 있다. 그렇지만, 본 실시예는 이에 한정되지 않는다. 예를 들어, 상기 주변 패턴(80)은 포토 공정의 얼라인 키(align key), 저항 소자, 커패시터 전극 등과 같은 구조물로 형성될 수도 있다.
상기 제1 게이트 패턴들(70a, 70b, 70c, 70d, 70e, 70f), 상기 제2 게이트 패턴들(75a, 75b) 및 상기 주변 패턴(80)을 형성하는 동안에, 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f), 및 상기 제2 스페이서들(46a, 46b)은 식각되어 제거될 수 있다. 예를 들어, 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f), 및 상기 제2 스페이서들(46a, 46b)을 실리콘 산화막으로 형성하고, 상기 제1 마스크 막(25)을 실리콘 산화막으로 형성하는 경우에, 상기 스페이서 패턴들(55a, 55b, 55c, 55d, 55e, 55f), 및 상기 제2 스페이서들(46a, 46b)은 상기 제1 마스크 막(25)을 식각하는 동안에 식각되어 제거될 수 있다.
상기 제1 게이트 패턴들(70a, 70b, 70c, 70d, 70e, 70f), 상기 제2 게이트 패턴들(75a, 75b) 및 상기 주변 패턴(80)을 형성하는 동안에, 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f), 상기 제2 상부 마스크 패턴들(32a, 32b) 및 상기 주변 상부 마스크 패턴(33)은 제거될 수 있다. 예를 들어, 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f), 상기 제2 상부 마스크 패턴들(32a, 32b) 및 상기 주변 상부 마스크 패턴(33)을 폴리 실리콘 막으로 형성하고, 상기 게이트 도전막(20) 및 상기 도전성 패턴들(13c, 13d, 13p) 중 적어도 하나를 폴리 실리콘 막을 포함하도록 형성하는 경우에, 폴리 실리콘 막을 포함하는 상기 게이트 도전막(20) 및/또는 상기 도전성 패턴들(13c, 13d, 13p)을 식각하는 동안에, 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f), 상기 제2 상부 마스크 패턴들(32a, 32b) 및 상기 주변 상부 마스크 패턴(33)은 식각되어 제거될 수 있다. 이와는 달리, 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f), 상기 제2 상부 마스크 패턴들(32a, 32b) 및 상기 주변 상부 마스크 패턴(33)을 실리콘 질화막 또는 실리콘 산 질화막(SiON layer) 등과 같은 절연성 물질로 형성하는 경우에, 상기 제1 상부 마스크 패턴들(30a, 30b, 30c, 30d, 30e, 30f), 상기 제2 상부 마스크 패턴들(32a, 32b) 및 상기 주변 상부 마스크 패턴(33)은 잔존 할 수도 있다.
상기 제1 및 제2 게이트 패턴들(70a, 70b, 70c, 70d, 70e, 70f, 75a, 75b) 양 옆에 위치하는 상기 제1 활성 영역들(5c) 내에 소스/드레인 영역들(80)을 형성할 수 있다. 한편, 상기 바디 콘택 영역(6)에 상기 소스/드레인 영역들(80)과 다른 도전형의 바디 콘택 불순물 영역을 형성할 수 있다. 상기 주변 패턴(80) 양 옆의 상기 제2 활성 영역(5p) 내에 불순물 영역을 형성할 수 있다.
앞에서 설명한 실시예들에 따르면, 상기 제1 마스크 패턴들(25a, 25b, 25c, 25d, 25e, 25f) 하부에 정의되는 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f) 및 상기 제2 마스크 패턴들(26a, 26b) 하부에 정의되는 제2 상부 게이트 라인들(21a, 21b)을 형성할 수 있다.
서로 인접하는 상기 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f)은 제1 거리(L1, L1') 만큼 이격될 수 있다. 상기 제2 상부 게이트 라인들(21a, 21b)은 상기 제1 거리(L1, L1') 보다 큰 제2 거리(L2) 만큼 이격될 수 있다. 상기 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f) 중에서, 상기 제2 상부 게이트 라인들(21a, 21b)과 인접하는 제1 상부 게이트 라인들(20b, 20c)은 상기 제2 상부 게이트 라인들(21a, 21b)로부터 상기 제1 거리(L1, L1')과 동일한 크기의 제1 거리(L1) 만큼 이격될 수 있다.
실시예들에서, 서로 다른 폭을 갖는 상기 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f)과 상기 제2 상부 게이트 라인들(21a, 21b)을 동시에 형성할 수 있다. 그리고, 상기 희생 패턴들(도 2의 37a, 37b, 37c, 38a, 38b)은 상대적으 로 저밀도 패턴들로 형성되며, 고밀도 패턴들에 비하여 이격 거리(S1)를 제어하기 쉽다. 또한, 상대적으로 고밀도 패턴들로 형성되는 상기 제2 스페이서들(도 3의 46a 및 46b) 및 상기 스페이서 패턴들(도 5의 55a, 55b, 55c, 55d, 55e, 55f)은 포토 공정이 아닌 두께 조절이 용이한 원자층 증착법에 의한 스페이서 막을 상기 희생 패턴들(도 2의 37a, 37b, 37c, 38a, 38b)의 측벽들 상에 형성함으로써 형성할 수 있다. 따라서, 상대적으로 고밀도 패턴들인 상기 제2 스페이서들(도 3의 46a 및 46b) 및 상기 스페이서 패턴들(도 5의 55a, 55b, 55c, 55d, 55e, 55f)의 폭들 및 이격 거리들을 쉽게 제어할 수 있다. 또한, 도 6를 참조하여 설명한 바와 같이, 상기 제2 보조 마스크들(도 6의 61a, 61b)이 상기 스페이서 막 두께의 절반 크기 이내에서 미스 얼라인 되더라도, 상기 제2 스페이서들(46a, 46b)과 상기 제1 스페이서 패턴들(55b, 55c) 사이의 거리는 변화되지 않는다. 결과적으로, 상기 제2 스페이서들(46a, 46b) 및 상기 제2 보조 마스크들(61a, 61b) 하부에 형성되는 상기 제2 상부 게이트 라인들(21a, 21b)과, 상기 스페이서 패턴들(도 5의 55a, 55b, 55c, 55d, 55e, 55f) 하부에 형성되는 상기 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f)의 크기 및 이격 거리를 용이하게 제어할 수 있다.
따라서, 상기 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f)과 상기 제2 상부 게이트 라인들(21a, 21b)은 그 폭이 상대적으로 크게 차이가 남에도 불구하고, 상기 제2 상부 게이트 라인들(21a, 21b)과 상기 제2 상부 게이트 라인들(21a, 21b)의 한쪽 옆에 위치하는 제1 게이트 라인(20b) 사이의 이격 거리(L1)와, 상기 제2 상부 게이트 라인들(21a, 21b)과 상기 제2 상부 게이트 라인들(21a, 21b)의 다른 쪽 옆에 위치하는 제1 게이트 라인(20c) 사이의 이격 거리(L1)는 동일하다.
앞에서 설명한 실시예들은 게이트를 형성하는데 이용될 수 있다. 그렇지만, 본 실시예들은 이에 한정되지 않는다. 예를 들어, 상기 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f)과 상기 제2 상부 게이트 라인들(21a, 21b)을 형성하는 방법과 동일한 방법을 이용하여 반도체 집적회로의 배선들을 형성하는데 이용할 수 있다.
앞에서 설명한 실시예들은 정보를 저장하기 위하여 플로팅 게이트 전극을 이용하는 메모리 소자를 예로 들어 설명하고 있다. 그렇지만, 본 실시예들은 이에 한정되지 않는다. 예를 들어, 본 실시예들은 도 1 내지 도 8b에서 설명한 상기 제1 게이트 유전 패턴들(11c), 상기 플로팅 게이트 전극들(14a, 14b, 14c, 14d, 14e, 14f), 제1 게이트 간 유전 패턴들(16g) 대신에, 도 9a 및 도 9b에 개시된 것과 같이 차례로 적층된 제1 유전막(11), 정보 저장막(114) 및 제2 유전막(116)을 제공할 수 있다.
상기 제1 유전막(111)은 터널 유전막일 수 있다. 상기 제1 유전막(111)은 실리콘산화막, 실리콘산질화막(SiON layer), 질소 도핑된 실리콘산화막(nitrogen doped Si oxide layer) 및 고유전막 그룹(high-k dielectric group)으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다. 상기 고유전막은 알루미늄 산화막 (AlO layer), 지르코늄 산화막(ZrO layer), 하프늄 산화막(HfO layer) 및 란타늄 산화막(LaO layer) 등과 같이 실리콘 산화막보다 높은 유전 상수를 갖는 유전막을 포함할 수 있다.
상기 정보 저장막(114)은 플래쉬 등과 같은 비휘발성 메모리 소자의 정보를 저장하기 위한 영역 일 수 있다. 예를 들어, 상기 정보 저장막(114)은 전하를 저장할 수 있는 트랩들을 갖는 막일 수 있다. 상기 정보 저장막(114)은 실리콘산질화막(SiON), 실리콘질화막 및 고유전막 그룹으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다. 한편, 상기 정보 저장막(114)은 실리콘 퀀텀 돗(silicon quantum do), 저마늄 퀀텀 돗(germanium quantum dot), 금속 퀀텀 돗(metal quantum dot) 및 나노 크리스탈 중 적어도 하나를 포함할 수 있다. 예를 들어, 상기 나노 크리스탈은 텅스텐(W), 타이타늄(Ti), 탄탈륨(Ta), 구리(Cu), 몰리브덴(Mo) 및 니켈(Ni)로 이루어진 일군에서 선택된 하나이거나, 이들의 질화물 중 하나일 수 있다. 또한, 상기 나노 크리스탈은 지르코늄(Zr), 하프늄(Hf), 이트륨(Y), 알루미늄(A) 중세서 선택된 적어도 하나의 산화물 나노크리스탈일 수 있다. 또한, 상기 나노 크리스탈은 실리콘 나노크리스탈, 저마늄(Ge) 나노크리스탈, 질화실리콘 나노크리스탈, 보론 나노크리스탈 또는 질화보론 나노크리스탈일 수도 있다. 한편, 상기 정보 저장막(114)은 실리콘막, 저마늄막, 또는 실리콘-저마늄막 등과 같이 전자를 보유할 수 있는 물질막일 수 있다. 상기 제2 유전막(116)은 블로킹 유전막일 수 있다. 상기 제2 유전막(116)은 고유전막 그룹으로 구성된 일군에서 선택된 적어도 하나를 포함할 수 있다.
좀더 구체적으로, 도 1a 내지 도 1c에서 설명한 기판과 실질적으로 동일한 기판을 준비할 수 있다. 이어서, 도 2a 내지 도 2c에서 설명한 상기 제1 게이트 유전막들(10c)에 대응하는 제1 게이트 유전막(111)을 형성할 수 있다. 이어서, 도 2a 내지 도 2c에서 설명한 상기 도전성 패턴들(13c, 13d, 13p) 대신에 상기 정보 저장막(114)을 형성할 수 있다. 이어서, 도 2a 내지 도 2c에서 설명한 상기 게이트 간 유전막(16) 대신에 제2 유전막(116)을 형성할 수 있다.
한편, 상기 제2 활성 영역(5p) 상에 주변 모스 트랜지스터를 위한 제2 게이트 유전막(111p)을 형성할 수 있다.
이어서, 상기 제2 유전막(116) 및 상기 제2 게이트 유전막(111p) 상에 도 2a 내지 도 2c에서 설명한 상기 제1 마스크 막(25)을 형성하는 공정부터 도 8a 내지 도 8c에서 설명한 상기 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f), 상기 제2 상부 게이트 라인들(21a, 21b), 및 상기 주변 상부 패턴(22)을 형성하는 공정까지 진행할 수 있다.
따라서, 도 9a 및 도 9b에서, 상기 제1 상부 게이트 라인들(20a, 20b, 20c, 20d, 20e, 20f), 상기 제2 상부 게이트 라인들(21a, 21b), 및 상기 주변 상부 패턴(22)에 각각 대응하며 실질적으로 동일한 간격으로 이격되며 동일한 크기를 갖는 제1 게이트 라인들(120a, 120b, 120c, 120d, 120e, 102f), 제2 게이트 라인들(121a, 121b) 및 주변 패턴(122)을 제공할 수 있다. 여기서, 상기 더미 활성영역(5d)이 위치하는 영역 상에서, 제1 게이트 라인들(120a, 120b, 120c, 120d, 120e, 102f)의 끝부분들은 패드 영역들(123p)로 정의될 수 있다.
한편, 도 9a 및 도 9b에서 개시된 제1 마스크 패턴들(125a, 125b, 125c, 125e, 125f), 제2 마스크 패턴들(126a, 126b), 및 주변 마스크 패턴(127)은 도 8a 내지 도 8c에 개시된 상기 제1 마스크 패턴들(25a, 25b, 25c, 25d, 25e, 25f), 상기 제2 마스크 패턴들(26a, 26b), 및 주변 마스크 패턴(27)과 각각 대응하며 실질적으로 동일한 방법으로 형성될 수 있다.
본 발명은 앞에서 설명한 실시예들에 한정되지 않고, 또 다른 형태로 구체화될 수 있다. 이하에서, 상술한 실시예들에서 또 다른 형태로 구체화된 예시적인 실시예들을 설명하기로 한다.
우선, 도 10 및 도 11를 참조하여, 앞의 도 2a 내지 도 2c에서 설명한 상기 제1 희생 패턴들(37a, 37b, 37c) 및 제2 희생 패턴들(38a, 38b)이 다른 형태로 구체화된 예시적인 실시예들을 설명하기로 한다.
도 10을 참조하면, 앞의 도 2a 내지 도 2c에서 설명한 상기 제1 희생 패턴들(37a, 37b, 37c) 및 제2 희생 패턴들(38a, 38b) 사이의 관계는 도 10에 개시된 제1 희생 패턴들(237a, 237b, 237c)과 제2 희생 패턴들(238a, 238b) 사이의 관계와 같은 형태로 변형되어 구체화될 수 있다. 예를 들어, 도 2a에서의 상기 제1 희생 패턴들(37a, 37b, 37c) 과 상기 제2 희생 패턴들(38a, 38b)의 양 끝부분들은 가상의 직선 상에 정렬되지 않고 있지만, 도 10에서 와 같이, 상기 제1 희생 패턴들(237a, 237b, 237c)과 상기 제2 희생 패턴들(238a, 238b)의 한쪽 끝부분들은 가상의 직선 상에 정렬되도록 형성될 수 있다.
도 11를 참조하면, 상기 제1 희생 패턴들(237a, 237b, 237c) 및 제2 희생 패턴들(238a, 238b)의 측벽들을 각각 둘러싸는 제1 스페이서들(245a, 245b, 245c) 및 제2 스페이서들(246a, 246b)을 각각 형성할 수 있다. 도 4a에서 설명한 상기 포토레지스트 패턴(50)에 대응하는 포토 레지스트 패턴(250)을 형성하고, 도 4a 내지 도 8c에서 설명한 것과 실질적으로 동일한 공정을 진행할 수 있다. 좀더 구체적으로, 도 4a에서의 포토 레지스트 패턴(50)은 제2 스페이서들(46a, 46b)을 전부 덮도록 형성하고 있지만, 도 11에서의 포토 레지스트 패턴(50)은 상기 제2 스페이서들(246a, 246b)의 한쪽 끝부분을 노출시키고 있다. 따라서, 도 10 및 11에서의 실시예에서는 상기 제2 스페이서들(246a, 246b)의 한쪽 끝부분이 절단되더라도, 실질적으로 도 8a 내지 도 8c에서와 같은 최종 구조가 형성될 수 있다.
다음으로, 도 12를 참조하여, 앞의 도 2a 내지 도 2c에서 설명한 상기 제1 희생 패턴들(37a, 37b, 37c) 및 제2 희생 패턴들(38a, 38b)이 또 다른 형태로 구체화된 예시적인 실시예들을 설명하기로 한다.
도 12를 참조하면, 앞의 도 2a 내지 도 2c에서 설명한 상기 제1 희생 패턴들(37a, 37b, 37c) 및 제2 희생 패턴들(38a, 38b) 사이의 관계는 도 12에 개시된 제1 희생 패턴들(337a, 337b, 337c)과 제2 희생 패턴들(338a, 338b) 사이의 관계와 같은 형태로 구체화될 수 있다. 예를 들어, 도 2a에서의 상기 제2 희생 패턴들(38a, 38b)의 각각은 링 형태로 형성될 수 있다. 그렇지만, 도 12에서와 같이 제2 희생 패턴들(338a, 338b)의 각각은 복수의 라인 패턴들(337a, 337b)로 형성될 수 있다. 그리고, 상기 제2 희생 패턴들(338a, 338b)의 각각을 구성하는 라인 패턴들(337a, 337b)의 각각은 상기 제1 희생 패턴들(337a, 337b, 337c)의 폭(Z1)과 실 질적으로 동일한 폭(Z2)을 갖도록 형성될 수 있다. 따라서, 상기 제2 희생 패턴들(338a, 338b)의 상기 라인 패턴들(337a, 337b)과 상기 제1 희생 패턴들(337a, 337b, 337c)은 서로 동일한 폭들(Z1, Z2)을 갖도록 형성되기 때문에, 서로 다른 크기의 패턴들이 인접함으로 인하여 발생하는 포토 공정에서의 불량을 방지할 수 있다.
한편, 상기 제1 희생 패턴들(337a, 337b, 337c)과 상기 제2 희생 패턴들(338a, 338b)의 한쪽 끝부분들은 도 2a에서와 같이 가상의 직선 상에 정렬되지 않을 수 있다. 이와는 달리, 상기 제1 희생 패턴들(337a, 337b, 337c)과 상기 제2 희생 패턴들(338a, 338b)의 한쪽 끝부분들은 도 10에서와 같이 가상의 직선 상에 정렬될 수 있다.
한편, 상기 제1 희생 패턴들(337a, 337b, 337c)과 상기 제2 희생 패턴들(338a, 338b)의 상기 라인 패턴들(337a, 337b)이 서로 동일한 폭들(Z1, Z2)을 갖는다는 내용은, 앞의 실시예들에서도 적용될 수 있다. 예를 들어, 도 2a 및 도 10에서, 상기 제1 희생 패턴들(37a, 237a)과 평행한 부분에서의 상기 제2 희생 패턴들(38a, 238a) 각각의 링의 폭은 상기 제1 희생 패턴들(37a, 237a)의 폭과 실질적으로 동일할 수 있다.
이하에서, 도 13a 내지 도 16을 참조하여, 본 발명의 또 다른 실시예들에 따른 반도체소자의 제조방법을 설명하기로 한다. 도 13a 내지 도 16에서, 도 13a, 도 14a 및 도 15a는 본 발명의 또 다른 실시예들에 따른 반도체소자의 제조방법을 설명하기 위한 평면도들이고, 도 13b, 도 14b, 도 15b 및 도 16은 도 13a, 도 14a 및 도 15a의 IV-IV′선을 따라 취해진 단면도들이다.
도 13a 및 도 13b를 참조하면, 도 2a에서의 상기 제1 희생 패턴들(37a, 37b, 37c)과 동일한 제1 희생 패턴들(437a, 437b, 437c)을 형성함과 아울러, 앞에서 설명한 도 2a의 상기 제2 희생 패턴들(38a, 38b) 및 도 10의 상기 제2 희생 패턴들(238a, 238b)을 다른 형태로 구체화시킨 제2 희생 패턴들(438a, 438b)을 형성할 수 있다. 예를 들어, 도 2a에서 설명한 상기 제2 희생 패턴들(38a, 38b)의 각각은 링 형태로 형성되지만, 도 13a 및 도 13b에서와 같이 제2 희생 패턴들(438a, 438b)의 각각을 라인 형태로 형성할 수 있다. 상기 희생 패턴들(437)의 각각은 차례로 적층된 제1 희생 막(433) 및 제2 희생 막(435)을 포함할 수 있다.
상기 제1 및 제2 희생 패턴들(437a, 437b, 437c, 438a, 438b) 하부에는 도 2a에서 설명한 상기 기판(1), 상기 소자분리막(5s), 상기 활성영역들(5c, 5d, 5p), 상기 제1 및 제2 게이트 유전막들(10c, 10p), 상기 도전성 패턴들(13c, 13d, 13p), 상기 게이트 간 유전막(16), 상기 하지 막(20), 및 상기 제1 및 제2 마스크 막들(25, 30)과 같은 구성요소들이 제공될 수 있다.
도 14a 및 도 14b를 참조하면, 도 3a 내지 도 3c를 참조하여 설명한 것과 마찬가지로, 상기 제1 및 제2 희생 패턴들(437a, 437b, 437c, 438a, 438b)을 갖는 기판 상에 스페이서 막을 형성하고, 상기 스페이서 막을 이방성 식각하여 스페이서들을 형성할 수 있다. 상기 스페이서들은 상기 제1 희생 패턴들(437a, 437b, 437c)의 측벽들 상에 잔존하는 제1 스페이서들(445a, 445b, 445c)과 상기 제2 희생 패턴들(438a, 438b)의 측벽들 상에 잔존하는 제2 스페이서들(446a, 446b)로 형성될 수 있다.
이어서, 상기 제1 및 제2 희생 패턴들(437a, 437b, 437c, 438a, 438b)을 제거할 수 있다.
도 15a 및 도 15b를 참조하면, 도 4a 내지 도 5c에서 설명한 것과 실질적으로 동일한 사진 및 식각 공정을 진행하여, 제1 스페이서들(445a, 445b, 445c)의 양 끝부분들을 절단하는 공정을 진행할 수 있다. 그 결과, 상기 제2 스페이서들(446a, 446b)은 잔존하여 제2 스페이서 패턴들로 정의되고, 상기 제1 스페이서들은 양 끝부분들이 절단되어 서로 이격된 제1 스페이서 패턴들(455a, 455b, 455c, 455d, 455e, 455f)로 형성될 수 있다. 즉, 링 형태의 하나의 제1 스페이서(445a)의 양 끝부분이 절단되어 서로 이격된 두 개의 제1 스페이서 패턴들(455a, 455b)로 형성될 수 있다.
몇몇 실시예들에서, 상기 희생 패턴들(437a, 437b, 437c, 438a, 438b)은 상기 제1 스페이서들(445a, 445b, 445c)의 양 끝부분들을 절단하는 공정을 진행하기 전에 제거할 수 있다. 이와는 달리, 상기 희생 패턴들(437a, 437b, 437c, 438a, 438b)은 상기 제1 스페이서들(445a, 445b, 445c)의 양 끝부분들을 절단하는 공정을 진행한 후에 제거할 수 있다.
이어서, 상기 제1 스페이서 패턴들(455a, 455b, 455c, 455d, 455e, 455f), 및 상기 제2 스페이서 패턴들(446a, 446b)을 식각마스크로 이용하여 상기 제2 마스크 막(30)을 식각할 수 있다. 그 결과, 상기 제1 스페이서 패턴들(455a, 455b, 455c, 455d, 455e, 455f) 하부에 제1 상부 마스크 패턴들(430a, 430b, 430c, 430d, 430e, 430f)이 형성될 수 있고, 상기 제2 스페이서 패턴들(446a, 446b) 하부에 제2 상부 마스크 패턴들(432a, 432b)이 형성될 수 있다.
이번 실시예에서, 패턴들 사이의 간격이 상대적으로 좁은 영역에서 식각되는 상기 제2 마스크 막(30)의 영역은 실질적으로 수직하게 식각되고, 패턴들 사이의 간격이 상대적으로 넓은 영역에서 식각되는 상기 제2 마스크 막(30)은 아래 방향으로 갈수록 좁은 폭을 갖도록 식각될 수 있다. 보다 구체적으로, 상기 제1 상부 마스크 패턴들(430a, 430b, 430c, 430d, 430e, 430f)과 인접하는 상기 제2 상부 마스크 패턴의 측벽(SW1)과, 상기 제1 상부 마스크 패턴들(430a, 430b, 430c, 430d, 430e, 430f)의 측벽들은 실질적으로 동일한 기울기를 갖도록 형성될 수 있다. 그리고, 상기 제1 상부 마스크 패턴들(430a, 430b, 430c, 430d, 430e, 430f)과 인접하지 않는 상기 제2 상부 마스크 패턴들(432a, 432b)의 측벽(SW2)은 상기 제1 상부 마스크 패턴들(430a, 430b, 430c, 430d, 430e, 430f)과 인접하는 상기 제2 상부 마스크 패턴의 측벽(SW1) 보다 완만하게 경사지도록 형성될 수 있다.
상기 제1 상부 마스크 패턴들(430a, 430b, 430c, 430d, 430e, 430f)은 실질적으로 수직한 측벽들을 갖도록 형성될 수 있다. 그리고, 상기 제2 상부 마스크 패턴들(432a, 432b)에서, 상기 제1 상부 마스크 패턴들(430b, 430c)과 인접하는, 즉 상기 제1 상부 마스크 패턴들(430b, 430c)과 마주보는 상기 제2 상부 마스크 패턴들(432a, 432b)의 측벽들(SW1)은 실질적으로 수직하도록 형성되고, 상기 제1 상부 마스크 패턴들(430b, 430c)과 인접하지 않는 상기 제2 상부 마스크 패턴들(432a, 432b)의 측벽들(SW2)은 경사지도록 형성될 수 있다. 패턴들 사이의 간격이 상대적 으로 넓은 영역에서 식각되는 상기 제2 마스크 막(30)의 영역은 아래 방향으로 갈수록 제1 폭(D1)에서 상기 제1 폭(D1) 보다 작은 제2 폭(D2)을 갖도록 좁아질 수 있다. 따라서, 상기 제2 상부 마스크 패턴들(432a, 432b)의 각각은 상부 영역에서 아래 방향으로 갈수록 넓은 폭을 갖도록 형성될 수 있다.
실시예들에서, 패턴들 사이의 간격이 상대적으로 좁은 영역에서 식각되는 상기 제2 마스크 막(30)의 영역과 패턴들 사이의 간격이 상대적으로 넓은 영역에서 식각되는 상기 제2 마스크 막(30)의 영역에서의 측벽들의 경사도에서 차이가 나는 것은 패턴의 밀도 차이 및/또는 패턴의 크기에 따라 식각 속도가 달라지는 "로딩 효과(loading effect)"를 이용한 것이다. 이와 같은 "로딩 효과"는 당업자에게 널리 알려진 것으로써, 자세한 설명은 생략하기로 한다.
이어서, 도 6a 내지 도 6c에서 설명한 것과 상기 보조 마스크들(60a, 60b, 60c, 60d, 60e, 60f, 61a, 61b) 및 상기 주변 희생 마스크(62)과 실질적으로 동일한 보조 마스크들(460a, 460b, 460c, 460d, 460e, 460f, 461a, 461b) 및 주변 희생 마스크(462)을 형성할 수 있다. 즉, 제1 보조 마스크들(460a, 460b, 460c, 460d, 460e, 460f)은 상기 스페이서 패턴들(455a, 455b, 455c, 455d, 455e, 455f)의 한쪽 끝부분들과 중첩할 수 있고, 제2 보조 마스크들(461a, 461b)은 도 6a 내지 도 6c에서 설명한 것과 같이 상기 제2 스페이서들(446a, 446b)과 중첩할 수 있다.
도 6a 내지 도 6c에서, 상기 제1 스페이서 패턴들(55b, 55c)과 평행한 상기 제2 보조 마스크들(61a, 61b)의 측벽들은 상기 제2 스페이서 패턴들(46a, 46b)의 상기 제1 및 제2 부분들(47a, 47b) 상에 위치할 수 있으므로, 상기 제2 보조 마스 크들(61a, 61b)을 형성하기 위한 공정은 상기 제2 스페이서 패턴들(46a, 46b)의 두께, 즉 상기 제2 스페이서 패턴들(46a, 46b)을 형성하기 위한 상기 스페이서 막의 두께의 절반 크기 만큼의 공정 여유도(process margin)를 확보할 수 있다고 설명한 바 있다.
이번 실시예에서의 상기 제2 보조 마스크들(461a, 461b)을 형성하기 위한 공정은 도 6a 내지 도 6c에서의 상기 제2 보조 마스크들(61a, 61b)을 형성하기 위한 공정 보다 미스 얼라인 마진(mis-align margin)을 확장할 수 있다. 보다 구체적으로, 상부 영역에서 아래 방향으로 갈수록 넓은 폭을 갖도록 형성되는 상기 제2 상부 마스크 패턴들(432a, 432b)로 인하여, 상기 제2 보조 마스크들(461a, 461b)이 서로 마주보는 상기 제2 상부 마스크 패턴들(432a, 432b)의 측벽들(SW2) 상에 위치하더라도, 상기 제2 보조 마스크들(461a, 461b)을 상기 제1 마스크(25)를 식각하기 위한 식각마스크로 이용할 수 있다.
몇몇 실시예들에서, 상기 보조 마스크들(460a, 460b, 460c, 460d, 460e, 460f, 461a, 461b), 상기 주변 희생 마스크(462), 상기 제2 스페이서 패턴들(446a, 446b), 상기 스페이서 패턴들(455a, 455b, 455c, 455d, 455e, 455f), 상기 제1 상부 마스크 패턴들(430a, 430b, 430c, 430d, 430e, 430f), 및 상기 제2 상부 마스크 패턴들(432a, 432b)을 식각마스크로 이용하는 식각 공정을 진행하여, 상기 제1 마스크 막(25)을 식각할 수 있다. 그 결과, 상기 제1 마스크 막(25)이 식각되어 형성된 하부 마스크 패턴들(425, 426)을 형성할 수 있다.
다른 실시예들에서, 상기 제2 스페이서 패턴들(446a, 446b) 사이에 위치하면 서 상기 제2 상부 마스크 패턴들(432a, 432b)의 서로 마주보는 경사진 측벽들은 수직한 측벽들이 되도록 식각한 후에, 상기 보조 마스크들(460a, 460b, 460c, 460d, 460e, 460f, 461a, 461b), 상기 주변 희생 마스크(462), 상기 제2 스페이서 패턴들(446a, 446b), 상기 스페이서 패턴들(455a, 455b, 455c, 455d, 455e, 455f), 상기 제1 상부 마스크 패턴들(430a, 430b, 430c, 430d, 430e, 430f), 및 상기 제2 상부 마스크 패턴들(432a, 432b)을 식각마스크로 이용하는 식각 공정을 진행하여, 상기 제1 마스크 막(25)을 식각할 수 있다. 그 결과, 상기 제1 마스크 막(25)이 식각되어 형성된 하부 마스크 패턴들(425, 426)을 형성할 수 있다.
이어서, 상기 보조 마스크들(460a, 460b, 460c, 460d, 460e, 460f, 461a, 461b) 및 상기 주변 희생 마스크(462)를 식각 공정으로 제거할 수 있다. 또한, 상기 제2 스페이서 패턴들(446a, 446b) 및 상기 제1 스페이서 패턴들(455a, 455b, 455c, 455d, 455e, 455f)을 식각 공정으로 제거할 수 있다.
따라서, 도 8a 내지 도 8c에서 설명한 것과 같이, 상기 제1 및 제2 마스크 막들(25, 30)로부터 형성된 마스크 패턴들이 형성될 수 있다. 따라서, 이러한 마스크 패턴들을 식각 마스크로 이용하여 상기 마스크 패턴들 하부의 막들을 식각하는 내용은 도 8a 내지 도 8c에서 설명한 것과 실질적으로 동일하므로 자세한 설명은 생략하기로 한다.
도 17은 본 발명의 실시예들에 따른 메모리 장치를 포함하는 메모리 시스템(500)을 보여주는 블록도이다. 도 17을 참조하면, 본 실시예에 따른 메모리 시스 템(500)은 플래쉬 메모리 소자(520)와 메모리 컨트롤러(510)를 포함할 수 있다. 상기 플래쉬 메모리 소자(520)은 도 1 내지 도 16을 참조하여 설명한 실시예들 중 어느 하나의 실시예에 따라 형성된 장치로 구성될 수 있다. 예를 들어, 상기 플래쉬 메모리 소자(520)는 고밀도 패턴들의 크기 및 이격 거리를 쉽게 제어할 수 있는 도 1 내지 도 16을 참조하여 설명한 실시예들 중 어느 하나의 실시예에 따라 형성된 고접직화된 패턴들을 포함함으로써, 고용량, 고신뢰성을 갖는 소자로써 제공될 수 있다.
상기 메모리 컨트롤러(510)는 상기 플래쉬 메모리 소자(520)를 제어하도록 구성될 수 있다. 상기 플래쉬 메모리 소자(520)와 상기 메모리 컨트롤러(510)를 포함하는 메모리 카드 또는 메모리 디스크 장치를 제공할 수 있다.
프로세싱 유닛(512)의 동작 메모리로써 사용되는 SRAM(511)이 제공될 수 있다. 호스트 인터페이스(513)는 상기 메모리 시스템과 접속되는 호스트의 데이터 교환 프로토콜을 구비할 수 있다. 에어 정정 블록(514)은 플래쉬 메모리 소자(520)로부터 독출된 데이터에 포함되는 에러를 검출 및 정정할 수 있다. 메모리 인터페이스(515)는 상기 플래시 메모리 소자(520)와 인터페이싱 할 수 있다. 프로세싱 유닛(512)은 상기 메모리 컨트롤러(510)의 데이터 교환을 위한 제반 제어 동작을 수행할 수 있다. 비록 도면에는 도시되지 않았지만, 본 실시예들에 따른 메모리 시스템(500)은 호스트(Host)와의 인터페이싱을 위한 코드 데이터를 저장하는 ROM(미도시됨) 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 플래시 메모리 소자(520)는 복수의 플래시 메모리 칩들로 구성되는 멀티-칩 패키지로 제공될 수도 있다.
최근 활발히 연구되고 있는 반도체디스크 장치(Solid State Disk: 이하 SSD)와 같은 메모리 시스템에서 본 발명의 실시예들에 따른 플래시 메모리 장치가 구비될 수 있다. 이 경우, 메모리 컨트롤러(510)는 USB, MMC, PCI-E, SATA, PATA, SCSI, ESDI, 그리고 IDE 등과 같은 다양한 인터페이스 프로토콜들 중 하나를 통해 외부(예를 들면, 호스트)와 통신하도록 구성될 수 있다.
플래시 메모리 소자는 전력이 차단되어도 저장된 데이터를 유지할 수 있는 불휘발성 메모리 장치이다. 셀룰러 폰, PDA 디지털 카메라, 포터블 게임 콘솔, 및 MP3 플레이어와 같은 모바일 장치들의 사용 증가에 따라, 플래시 메모리 소자는 데이터 스토리지로서 뿐만 아니라 코드 스토리지로서 널리 사용된다. 플래시 메모리 장치는, 또한, HDTV, DVD, 라우터, 그리고 GPS와 같은 홈 애플리케이션에 사용될 수 있다.
도 18은 본 발명의 실시예들에 따른 플래시 메모리 소자(612)를 포함하는 정보 처리 시스템(600)을 개략적으로 도시하고 있다. 본 발명에 따른 정보 처리 시스템(600)은 시스템 버스(660)에 전기적으로 연결된 마이크로프로세서(620), 램(630),사용자 인터페이스(640), 베이스밴드 칩셋(Baseband chipset)과 같은 모뎀(650) 및 메모리 시스템(610)을 포함할 수 있다. 메모리 시스템(610)은 메모리 컨트롤러(611) 및 플래시 메모리 소자(612)를 포함할 수 있다. 플래시 메모리 소자(612)는 도 1 내지 도 16을 참조하여 설명한 실시예들 중 어느 하나의 실시예에 따라 형성된 장치로 구성될 수 있다. 플래시 메모리 소자(612)에는 마이크로프로세 서(620)에 의해서 처리된/처리될 N-비트 데이터(N은 1 또는그보다 큰 정수)가 메모리 컨트롤러(611)를 통해 저장될 수 있다.
상기 정보 처리 시스템이 모바일 장치인 경우, 정보 처리 시스템의 동작 전압을 공급하기 위한 배터리(미도시됨)가 추가적으로 제공될 수 있다. 비록 도면에는 도시되지 않았지만, 본 발명에 따른 정보 처리 시스템에는 응용 칩셋(Application chipset), 카메라 이미지프로세서(Camera Image Processor: CIS), 모바일 디램, 등이 더 제공될 수 있음은 이 분야의 통상적인 지식을 습득한 자들에게 자명하다. 메모리 컨트롤러(611)와 플래시 메모리 소자(612)는, 예를 들면, 데이터를 저장하는데 불휘발성 메모리를 사용하는 SSD(Solid State Drive/Disk)를 구성할 수 있다.
본 발명에 따른 플래시 메모리 소자 및/또는 메모리 컨트롤러는 다양한 형태들의 패키지를 이용하여 실장될 수 있다. 예를 들면, 본 발명에 따른 플래시 메모리 장치 그리고/또는 메모리 컨트롤러는 PoP(Package on Package), Ball grid arrays(BGAs), Chip scale packages(CSPs), Plastic Leaded Chip Carrier(PLCC), Plastic Dual In-Line Package(PDIP), Die in Waffle Pack, Die in Wafer Form, Chip On Board(COB), Ceramic Dual In-Line Package(CERDIP), Plastic Metric Quad Flat Pack(MQFP), Thin Quad Flatpack(TQFP), Small Outline(SOIC), Shrink Small Outline Package(SSOP), Thin Small Outline(TSOP), Thin Quad Flatpack(TQFP), System In Package(SIP), Multi Chip Package(MCP), Wafer-level Fabricated Package(WFP), Wafer-Level Processed Stack Package(WSP), 등과 같은 패키지들을 이용하여 실장될 수 있다.
도 1a 내지 도 8c는 본 발명의 일 실시예에 따른 반도체소자를 나타낸 도면들이다.
도 9a 및 도 9b는 본 발명의 다른 실시예에 따른 반도체소자를 나타낸 단면도들이다.
도 10 및 도 11은 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 평면도들이다.
도 12는 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 평면도이다.
도 13a 내지 도 16은 본 발명의 또 다른 실시예에 따른 반도체소자를 나타낸 도면들이다.
도 17은 본 발명의 실시예에 따른 반도체소자를 구비한 메모리 시스템을 나타낸 블록도이다.
도 18은 본 발명의 실시예에 따른 반도체소자를 구비한 정보 처리 시스템을 나타낸 블록도이다.

Claims (10)

  1. 기판 상에 도전성 막을 형성하고,
    상기 도전성 막 상에 마스크 막을 형성하고,
    상기 마스크 막 상에 서로 이격된 제1 패턴들 및 상기 제1 패턴들의 한쪽 옆의 제2 패턴을 형성하되, 상기 제2 패턴은 서로 평행한 제1 부분 및 제2 부분을 포함하고,
    상기 제1 패턴들의 한쪽 끝부분들과 각각 중첩하는 제1 보조 마스크들을 형성함과 아울러, 상기 제2 패턴의 상기 제1 부분과 상기 제2 부분 사이를 덮는 제2 보조 마스크를 형성하되, 상기 제2 보조 마스크의 서로 마주보는 측벽들은 상기 제1 및 제2 부분들 상에 위치하고,
    상기 제1 및 제2 패턴들 및 상기 제1 및 제2 보조 마스크를 식각 마스크로 이용하여 상기 마스크 막을 식각하여, 상기 제1 패턴들 및 상기 제1 보조 마스크들의 하부들에 잔존하는 제1 마스크 패턴들을 형성함과 아울러, 상기 제2 패턴 및 상기 제2 보조 마스크의 하부에 잔존하는 제2 마스크 패턴을 형성하고,
    상기 제1 및 제2 패턴들 및 상기 제1 및 제2 보조 마스크들을 제거하고,
    상기 제1 및 제2 마스크 패턴들을 식각 마스크로 이용하여 상기 도전성 막을 식각하여 상기 제1 마스크 패턴들 하부에 잔존하는 제1 도전성 패턴들 및 상기 제2 마스크 패턴 하부에 잔존하는 제2 도전성 패턴을 형성하는 것을 포함하는 반도체소자의 제조방법.
  2. 제 1 항에 있어서,
    상기 제2 패턴의 상기 제1 및 제2 부분들과 상기 제1 패턴들은 서로 동일한 폭을 갖는 반도체소자의 제조방법.
  3. 제 1 항에 있어서,
    서로 인접하는 상기 제1 도전성 패턴들은 제1 거리만큼 이격되고,
    상기 제2 도전성 패턴과 인접하는 상기 제1 도전성 패턴은 상기 제2 도전성 패턴으로부터 상기 제1 거리와 실질적으로 동일한 거리만큼 이격되는 반도체소자의 제조방법.
  4. 제 1 항에 있어서,
    상기 제1 및 제2 패턴들을 형성하는 것은
    상기 마스크 막 상에 서로 이격된 제1 및 제2 희생 패턴들을 형성하고,
    상기 제1 희생 패턴의 측벽을 둘러싸는 링 형태의 제1 스페이서를 형성함과 아울러, 상기 제2 희생 패턴의 측벽을 둘러싸는 제2 스페이서를 형성하고,
    상기 제1 스페이서의 양 끝부분을 절단하여 서로 이격된 제1 스페이서 패턴들을 형성하고,
    상기 제1 및 제2 스페이서들을 형성한 후에, 또는 상기 제1 스페이서 패턴들을 형성한 후에, 상기 제1 및 제2 희생 패턴들을 제거하는 것을 포함하되,
    상기 제1 스페이서 패턴들은 제1 패턴들로 정의되고, 상기 제2 스페이서는 상기 제2 패턴으로 정의되는 반도체소자의 제조방법.
  5. 기판 상에 하지막(underlying layer)을 형성하고,
    상기 하지막 상에 마스크 막 및 희생 막을 차례로 형성하고,
    상기 희생막을 패터닝하여 서로 이격된 제1 희생 패턴들 및 상기 제1 희생 패턴들 사이에 하나 또는 복수의 제2 희생 패턴들을 형성하되, 상기 제2 희생 패턴들은 상기 제1 희생 패턴들 중 선택된 두 개의 제1 희생 패턴들 사이에 형성되고,
    상기 제1 및 제2 희생 패턴들의 측벽들을 각각 둘러싸는 제1 및 제2 스페이서들을 형성하고,
    상기 제1 및 제2 희생 패턴들을 제거하고,
    상기 제1 스페이서들의 양 끝부분들을 절단하여, 서로 이격된 스페이서 패턴들을 형성하고,
    상기 스페이서 패턴들의 어느 한쪽 끝부분들과 각각 중첩하는 제1 보조 마스크들을 형성함과 아울러, 상기 제2 스페이서들의 적어도 일부를 덮는 제2 보조 마스크들을 형성하고,
    상기 스페이서 패턴들, 상기 제2 스페이서들, 및 상기 제1 및 제2 보조 마스크들을 식각마스크로 이용하여 상기 마스크 막을 식각하여 상기 스페이서 패턴들 및 상기 제1 보조 마스크들의 하부들에 잔존하는 제1 마스크 패턴들을 형성함과 아울러, 상기 제2 스페이서들 및 상기 제2 보조 마스크들의 하부에 잔존하는 제2 마 스크 패턴들을 형성하고,
    상기 제1 및 제2 보조 마스크들 및 상기 스페이서 패턴들을 제거하고,
    상기 제1 및 제2 마스크 패턴들을 식각 마스크로 이용하여 상기 하지막을 식각하여 제1 및 제2 하지막 패턴들(underlying patterns)을 형성하는 것을 포함하는 반도체소자의 제조방법.
  6. 제 5 항에 있어서,
    상기 제2 희생 패턴들의 각각은 서로 평행한 라인 패턴들을 포함하고,
    상기 제1 희생 패턴들은 상기 제1 라인 패턴들과 평행한 부분을 갖고,
    상기 라인 패턴들과 평행한 상기 제1 희생 패턴들의 부분들은 상기 라인 패턴들과 동일한 폭을 갖는 반도체소자의 제조방법.
  7. 제 5 항에 있어서,
    상기 제2 스페이서들의 각각은 상기 스페이서 패턴들과 평행한 제1 및 제2 부분들을 포함하고,
    상기 제2 보조 마스크들은 상기 제2 스페이서들의 상기 제1 및 제2 부분들 사이를 덮고,
    상기 스페이서 패턴들과 평행한 상기 제2 보조 마스크들의 측벽들은 상기 제1 및 제2 부분들 상에 위치하는 반도체소자의 제조방법.
  8. 제 5 항에 있어서,
    서로 인접하는 상기 제1 하지막 패턴들은 제1 거리 만큼 이격되고,
    상기 제2 하지막 패턴들과 인접하는 상기 제1 하지막 패턴들은 상기 제2 하지막 패턴들로부터 상기 제1 거리와 같은 거리 만큼 이격되는 반도체소자의 제조방법.
  9. 제 5 항에 있어서,
    상기 보조 마스크들을 형성하는 동안에, 주변 마스크를 형성하고,
    상기 마스크 패턴들을 형성하는 동안에, 상기 주변 마스크를 식각마스크로 이용하여 상기 마스크 막를 식각하여 주변 마스크 패턴을 형성하고,
    상기 보조 마스크들을 제거하는 동안에, 상기 주변 마스크를 제거하고,
    상기 제1 및 제2 하지막 패턴들을 형성하는 동안에, 상기 주변 마스크 패턴을 식각 마스크로 이용하여 상기 하지 막을 식각하여 주변 패턴을 형성하는 것을 더 포함하는 반도체소자의 제조방법.
  10. 기판 상에 하지막(underlying layer)을 형성하고,
    상기 하지막 상에 차례로 적층된 제1 및 제2 마스크 막들을 형성하고,
    상기 제2 마스크 막 상에 제1 거리 만큼 서로 이격된 제1 스페이서 패턴들을 형성함과 아울러, 상기 제1 스페이서 패턴들과 상기 제1 거리 만큼 이격된 제2 스페이서 패턴을 형성하되, 상기 제2 스페이서 패턴은 서로 평행한 제1 및 제2 부분 들을 갖고,
    상기 제1 마스크 막의 소정 영역이 노출되도록 상기 제2 마스크 막을 식각하여, 상기 제1 스페이서 패턴들 하부에 제1 상부 마스크 패턴들을 형성하고, 상기 제2 스페이서 패턴 하부에 제2 상부 마스크 패턴을 형성하되,
    상기 제1 상부 마스크 패턴들과 인접하지 않는 상기 제2 상부 마스크 패턴의 측벽은 상기 제1 상부 마스크 패턴들과 인접하는 상기 제2 상부 마스크 패턴의 측벽 보다 완만하게 경사지도록 형성되고, 상기 제1 상부 마스크 패턴들과 인접하는 상기 제2 상부 마스크 패턴의 측벽과, 상기 제1 상부 마스크 패턴들의 측벽들은 실질적으로 동일한 기울기를 갖도록 형성되고,
    상기 제1 스페이서 패턴들의 어느 한쪽 끝부분들과 각각 중첩하는 제1 보조 마스크들을 형성함과 아울러, 상기 제2 스페이서 패턴의 상기 제1 및 제2 부분들 사이에서 노출되는 상기 제1 마스크 막을 덮는 제2 보조 마스크를 형성하고,
    상기 제1 및 제2 스페이서 패턴들, 상기 제1 및 제2 상부 마스크 패턴들, 및 상기 제1 및 제2 보조 마스크들을 식각 마스크로 이용하여 상기 제1 마스크 막을 식각하여 하부 마스크 패턴들을 형성하고,
    상기 제1 및 제2 스페이서 패턴들 및 상기 제1 및 제2 보조 마스크들을 제거하고,
    상기 하부 마스크 패턴들 하부의 상기 하지막을 식각하여 하지막 패턴들을 형성하는 것을 포함하되, 상기 하지막 패턴들을 형성하는 동안에 상기 제1 및 제2 상부 마스크 패턴들은 제거되는 반도체소자의 제조방법.
KR1020090121349A 2009-12-08 2009-12-08 반도체소자의 제조방법 KR20110064661A (ko)

Priority Applications (2)

Application Number Priority Date Filing Date Title
KR1020090121349A KR20110064661A (ko) 2009-12-08 2009-12-08 반도체소자의 제조방법
US12/904,363 US8183152B2 (en) 2009-12-08 2010-10-14 Method of fabricating semiconductor device

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020090121349A KR20110064661A (ko) 2009-12-08 2009-12-08 반도체소자의 제조방법

Publications (1)

Publication Number Publication Date
KR20110064661A true KR20110064661A (ko) 2011-06-15

Family

ID=44082456

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020090121349A KR20110064661A (ko) 2009-12-08 2009-12-08 반도체소자의 제조방법

Country Status (2)

Country Link
US (1) US8183152B2 (ko)
KR (1) KR20110064661A (ko)

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160103372A (ko) * 2015-02-24 2016-09-01 삼성전자주식회사 반도체 소자 형성 방법

Families Citing this family (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR101085630B1 (ko) * 2010-12-15 2011-11-22 주식회사 하이닉스반도체 반도체 소자의 패턴 형성방법
JP5330440B2 (ja) * 2011-03-23 2013-10-30 株式会社東芝 半導体装置の製造方法
US9190261B2 (en) * 2011-08-25 2015-11-17 Taiwan Semiconductor Manufacturing Company, Ltd. Layer alignment in FinFET fabrication
KR20150136387A (ko) 2014-05-27 2015-12-07 삼성전자주식회사 반도체 소자의 제조 방법
KR102192350B1 (ko) * 2014-08-05 2020-12-18 삼성전자주식회사 반도체 소자의 미세 패턴 형성 방법 및 이를 이용한 반도체 소자의 제조방법
KR102323456B1 (ko) 2014-12-26 2021-11-10 삼성전자주식회사 반도체 소자 및 반도체 소자의 제조 방법
KR20160097608A (ko) 2015-02-09 2016-08-18 삼성전자주식회사 반도체 소자를 제조하는 방법
US10276379B2 (en) 2017-04-07 2019-04-30 Applied Materials, Inc. Treatment approach to improve film roughness by improving nucleation/adhesion of silicon oxide
CN110828466B (zh) * 2019-11-11 2022-03-29 上海华力微电子有限公司 字线制作方法

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US7253118B2 (en) 2005-03-15 2007-08-07 Micron Technology, Inc. Pitch reduced patterns relative to photolithography features
US7265059B2 (en) * 2005-09-30 2007-09-04 Freescale Semiconductor, Inc. Multiple fin formation
JP2007150166A (ja) 2005-11-30 2007-06-14 Toshiba Corp 半導体装置の製造方法
US7579278B2 (en) * 2006-03-23 2009-08-25 Micron Technology, Inc. Topography directed patterning
US7429533B2 (en) * 2006-05-10 2008-09-30 Lam Research Corporation Pitch reduction
US8129289B2 (en) * 2006-10-05 2012-03-06 Micron Technology, Inc. Method to deposit conformal low temperature SiO2
KR100905157B1 (ko) 2007-09-18 2009-06-29 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
US20100267237A1 (en) * 2009-04-20 2010-10-21 Advanced Micro Devices, Inc. Methods for fabricating finfet semiconductor devices using ashable sacrificial mandrels
US8268727B2 (en) * 2009-04-20 2012-09-18 GlobalFoundries, Inc. Methods for fabricating FinFET semiconductor devices using planarized spacers

Cited By (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20160103372A (ko) * 2015-02-24 2016-09-01 삼성전자주식회사 반도체 소자 형성 방법

Also Published As

Publication number Publication date
US20110136340A1 (en) 2011-06-09
US8183152B2 (en) 2012-05-22

Similar Documents

Publication Publication Date Title
KR20110064661A (ko) 반도체소자의 제조방법
US8319275B2 (en) Integrated circuit memory devices having selection transistors with nonuniform threshold voltage characteristics
CN105374824B (zh) 半导体器件
CN107768446B (zh) 具有电荷固定层的半导体器件
KR101623547B1 (ko) 재기입가능한 3차원 반도체 메모리 장치의 제조 방법
US9184302B2 (en) Three dimensional semiconductor memory device and method of manufacturing the same
US20140367764A1 (en) Semiconductor devices and methods of fabricating the same
KR20130025207A (ko) 반도체 장치 및 그의 형성방법
KR100814408B1 (ko) 비휘발성 메모리 소자 및 이의 제조 방법.
KR20160049159A (ko) 반도체 장치 및 그 제조방법
US20090296477A1 (en) Nonvolatile Memory Devices Having Electromagnetically Shielding Source Plates
KR101421879B1 (ko) 반도체 메모리 소자 및 그의 제조 방법
JP2009088518A (ja) 不揮発性メモリ装置及びその形成方法
US9372401B2 (en) Method of forming micropatterns
KR20140064458A (ko) 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
JP2018006694A (ja) 半導体装置およびその製造方法
KR20150129242A (ko) 반도체 장치의 제조 방법 및 이에 의해 제조된 반도체 장치
JP2013183158A (ja) 不揮発性メモリ装置及びその製造方法
JP2019212857A (ja) 半導体装置およびその製造方法
US10347318B2 (en) Semiconductor memory device
US20100270606A1 (en) Nonvolatile semiconductor memory device and method of forming the same
US11183571B2 (en) Memory device and manufacturing method thereof
US20200075619A1 (en) Semiconductor memory device and method of manufacturing semiconductor memory device
CN108666319B (zh) 半导体存储器件和制造该半导体存储器件的方法
KR100710806B1 (ko) 비휘발성 메모리 장치 및 그 형성 방법

Legal Events

Date Code Title Description
WITN Application deemed withdrawn, e.g. because no request for examination was filed or no examination fee was paid