KR101085630B1 - 반도체 소자의 패턴 형성방법 - Google Patents

반도체 소자의 패턴 형성방법 Download PDF

Info

Publication number
KR101085630B1
KR101085630B1 KR1020100128297A KR20100128297A KR101085630B1 KR 101085630 B1 KR101085630 B1 KR 101085630B1 KR 1020100128297 A KR1020100128297 A KR 1020100128297A KR 20100128297 A KR20100128297 A KR 20100128297A KR 101085630 B1 KR101085630 B1 KR 101085630B1
Authority
KR
South Korea
Prior art keywords
auxiliary layer
region
trenches
layer
forming
Prior art date
Application number
KR1020100128297A
Other languages
English (en)
Inventor
안명규
Original Assignee
주식회사 하이닉스반도체
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 주식회사 하이닉스반도체 filed Critical 주식회사 하이닉스반도체
Priority to KR1020100128297A priority Critical patent/KR101085630B1/ko
Application granted granted Critical
Publication of KR101085630B1 publication Critical patent/KR101085630B1/ko
Priority to US13/326,048 priority patent/US20120156866A1/en
Priority to CN2011104200910A priority patent/CN102543851A/zh

Links

Images

Classifications

    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/30—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region
    • H10B41/35—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the memory core region with a cell select transistor, e.g. NAND
    • G—PHYSICS
    • G11—INFORMATION STORAGE
    • G11C—STATIC STORES
    • G11C5/00—Details of stores covered by group G11C11/00
    • G11C5/06—Arrangements for interconnecting storage elements electrically, e.g. by wiring
    • G11C5/063—Voltage and signal distribution in integrated semi-conductor memory access lines, e.g. word-line, bit-line, cross-over resistance, propagation delay
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/0271—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers
    • H01L21/0273—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising organic layers characterised by the treatment of photoresist layers
    • H01L21/0274—Photolithographic processes
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0337—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane characterised by the process involved to create the mask, e.g. lift-off masks, sidewalls, or to modify the mask, e.g. pre-treatment, post-treatment
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/027—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34
    • H01L21/033—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers
    • H01L21/0334—Making masks on semiconductor bodies for further photolithographic processing not provided for in group H01L21/18 or H01L21/34 comprising inorganic layers characterised by their size, orientation, disposition, behaviour, shape, in horizontal or vertical plane
    • H01L21/0338—Process specially adapted to improve the resolution of the mask
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having at least one potential-jump barrier or surface barrier, e.g. PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic System or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3205—Deposition of non-insulating-, e.g. conductive- or resistive-, layers on insulating layers; After-treatment of these layers
    • H01L21/321—After treatment
    • H01L21/3213—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer
    • H01L21/32139—Physical or chemical etching of the layers, e.g. to produce a patterned layer from a pre-deposited extensive layer using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L23/00—Details of semiconductor or other solid state devices
    • H01L23/48—Arrangements for conducting electric current to or from the solid state body in operation, e.g. leads, terminal arrangements ; Selection of materials therefor
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L29/00—Semiconductor devices adapted for rectifying, amplifying, oscillating or switching, or capacitors or resistors with at least one potential-jump barrier or surface barrier, e.g. PN junction depletion layer or carrier concentration layer; Details of semiconductor bodies or of electrodes thereof  ; Multistep manufacturing processes therefor
    • H01L29/40—Electrodes ; Multistep manufacturing processes therefor
    • H01L29/401—Multistep manufacturing processes
    • H01L29/4011—Multistep manufacturing processes for data storage electrodes
    • H01L29/40114—Multistep manufacturing processes for data storage electrodes the electrodes comprising a conductor-insulator-conductor-insulator-semiconductor structure
    • H—ELECTRICITY
    • H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
    • H10B—ELECTRONIC MEMORY DEVICES
    • H10B41/00—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates
    • H10B41/10—Electrically erasable-and-programmable ROM [EEPROM] devices comprising floating gates characterised by the top-view layout
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L2924/00—Indexing scheme for arrangements or methods for connecting or disconnecting semiconductor or solid-state bodies as covered by H01L24/00
    • H01L2924/0001—Technical content checked by a classifier
    • H01L2924/0002—Not covered by any one of groups H01L24/00, H01L24/00 and H01L2224/00

Landscapes

  • Engineering & Computer Science (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • General Physics & Mathematics (AREA)
  • Computer Hardware Design (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Ceramic Engineering (AREA)
  • Semiconductor Memories (AREA)
  • Non-Volatile Memory (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명에 따른 반도체 소자의 패턴 형성방법은 일렬로 배열된 제1 내지 제3 영역을 포함하는 하부 구조 상에 하드 마스크막을 형성하는 단계, 상기 제1 영역에 대응하는 상기 하드 마스크막 상에 서로 이격된 제1 패턴들을 형성하고, 상기 제2 및 제3 영역에 대응하는 상기 하드 마스크막 상에 양 측벽에 스페이서를 가지며 서로 이격된 제1 보조막들을 형성하는 단계, 상기 제1 패턴들 및 상기 스페이서를 가진 제1 보조막들을 통해 노출된 상기 하드 마스크막을 제거하여 하드 마스크 패턴들을 형성하는 단계, 상기 하드 마스크 패턴들을 통해 노출된 상기 하부 구조를 제거하여 상기 제1 영역에 워드 라인들을 형성하고, 상기 제2 영역에 더미 워드 라인을 형성하고, 상기 제3 영역에 셀렉트 라인을 형성하는 단계를 포함한다.

Description

반도체 소자의 패턴 형성방법{Method of manufacturing patterns in a semiconductor device}
본 발명은 반도체 소자의 패턴 형성방법에 관한 것으로, 특히 셀렉트 라인과 워드 라인 사이의 간격의 오차를 개선할 수 있는 반도체 소자의 패턴 형성방법에 관한 것이다.
반도체 소자를 구성하는 패턴들은 다양한 크기로 형성될 수 있다. 낸드 플래시 메모리 소자를 예로 들어 설명하면, 낸드 플래시 메모리 소자의 메모리 셀 어레이 영역에는 다수의 스트링이 형성된다. 각각의 스트링은 소스 셀렉트 트랜지스터, 드레인 셀렉트 트랜지스터, 및 소스 셀렉트 트랜지스터와 드레인 셀렉트 트랜지스터 사이에 직렬로 연결된 다수의 메모리 셀들로 구성된다. 소스 셀렉트 트랜지스터의 게이트는 소스 셀렉트 라인에 연결되고, 드레인 셀렉트 트랜지스터의 게이트는 드레인 셀렉트 라인에 연결되며, 메모리 셀의 게이트는 워드 라인에 연결된다. 또한, 드레인 셀렉트 트랜지스터와 메모리 셀 사이, 그리고, 소스 셀렉트 트랜지스터와 메모리 셀 사이에는 디스터브 현상을 개선하기 위해 더미 소자가 더 형성될 수 있다. 이러한 더미 소자는 패싱 워드 라인(passing word line)인 더미 워드 라인에 연결된다. 일반적으로, 스트링의 드레인 셀렉트 라인 및 소스 셀렉트 라인은 워드 라인에 비해 넓은 폭으로 형성되며, 워드 라인은 소자의 고집적화를 위해 노광 해상도 한계보다 좁은 미세한 선폭으로 형성된다.
상술한 바와 같이 워드 라인들을 노광 해상도 한계보다 좁은 미세한 선폭의 패턴을 형성하기 위해 스페이서 패터닝 기술(SPT: Spacer Patterning Technology)이 제안된 바 있다.
도 1a 및 도 1b는 스페이서 패터닝 기술을 이용한 패턴 형성방법의 일부를 설명하기 위한 평면도들이다.
도 1a를 참조하면, 먼저 트렌치(T)를 사이에 두고 이격된 다수의 제1 보조 패턴들(1)을 형성한다. 이 후, 제1 보조 패턴들(1)의 표면상에 스페이서막을 형성하고 스페이서막을 에치-백 공정 등으로 식각하여 트렌치들(T)의 측벽에 스페이서들(3)을 형성한다.
낸드 플래시 메모리 소자의 경우, 스페이서들(3)은 메모리 셀들이 형성될 영역으로 정의되는 메모리 셀 영역(R1)과 더미 소자들이 형성될 영역으로 정의되는 더미 영역(R2)과 드레인 셀렉트 트랜지스터 또는 소스 셀렉트 트랜지스터가 형성될 영역으로 정의되는 셀렉트 트랜지스터 영역(R3)에 형성될 수 있다. 더미 영역(R2)은 메모리 셀 영역(R1)과 셀렉트 트랜지스터 영역(R3) 사이에 배치된다. 더미 영역(R2)과 셀렉트 트랜지스터 영역(R3)의 경계에는 제1 보조 패턴(1)이 배치되며, 더미 영역(R2) 측의 제1 보조 패턴(1)의 일측벽 상에 형성된 스페이서(3)의 폭(W1)은 더미 워드 라인의 폭을 정의한다. 그리고, 셀 영역(R1)에 형성된 제1 보조 패턴(1)의 측벽 상에 형성된 스페이서(3)의 폭(W1)은 워드 라인의 폭을 정의한다. 또한, 셀 영역(R1)에서 스페이서들(3) 간 간격(L1)은 워드 라인들간 간격을 정의하며, 셀 영역(R1)과 더미 영역(R2)의 경계에서 스페이서들(3) 간 간격(L1)은 워드 라인과 더미 워드 라인 간 간격(L2)을 정의하며, 셀 영역(R1)에서의 스페이서들(3) 간 간격(L1)과 동일하게 형성될 수 있다. 셀렉트 트랜지스터 영역(R3)과 더미 영역(R2)의 경계에 형성된 제1 보조 패턴(1)의 폭(L3)은 셀 영역(R1)에서 스페이서들(3) 간 간격(L1)보다 넓게 형성될 수 있다.
한편, 상술한 스페이서들(3) 각각의 폭(W1)은 공정의 특성상 동일하게 형성된다. 따라서, 워드 라인보다 넓은 폭으로 형성될 드레인 셀렉트 라인 또는 소스 셀렉트 라인(이하, "셀렉트 라인"이라 함)의 폭을 정의하기 위해 셀렉트 트랜지스터 영역(R3)에는 스페이서(3)의 폭(W1) 보다 넓은 폭을 가진 별도의 패턴을 형성해야 한다.
도 1b를 참조하면, 제1 보조 패턴들을 제거하고 셀렉트 트랜지스터 영역(R3)에 셀렉트 라인의 폭을 정의하는 제2 보조 패턴(5)을 형성한다. 제2 보조 패턴(5)의 폭(W2)은 스페이서(3)의 폭(W1)보다 넓은 폭으로 형성되며, 셀렉트 라인의 폭을 정의하기 위해 형성된다.
제2 보조 패턴(5)을 형성하기 위해서는 추가적으로 포토리소그래피 공정을 실시해야 한다. 이에 따라, 제2 보조 패턴(5)과 스페이서(3) 사이의 간격(L4)은 포토리소그래피 공정시 이용되는 노광 마스크의 정렬에 의해 결정된다. 일반적으로 제2 보조 패턴(5)을 형성할 때 이용되는 노광 마스크의 정렬시 ±20nm의 정렬 오차가 발생한다. 따라서, 제2 보조 패턴(5)과 스페이서(3) 사이의 간격(L4)을 일정하게 형성하기 어려운 단점이 있다.
상술한 공정을 통해 형성된 스페이서 및 제2 보조 패턴(3, 5)을 이용하여 반도체 소자의 패턴을 형성할 수 있다. 이하, 도 2를 참조하여 스페이서 및 제2 보조 패턴(3, 5)을 이용한 반도체 소자의 패턴 형성방법에 대해 설명한다.
도 2는 종래 반도체 소자의 일부를 나타내는 단면도이다. 특히, 도 2는 낸드 플래시 메모리 소자의 게이트 라인들을 나타내는 단면도이다.
도 2를 참조하면, 하드 마스크 패턴들(HM)을 식각 마스크로 이용하여 워드 라인(WL), 더미 워드 라인(PWL) 및 셀렉트 라인(DSL/SSL)을 포함하는 게이트 라인들을 패터닝한다. 워드 라인(WL)은 메모리 셀 영역(R1)에 형성된다. 셀렉트 라인(DSL/SSL)은 셀렉트 트랜지스터 영역(R3)에 형성되는 드레인 셀렉트 라인(DSL) 또는 소스 셀렉트 라인(SSL)일 수 있다. 더미 워드 라인(PWL)은 메모리 셀 영역(R1) 및 셀렉트 트랜지스터 영역(R3) 사이에 배치된 더미 영역(R2)에 형성된다. 워드 라인(WL), 더미 워드 라인(PWL) 및 셀렉트 라인(DSL/SSL)은 반도체 기판(21)의 활성 영역 상에 적층된 게이트 절연막(23) 및 제1 도전막(25)의 상부에 유전체막(27) 및 제2 도전막(29)을 적층한 후, 제2 도전막(29) 상부의 하드 마스크 패턴(HM)을 식각 마스크로 하여 제2 도전막(29)을 패터닝함으로써 형성할 수 있다. 또한 동일한 하드 마스크 패턴들(HM)을 식각 마스크로 이용하여 유전체막(27) 및 제1 도전막(25)의 노출된 영역을 제거할 수 있다. 그 결과, 워드 라인(WL) 및 더미 워드 라인(PWL) 하부에는 유전체막(27)을 사이에 두고 워드 라인(WL)에 중첩된 낸드 플래시 메모리 소자의 플로팅 게이트를 형성할 수 있으며, 셀렉트 라인(DSL/SSL) 하부에는 유전체막(27)에 형성된 콘택홀을 통해 셀렉트 라인(DSL/SSL)에 전기적으로 연결된 제1 도전막 패턴을 형성할 수 있다.
워드 라인(WL) 및 더미 워드 라인(PWL)을 패터닝하기 위한 하드 마스크 패턴(HM)은 상술한 스페이서에 의해 그 선 폭(W1)이 정의되어 노광 해상도보다 미세한 선 폭(W1)으로 형성된 것일 수 있다. 그리고, 셀렉트 라인(DSL/SSL)을 패터닝하기 위한 하드 마스크 패턴(HM)은 상술한 제2 보조 패턴에 의해 그 선 폭(W2)이 정의되어 워드 라인(WL)을 패터닝하기 위한 하드 마스크 패턴(HM)보다 넓은 선폭(W2)으로 형성된 것일 수 있다. 워드 라인들(WL)간 간격(L1) 및 워드 라인(WL)과 더미 워드 라인(PWL) 사이의 간격(L1)은 도 1a 및 도 1b에서 상술한 스페이서막의 증착 두께 및 트렌치들간 간격을 제어하여 일정하게 형성할 수 있다. 반면, 제2 보조 패턴을 형성하기 위한 노광 마스크의 정렬에 따라 정의되는 셀렉트 라인(DSL/SSL)과 더미 워드 라인(WL) 사이의 간격(L4)은 제2 보조 패턴을 형성하기 위한 노광 마스크의 오정렬로 인하여 타겟으로 하는 간격으로 형성하기 어렵다. 이에 따라, 워드 라인(WL)과 셀렉트 라인(DSL/SSL) 사이의 간격을 오차없이 형성하기 어렵다.
본 발명은 셀렉트 라인과 워드 라인 사이의 간격의 오차를 개선할 수 있는 반도체 소자의 패턴 형성방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 패턴 형성방법은 일렬로 배열된 제1 내지 제3 영역을 포함하는 하부 구조 상에 하드 마스크막을 형성하는 단계, 상기 제1 영역에 대응하는 상기 하드 마스크막 상에 서로 이격된 제1 패턴들을 형성하고, 상기 제2 및 제3 영역에 대응하는 상기 하드 마스크막 상에 양 측벽에 스페이서를 가지며 서로 이격된 제1 보조막들을 형성하는 단계, 상기 제1 패턴들 및 상기 스페이서를 가진 제1 보조막들을 통해 노출된 상기 하드 마스크막을 제거하여 하드 마스크 패턴들을 형성하는 단계, 상기 하드 마스크 패턴들을 통해 노출된 상기 하부 구조를 제거하여 상기 제1 영역에 워드 라인들을 형성하고, 상기 제2 영역에 더미 워드 라인을 형성하고, 상기 제3 영역에 셀렉트 라인을 형성하는 단계를 포함한다.
본 발명의 제2 실시 예에 따른 반도체 소자의 패턴 형성방법은 일렬로 배열된 제1 내지 제3 영역을 포함하는 하부 구조 상에 하드 마스크막을 형성하는 단계, 상기 하드 마스크 상부에 제1 보조막을 형성하는 단계, 상기 제1 보조막을 식각하여 서로 이격된 제1 내지 제4 트렌치들을 형성하여, 상기 제1 영역 상에 제1 트렌치들을 형성하고, 상기 제1 영역과 상기 제2 영역의 경계 상에 제2 트렌치를 형성하고, 상기 제2 영역과 상기 제3 영역의 경계 상에 제3 트렌치를 형성하고, 상기 제3 영역 상에 제4 트렌치를 형성하는 단계, 상기 제1 내지 제4 트렌치를 포함한 전체 표면에 제2 보조막을 형성하는 단계, 상기 제1 영역 상의 상기 제2 보조막을 식각하여 상기 제1 트렌치들 각각의 측벽 및 상기 제1 영역에 인접한 상기 제2 트렌치의 측벽에 제1 스페이서를 형성하는 단계, 상기 제1 영역 상의 상기 제1 보조막을 제거하는 단계, 상기 제2 영역 상의 상기 제2 보조막을 식각하여 상기 제2 영역에 인접한 상기 제2 트렌치의 측벽과, 상기 제3 및 제4 트렌치들 각각의 측벽에 제2 스페이서를 형성하는 단계, 상기 제1 보조막의 잔류하는 영역과, 상기 제1 및 제2 스페이서들을 통해 노출된 상기 하드 마스크막을 제거하여 하드 마스크 패턴들을 형성하는 단계, 상기 하드 마스크 패턴들을 통해 노출된 상기 하부 구조를 제거하여 상기 제1 영역에 워드 라인들을 형성하고, 상기 제2 영역에 더미 워드 라인을 형성하고, 상기 제3 영역에 셀렉트 라인을 형성하는 단계를 포함한다.
본 발명의 제3 실시 예에 따른 반도체 소자의 패턴 형성방법은 일렬로 배열된 제1 내지 제3 영역을 포함하는 하부 구조 상에 하드 마스크막을 형성하는 단계, 상기 하드 마스크 상부에 제1 보조막을 형성하는 단계, 상기 제1 보조막을 식각하여 서로 이격된 제1 내지 제4 트렌치들을 형성하여, 상기 제1 영역 상에 제1 트렌치들을 형성하고, 상기 제1 영역과 상기 제2 영역의 경계 상에 제2 트렌치를 형성하고, 상기 제2 영역과 상기 제3 영역의 경계 상에 제3 트렌치를 형성하고, 상기 제3 영역 상에 제4 트렌치를 형성하는 단계, 상기 제1 내지 제4 트렌치를 포함한 전체 구조 표면에 제2 보조막을 형성하는 단계, 상기 제2 보조막 상부에 상기 제2 및 제3 영역에 중첩된 제3 보조막을 형성하는 단계, 상기 제1 트렌치들 사이의 상기 제1 보조막 상부면이 노출되도록 상기 제3 보조막을 통해 노출된 상기 제2 보조막을 일부 두께 제거하는 단계, 상기 제1 보조막의 노출된 영역을 제거하는 단계;
상기 제1 및 제2 트렌치들 사이와, 상기 제2 및 제3 트렌치들 사이와, 상기 제3 및 제4 트렌치들 사이에서 상기 제2 보조막이 노출되도록 상기 제3 보조막의 일부를 식각하는 단계, 상기 제1 보조막의 잔류하는 영역이 노출되도록 상기 제2 보조막의 노출된 영역을 식각하는 단계, 상기 제1 영역 상에 잔류하는 상기 제1 보조막이 제거되도록 상기 제1 보조막의 잔류하는 영역 일부를 식각하는 단계, 상기 제3 보조막을 제거하는 단계, 상기 제2 내지 제4 트렌치의 바닥면 상에 잔류하는 상기 제2 보조막을 제거하여 상기 제2 내지 제4 트렌치들 각각의 측벽에 제2 스페이서를 형성하는 단계, 상기 제1 보조막의 잔류하는 영역 및 상기 제1 및 제2 스페이서들을 통해 노출된 상기 하드 마스크막을 제거하여 하드 마스크 패턴들을 형성하는 단계, 및 상기 하드 마스크 패턴들을 통해 노출된 상기 하부 구조를 제거하여 상기 제1 영역에 워드 라인들을 형성하고, 상기 제2 영역에 더미 워드 라인을 형성하고, 상기 제3 영역에 셀렉트 라인을 형성하는 단계를 포함한다.
본 발명에서는 워드 라인들이 형성될 영역을 정의하기 위해 서로 이격된 제1 패턴들, 더미 워드 라인이 형성될 영역을 정의하기 위해 양 측벽에 스페이서를 갖는 제1 보조막으로 이루어진 제2 패턴, 및 셀렉트 라인이 형성될 영역을 정의하기 하기 위해 양 측벽에 스페이서를 갖는 제1 보조막으로 이루어진 제3 패턴이 자동 정렬(self-align)되도록 한다. 이 때, 제1 패턴들 사이의 간격, 제1 및 제2 패턴 사이의 간격, 제2 및 제3 패턴 사이의 간격은 하나의 노광 마스크를 이용한 포토리소그래피 공정 및 제2 보조막의 증착 두께에 의해 결정된다. 따라서, 본 발명은 셀렉트 라인과 워드 라인 사이의 간격을 하나의 노광 마스크를 이용한 포토리소그래피 공정 및 제2 보조막의 증착 두께를 통해 제어할 수 있으므로 서로 다른 노광 마스크의 정렬 오차로 인해 셀렉트 라인과 워드 라인 사이의 간격이 설계치에서 변경되는 문제를 개선할 수 있다.
본 발명은 워드 라인과 셀렉트 라인 사이의 간격에 오차가 발생하는 문제를 개선하여 셀렉트 라인과 워드 라인 사이의 거리를 일정하게 제어할 수 있다. 셀렉트 라인과 워드 라인 사이의 거리를 일정하게 제어하면, 셀렉트 라인에 인접한 워드 라인들에 연결된 메모리 셀들에 발생하는 디스터브 변동을 방지할 수 있다.
도 1a 및 도 1b와 도 2는 종래 스페이서 패터닝 기술을 이용한 반도체 소자의 패턴 형성방법을 설명하기 위한 도면들이다.
도 3은 본 발명에 따른 반도체 소자의 패턴을 나타낸 단면도이다.
도 4a 내지 도 8b는 본 발명의 제1 실시 예에 따른 반도체 소자 패턴 형성방법을 설명하기 위한 도면들이다.
도 9a 내지 도 9g는 본 발명의 제2 실시 예에 따른 반도체 소자 패턴 형성방법을 설명하기 위한 단면도들이다.
이하, 첨부된 도면들을 참조하여 본원 발명의 바람직한 실시예를 상세히 살펴보기로 한다. 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 것이며, 단지 본 실시예들은 본 발명의 개시가 완전하도록 하며, 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다. 이하의 도면에서 동일한 도면부호는 동일한 구성 요소를 지칭하는 것이다.
도 3은 본 발명의 실시 예에 따른 반도체 소자의 패턴 일부를 나타낸 단면도이다. 특히, 도 3은 낸드 플래시 메모리 소자의 게이트 라인 일부를 나타낸 단면도이다.
도 3을 참조하면, 낸드 플래시 메모리 소자의 게이트 라인은 제1 영역(R11)에 형성된 워드 라인들(WL), 제2 영역(R12)에 형성된 더미 워드 라인(PWL), 제3 영역(R13)에 형성된 셀렉트 라인(DSL/SSL)을 포함한다. 제1 영역(R11)은 데이터를 저장하기 위한 메모리 셀들이 형성되는 셀 영역이다. 워드 라인들(WL) 각각은 다수의 메모리 셀들에 연결된다. 제2 영역(R13)은 제1 영역(R11)과 제3 영역(R13) 사이에 배치되는 영역이고, 디스터브 현상을 개선하기 위한 더미 소자가 형성되는 영역이다. 더미 워드 라인(PWL)은 더미 소자에 연결된다. 제3 영역(R13)은 낸드 플래시 메모리 소자의 메모리 스트링을 선택하기 위한 소스 셀렉트 트랜지스터 또는 드레인 셀렉트 트랜지스터가 형성되는 영역이다. 셀렉트 라인은 소스 셀렉트 트랜지스터에 연결된 소스 셀렉트 라인(SSL)이거나, 드레인 셀렉트 트랜지스터에 연결된 드레인 셀렉트 라인(DSL)일 수 있다.
상술한 게이트 라인은 제1 내지 제3 하드 마스크 패턴들(HM)을 식각 마스크로 소자 분리 영역(미도시) 및 활성 영역을 포함하는 반도체 기판(101) 상의 하부 구조(103, 105, 107, 109)를 패터닝하여 형성할 수 있다. 하부 구조는 반도체 기판(101)의 활성 영역 상에 적층된 게이트 절연막(103) 및 제1 도전막(105), 그리고 제1 도전막(105) 상부에 형성되며 제3 영역(R13)에서 제1 도전막(105)을 노출시키는 콘택홀(CT)을 포함하는 유전체막(107), 그리고 유전체막(107) 상에 형성된 제2 도전막(109)을 포함한다. 워드 라인(WL), 더미 워드 라인(PWL), 셀렉트 라인(DSL/SSL)은 패터닝된 제2 도전막(109)으로 이루어진다. 워드 라인(WL) 하부에서 유전체막(107)을 사이에 두고 워드 라인(WL)에 중첩된 제1 도전막(105)은 낸드 플래시 메모리 소자의 플로팅 게이트로 이용되며, 셀렉트 라인(DSL/SSL) 하부에서 유전체막(107)에 형성된 콘택홀(CT)을 통해 셀렉트 라인(DSL/SSL)에 전기적으로 연결된 제1 도전막(105)은 셀렉트 트랜지스터의 게이트로 이용된다. 그리고, 더미 워드 라인(PWL) 하부에서 유전체막(107)을 사이에 두고 더미 워드 라인(PWL)에 중첩된 제1 도전막(105)은 더미 플로팅 게이트가 된다.
본 발명의 실시 예에서 워드 라인(WL)의 폭(W11)은 제1 하드 마스크 패턴(115a)의 폭에 의해 정의되고, 더미 워드 라인(PWL)의 폭(W12)은 제2 하드 마스크 패턴(115b)의 폭에 의해 정의되고, 셀렉트 라인(DSL/SSL)의 폭(W13)은 제3 하드 마스크 패턴(115c)의 폭에 의해 정의된다. 그리고, 워드 라인들(WL)간 간격(L11)은 제1 하드 마스크 패턴들(115a)간 간격에 의해 정의되고, 워드 라인(WL)과 셀렉트 라인(DSL/SSL) 사이의 간격은 워드 라인(WL)과 더미 워드 라인(PWL) 사이의 간격(L12), 더미 워드 라인(PWL)의 폭(W12), 그리고 더미 워드 라인(PWL)과 셀렉트 라인(DSL/SSL) 사이의 간격(L13)의 합으로 정의된다. 워드 라인(WL)과 더미 워드 라인(PWL) 사이의 간격(L12)은 제1 및 제2 하드 마스크 패턴들(115a, 115b)간 간격에 의해 정의되고, 더미 워드 라인(PWL)과 셀렉트 라인(DSL/SSL) 사이의 간격(L13)은 제2 및 제3 하드 마스크 패턴들(115b, 115c)간 간격에 의해 정의된다. 따라서, 워드 라인(WL)과 셀렉트 라인(DSL/SSL) 사이의 간격의 오차를 개선하기 위해서는 제1 및 제2 하드 마스크 패턴들(115a, 115b)간 간격과 제2 및 제3 하드 마스크 패턴들(115b, 115c) 간 간격의 오차를 개선해야 한다. 본 발명의 실시 예들에서는 제2 및 제3 하드 마스크 패턴들(115b, 115c) 간 간격의 오차를 개선하기 위한 공정을 진행한다. 그 결과, 더미 워드 라인(PWL)의 폭(W12)이 워드 라인(WL)의 폭(W11)보다 넓게 형성된다. 그리고, 본 발명의 실시 예들에서는 워드 라인(WL)과 더미 워드 라인(PWL) 사이의 간격(L12), 그리고 셀렉트 라인(DSL/SSL)과 더미 워드 라인(PWL) 사이의 간격(L13)을 워드 라인들(WL)간 간격(L11)과 동일하게 형성할 수 있다. 한편, 통상적인 낸드 플래시 메모리 소자와 마찬가지로 본 발명의 실시 예들에서는 셀렉트 라인들(DSL/SSL)간 간격(L14)을 워드 라인들(WL)간 간격(L11)보다 넓게 형성하고, 셀렉트 라인(DSL/SSL)의 폭(W13)을 워드 라인(WL)의 폭(W11)보다 넓게 형성한다.
이하, 도 4a 내지 도 8b를 참조하여, 제1 및 제2 하드 마스크 패턴들(115a, 115b)간 간격과 제2 및 제3 하드 마스크 패턴들(115b, 115c) 간 간격의 오차를 개선하기 위한 본 발명의 제1 실시 예에 따른 반도체 소자의 패턴 형성방법에 대해 구체적으로 설명한다.
도 4a 내지 도 8b는 본 발명의 제1 실시 예에 따른 반도체 소자의 패턴 형성방법을 설명하기 위한 도면들이다. 특히, 도 4a 내지 도 8b에서는 낸드 플래시 메모리 소자의 게이트 라인들을 형성하는 방법을 예로 들어 설명한다. 도 4a, 도 5a, 도 6a, 도 7a, 및 도 8a는 각 공정 단계의 평면도들이며, 도 4b, 도 5b, 도 6b, 도 7b, 및 도 8b는 도면의 선"A-B"를 따라 절취하여 나타낸 각 공정 단계의 단면도들이다.
도 4a 및 도 4b를 참조하면, 일렬로 배열된 제1 내지 제3 영역(R11, R12, R13)을 포함하는 하부 구조(103, 105, 107, 109) 상에 하드 마스크막(115)을 형성한다.
하부 구조(103, 105, 107, 109)는 소자 분리 영역(미도시) 및 소자 분리 영역에 의해 구분되는 활성 영역을 포함하는 반도체 기판(101)의 활성 영역 상부에 적층된 게이트 절연막(103) 및 제1 도전막(105), 제1 도전막(105)이 형성된 전체 구조 상부에 형성된 유전체막(107), 유전체막(107) 상에 형성된 제2 도전막(109)을 포함한다. 유전체막(107)에는 제3 영역(R13)에서 제1 도전막(105)을 노출시키는 콘택홀(CT)이 형성되며, 이 콘택홀(CT)을 통해 제3 영역(R13)에서 제1 및 제2 도전막(105, 109)이 전기적으로 연결된다.
유전체막(107)을 형성하기 전, 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판(101)의 상부에 게이트 절연막(103) 및 제1 도전막(105)을 형성한다. 이 후, 소자 분리 영역 상부의 게이트 절연막(103) 및 제1 도전막(105)을 제거하고, 반도체 기판(101)을 식각하여 소자 분리 영역에 트렌치를 형성하고, 트렌치 내에 소자 분리막을 형성한다. 이와 같이 소자 분리막을 형성하는 과정에서 게이트 절연막(103) 및 제1 도전막(105)은 반도체 기판(101)의 소자 분리 영역 상부에서 제거되고, 반도체 기판(101)의 활성 영역 상부에 잔여할 수 있다.
게이트 절연막(103)은 실리콘 산화막으로 형성될 수 있으며, 제1 도전막(105)은 폴리 실리콘으로 형성될 수 있다. 콘택홀(CT)을 포함하는 유전체막(107)은 산화막/질화막/산화막을 적층한 후, 제3 영역(R13)에 형성된 유전체막(107) 일부를 제거하여 형성할 수 있다. 제2 도전막(109)은 폴리 실리콘막, 금속막 및 금속 실리사이드막 중 어느 하나의 단일막으로 형성하거나, 적어도 2이상의 적층막으로 형성할 수 있다.
하드 마스크막(115)은 게이트 라인을 형성하기 위한 식각 공정시 식각 마스크 역할을 하는 막으로서, 제2 도전막(109)에 대한 식각 선택비를 고려하여 단일막 또는 다수의 적층막으로 형성될 수 있다. 예를 들어, 하드 마스크막(115)은 산화막(111)과 폴리 실리콘막(113)을 적층하여 형성할 수 있다.
이 후, 하드 마스크막(115)의 상부에 제1 보조막(117)을 형성한 후, 제1 보조막(117)을 식각하여 제1 내지 제4 트렌치(T1, T2, T3, T4)를 형성한다. 제1 내지 제4 트렌치(T1, T2, T3, T4)는 하드 마스크막(115)의 상부에 제1 보조막(117)을 형성한 후 하나의 노광 마스크를 이용한 포토리소그래피 공정과, 식각 공정을 이용하여 제1 보조막(117)의 일부를 식각함으로써 형성할 수 있다. 제1 내지 제4 트렌치(T1, T2, T3, T4)는 하나의 노광 마스크를 이용한 포토리소그래피 공정을 통해 그 형성 영역이 정의되므로 제1 내지 제4 트렌치(T1, T2, T3, T4)는 오차 없이 타겟으로 하는 폭 및 간격으로 형성될 수 있다.
제1 트렌치들(T1)은 제1 영역(R11) 상에서 제1 보조막(117)을 사이에 두고 서로 이격되어 배치되며, 제2 트렌치(T2)는 제1 영역(R11)과 제2 영역(R12)의 경계 영역 상에 배치되며, 제3 트렌치(T3)는 제2 영역(R12)과 제3 영역(R13)의 경계 영역 상에 배치되며, 제4 트렌치(T4)는 제3 영역(R13) 상에 배치된다. 제1 트렌치들(T1) 각각은 제1 폭으로 형성되며, 제1 트렌치들(T1)은 제1 간격으로 이격되어 형성된다. 제1 폭은 후속에서 형성될 워드 라인들간 간격을 동일하게 형성하기 위해 제1 간격의 3배로 형성될 수 있다. 제2 트렌치(T2)는 후속에서 형성될 워드 라인과 더미 워드 라인간 간격을 워드 라인들간 간격과 동일하게 형성하기 위해 제1 폭으로 형성될 수 있다. 제1 트렌치(T1)와 제2 트렌치(T2) 사이의 간격은 워드 라인들간 간격의 균일성을 위해 제1 간격으로 형성될 수 있다. 제3 트렌치(T3)는 후속에서 형성될 더미 워드 라인과 셀렉트 라인간 간격을 워드 라인들간 간격과 동일하게 형성하기 위해 제1 폭으로 형성될 수 있다. 제2 트렌치(T2)와 제3 트렌치(T3) 사이의 간격은 형성하고자 하는 더미 워드 라인의 폭에 따라 제1 간격과 동일하거나, 제1 간격보다 크게 형성될 수 있다. 제4 트렌치(T4)는 후속에서 형성될 셀렉트 라인들간 간격을 통상적인 낸드 플래시 메모리 소자에서와 같이 워드 라인들간 간격보다 넓게 형성하기 위해 제1 폭보다 넓게 형성될 수 있다. 제3 트렌치(T3)와 제4 트렌치(T4) 사이의 간격은 형성하고자 하는 셀렉트 라인의 폭에 따라 제1 간격과 동일하거나, 제1 간격보다 크게 형성될 수 있다.
상기에서 제1 보조막(117)은 제1 보조막(117)의 상부에 형성된 막과 제1 보조막(117)의 하부에 형성된 막과의 선택비를 고려하여 선택된 물질로 형성될 수 있다. 예를 들어, 제1 보조막(117)은 SOC(Spin On Carbon)막을 이용하여 형성할 수 있다.
제1 내지 제4 트렌치들(T1, T2, T3, T4)을 포함하는 전체 구조의 표면을 따라 제2 보조막(119)을 형성한다. 제2 보조막(119)은 제1 내지 제4 트렌치들(T1, T2, T3, T4) 내부를 완전히 채우지 않도록 적정 두께로 형성되는 것이 바람직하다. 이 때, 제1 내지 제4 트렌치들(T1, T2, T3, T4) 각각의 측벽 상에 형성된 제2 보조막(119)의 두께는 후속에서 형성될 워드 라인의 폭, 더미 워드 라인의 폭, 그리고 셀렉트 라인의 폭에 영향을 준다. 또한, 제2 보조막(119)에 의해 채워지지 않은 제1 내지 제4 트렌치들(T1, T2, T3, T4) 각각의 개구된 영역의 폭은 후속에서 형성될 워드 라인들간 간격, 워드 라인과 더미 워드 라인 사이의 간격, 더미 워드 라인과 셀렉트 라인 사이의 간격, 그리고 셀렉트 라인들 사이의 간격에 영향을 준다. 본 발명의 제1 실시 예에서는 워드 라인의 폭, 워드 라인들간 간격, 워드 라인과 더미 워드 라인 사이의 간격, 그리고 더미 워드 라인과 셀렉트 라인 사이의 간격을 동일하게 형성하기 위하여 제2 보조막(119)의 두께를 제1 트렌치(T1)들간 간격인 제1 간격과 동일하게 형성할 수 있다. 제2 보조막(119)의 증착 두께는 증착 공정 조건을 제어하여 원하는 수치로 형성할 수 있다. 또한 제2 보조막(119)은 제1 보조막(117)과의 식각 선택비를 고려하여 제1 보조막(117)과 다른 물질로 형성되는 것이 바람직하다. 예를 들어, 제2 보조막(119)은 산화막으로 형성할 수 있다.
도 5a 및 도 5b를 참조하면, 제1 내지 제4 트렌치(T1, T2, T3, T4)의 내부가 채워지도록 제2 보조막(119)의 전면 상에 제3 보조막(121)을 형성한다. 이 후, 제3 보조막(121) 상에 보호 패턴(123)을 형성한다.
제3 보조막(121)은 제2 보조막(119)과의 식각 선택비를 고려하여 제2 보조막(119)과 다른 물질로 형성되는 것이 바람직하다. 또한 제3 보조막(121)은 반사 방지 및 평탄화를 위해 유동성이 있으며 코팅이 가능한 물질로 형성한다. 예를 들어 제3 보조막(121)은 반사 방지막용 유기물(BARC막:Bottom Anti Reflection Coating막)로 형성하거나, 스핀 온 카본(Spin On Carbon)막으로 형성할 수 있다. 스핀 온 카본막으로 제3 보조막(121)을 형성하는 경우, 후속 포토레지스트 패턴의 스트립 공정으로부터 제3 보조막(121)이 제거되는 것을 방지하기 위해 SiON과 같은 제4 보조막을 더 형성할 수 있다.
보호 패턴(123)은 포토레지스트 물질로 형성된 포토레지스트 패턴일 수 있다. 보호 패턴(123)은 제1 트렌치들(T1) 양측에 위치하는 제1 보조막(117)을 노출시키는 과정에서 제2 및 제3 트렌치들(T2, T3) 사이와 제3 및 제4 트렌치들(T3, T4) 사이에 위치하는 제1 보조막(117)이 노출되는 것을 방지하기 위해 형성되는 것이다. 따라서, 보호 패턴(123)은 제2 트렌치(T2)의 바닥면에 대응하는 위치에 배치된 가장자리를 가지며, 제2 및 제3 영역(T2, T3)에 중첩되도록 형성되는 것이 바람직하다. 이러한 보호 패턴(123)은 제1 영역(R11)에 대응하는 제3 보조막(121)을 노출시킨다. 상기에서 보호 패턴(123)의 가장 자리는 제2 트렌치(T2)의 바닥면에 대응되는 어떠한 위치에 배치되어도 무관하므로 정렬 마진(align margin)을 충분히 확보할 수 있다. 제2 트렌치(T2)의 바닥면은 디자인 룰에 따라 다양한 폭으로 형성될 수 있다.
도 6a 및 도 6b를 참조하면, 보호 패턴(123)을 식각 마스크로 제3 보조막의 노출된 영역을 제거하여 제2 보조막을 노출시킨다. 이 후, 제2 보조막의 1차 식각 공정으로 제2 보조막을 제거하여 제1 영역(R11)의 제1 보조막(117) 측벽 상에 제1 스페이서(119a)를 형성한다.
제2 보조막의 1차 식각 공정은 제1 영역(R11) 상의 제1 보조막(117) 상부면이 노출되고 제1 트렌치(T1) 바닥면에서 하드 마스크막(115)이 노출되도록 제2 보조막의 노출된 영역을 일정 두께로 제거함으로써 실시된다. 그 결과, 제1 영역(R11) 상에서 제2 보조막은 제1 트렌치들(T1) 각각의 측벽과, 제1 영역(R11)에 인접한 제2 트렌치(T2)의 측벽에 스페이서(119a)로서 잔여한다. 이 후, 보호 패턴 및 제3 보조막의 잔여하는 영역을 제거한다. 제2 보조막의 1차 식각 공정시, 제2 및 제3 영역(R12, R13) 상부의 제2 보조막(119b)은 제거되지 않고 제3 보조막에 의해 보호된다.
도 7a 및 도 7b를 참조하면, 제1 보조막의 노출된 영역을 제거한다. 제1 보조막의 노출된 영역을 제거하는 과정에서 제2 트렌치(T2)와 제3 트렌치(T3) 사이에 위치하는 제1 보조막(117)과, 제3 트렌치(T3)와 제4 트렌치(T4) 사이에 위치하는 제1 보조막(117)은 제2 및 제3 영역(R11, R12)에서 잔류하는 제2 보조막(도 6b의 119b)에 의해 보호되어 제거되지 않는다. 제1 보조막의 노출된 영역을 제거함에 따라, 제1 영역(R11) 상의 제1 스페이서들(119a)이 서로 이격된다. 이하에서는 서로 이격된 제1 스페이서들을 제1 패턴들이라 정의한다.
제1 보조막의 노출된 영역을 제거한 후, 제2 보조막의 2차 식각 공정으로 제2 보조막을 제거하여 제2 영역(R12)에 인접한 제2 트렌치(T2)의 측벽과, 제3 및 제4 트렌치들(T3, T4) 각각의 측벽에 제2 스페이서(119c)를 형성한다. 제2 보조막의 2차 식각 공정은 제2 내지 제4 트렌치(T2, T3, T4) 각각의 측벽 및 제1 영역(R11) 상에 제2 보조막(119c, 119a)이 잔류하되 제2 내지 제4 트렌치(T2, T3, T4)의 바닥면에서 하드 마스크막(115)이 노출되도록 제2 보조막의 일부를 제거함으로써 실시된다. 이러한 제2 보조막의 2차 식각 공정을 통해 제1 영역(R11) 상의 제1 패턴들(119a)과, 양 측벽에 제2 스페이서(119c)를 갖는 제1 보조막(117)으로 이루어진 제2 영역(R12) 상의 제2 패턴과, 양 측벽에 제2 스페이서(119c)를 갖는 제1 보조막(117)으로 이루어진 제3 영역(R13) 상의 제3 패턴이 자동 정렬된다. 제3 보조막의 식각 공정으로부터 상기 제2 보조막의 2차 식각 공정까지 인-시튜(in-situ) 방식으로 진행할 수 있다.
제1 패턴들(119a) 각각은 워드 라인이 형성될 영역을 정의하기 위한 제1 하드 마스크 패턴의 폭을 정의하며, 제2 패턴은 더미 워드 라인이 형성될 영역을 정의하기 위한 제2 하드 마스크 패턴의 폭을 정의하며, 제3 패턴은 셀렉트 라인이 형성될 영역을 정의하기 위한 제3 하드 마스크 패턴의 폭을 정의한다.
상기에서, 제2 보조막의 2차 식각 공정시 제1 영역(R11) 상의 제1 패턴(119a)의 높이가 낮아질 수는 있으나, 제2 보조막의 식각 두께에 비해 제1 보조막(117)의 높이가 높으므로 제1 보조막(117)의 높이에 따라 형성되는 제1 패턴(119a)은 제거되지 않는다.
제1 패턴 내지 제3 패턴에 의해 하드 마스크막(115)의 일부 영역은 노출되고, 나머지 일부 영역은 차단된다. 본 발명의 제1 실시 예에서 제1 내지 제3 패턴에 의해 정의되는 폭들 및 간격들은 제1 내지 제4 트렌치들(T1, T2, T3, T4)의 배치 간격 및 폭과 제2 보조막의 증착 두께(W11)에 의해 정의되는 간격들(L11, L12, L13, L14, L15, L16), 그리고 제2 보조막의 증착 두께(W11)에 의해 정의된다. 제1 내지 제4 트렌치들(T1, T2, T3, T4)의 배치 간격과 제2 보조막의 증착 두께(W11)는 노광 마스크의 쉬프트(shift) 또는 오정렬로 인해 변하지 않는다. 따라서, 본 발명의 제1 실시 예에서는 제1 내지 제3 패턴을 통해 하드 마스크막(115)의 노출된 영역 및 차단된 영역의 폭 및 간격의 오차를 개선할 수 있다.
도 8a 및 도 8b를 참조하면, 제1 내지 제3 패턴을 식각 마스크로 하드 마스크막의 노출된 영역을 제거하여 제1 내지 제3 하드 마스크 패턴들(115a, 115b, 115c)을 형성한다. 이 후 잔여하는 제1 내지 제3 패턴(즉, 잔여하는 제1 및 제2 보조막)을 제거한다.
본 발명의 제1 실시 예에 의하면, 제1 및 제2 하드 마스크 패턴들(115a, 115b)간 간격과, 제2 및 제3 하드 마스크 패턴들(115b, 115c)간 간격과, 제1 내지 제3 하드 마스크 패턴들(115a, 115b, 115c) 각각의 폭은 제2 보조막의 증착 두께와 제1 보조막에 제1 내지 제4 트렌치를 형성하기 위한 제1 보조막의 패터닝 공정에 의해 결정된다. 제2 보조막의 증착 두께와 제1 보조막의 패터닝 공정에서 제1 내지 제4 트렌치의 설계 수치는 노광 마스크 정렬 오차에 의해 변동하지 않는다. 따라서 본 발명의 제1 실시 예에서는 노광 마스크 정렬 오차로 인한 제1 및 제2 하드 마스크 패턴들(115a, 115b)간 간격과, 제2 및 제3 하드 마스크 패턴들(115b, 115c)간 간격과, 제1 내지 제3 하드 마스크 패턴들(115a, 115b, 115c) 각각의 폭의 오차를 개선할 수 있다.
이어서, 제1 내지 제3 하드 마스크 패턴들(115a, 115b, 115c)을 식각 마스크로 하부 구조(109, 107, 105)를 패터닝하여 도 3에 도시된 워드 라인(WL), 더미 워드 라인(PWL), 및 셀렉트 라인(DSL/SSL)을 형성할 수 있다.
상술한 바와 같이 본 발명의 제1 실시 예에서는 제1 내지 제4 트렌치들의 폭들 및 간격들과, 제2 보조막의 두께를 통해 제1 영역 상의 제1 패턴들과, 양 측벽에 제2 스페이서를 갖는 제1 보조막으로 이루어진 제2 영역 상의 제2 패턴과, 양 측벽에 제2 스페이서를 갖는 제1 보조막으로 이루어진 제3 영역 상의 제3 패턴을 자동 정렬시킨다. 이 때, 제1 패턴들 사이의 간격, 제1 및 제2 패턴 사이의 간격, 제2 및 제3 패턴 사이의 간격은 하나의 노광 마스크를 이용한 포토리소그래피 공정 및 제2 보조막의 증착 두께에 의해 결정된다. 그리고, 제1 패턴들 각각은 워드 라인이 형성될 영역을 정의하는 제1 하드 마스크 패턴의 형성 영역을 정의하며, 제2 패턴은 더미 워드 라인이 형성될 영역을 정의하는 제2 하드 마스크 패턴의 형성 영역을 정의하며, 제3 패턴은 셀렉트 라인이 형성될 영역을 정의하는 제3 하드 마스크 패턴의 형성 영역을 정의한다. 따라서, 본 발명의 제1 실시 예에서 셀렉트 라인과 워드 라인 사이의 간격은 하나의 노광 마스크를 이용한 포토리소그래피 공정 및 제2 보조막의 증착 두께를 통해 제어된다. 그 결과, 본 발명의 제1 실시 예는 서로 다른 노광 마스크의 정렬 오차로 인해 셀렉트 라인과 워드 라인 사이의 간격이 설계치에서 변경되는 문제를 개선할 수 있다.
본 발명의 제1 실시 예에서는 제1 내지 제4 트렌치들의 폭들 및 간격들과 제2 보조막의 두께를 제어하여 제1 하드 마스크 패턴들 사이의 간격, 제1 및 제2 하드 마스크 패턴 사이의 간격, 그리고 제2 및 제3 하드 마스크 패턴 사이의 간격을 동일하게 형성할 수 있다. 이 경우, 제1 하드 마스크 패턴들 사이, 제1 및 제2 하드 마스크 패턴 사이, 그리고 제2 및 제3 하드 마스크 패턴 사이에서 노출되는 하부 구조의 폭들을 균일화할 수 있으므로 하부 구조의 노출되는 영역들을 제거할 때 식각 속도를 균일화할 수 있다. 그 결과, 하드 마스크 패턴들에 의해 노출되는 영역들 간 폭 차이로 인해 식각 속도가 불균일해짐에 따라 유발되는 게이트 절연막 및 활성 영역의 손상 문제를 개선할 수 있다.
그리고 본 발명의 제1 실시 예에서는 제1 및 제2 트렌치 사이의 간격을 제어하여 디스터브 개선을 위해 형성하였던 더미 워드 라인의 폭을 원하는 폭으로 제어가능하다.
도 9a 내지 도 9g는 본 발명의 제2 실시 예에 따른 반도체 소자 패턴 형성방법을 설명하기 위한 단면도들이다. 특히, 도 9a 내지 도 9g는 도 3에 도시된 낸드 플래시 메모리 소자의 게이트 라인들을 형성하는 방법을 설명하기 위한 단면도들이다. 즉, 도 9a 내지 도 9g는 도 3에 도시된 워드 라인과 셀렉트 라인 사이의 간격에 오차가 발생하는 현상을 개선하기 위해 제1 및 제2 하드 마스크 패턴들(도 3의 115a, 115b)간 간격과 제2 및 제3 하드 마스크 패턴들(도 3의 115b, 115c) 간 간격의 오차를 개선하는 본 발명의 제2 실시 예에 따른 반도체 소자의 패턴 형성방법을 도시한 것이다.
도 9a를 참조하면, 일렬로 배열된 제1 내지 제3 영역(R11, R12, R13)을 포함하는 하부 구조(103, 105, 107, 109) 상에 하드 마스크막(115)을 형성한다.
하부 구조(103, 105, 107, 109)는 도 4a 및 도 4b에서 상술한 바와 동일하다.
하드 마스크막(115)은 도 4a 및 도 4b에서 상술한 바와 같이 게이트 라인을 형성하기 위한 식각 공정시 식각 마스크 역할을 하는 막으로서, 제2 도전막(109)에 대한 식각 선택비를 고려하여 단일막 또는 다수의 적층막으로 형성될 수 있다. 예를 들어, 하드 마스크막(115)은 산화막(111)과 폴리 실리콘막(113)을 적층하여 형성할 수 있다.
이 후, 하드 마스크막(115)의 상부에 제1 보조막(217)을 형성한 후, 제1 보조막(217)을 식각하여 제1 내지 제4 트렌치(T1', T2', T3', T4')를 형성한다. 제1 내지 제4 트렌치(T1', T2', T3', T4')는 하드 마스크막(115)의 상부에 제1 보조막(217)을 형성한 후 하나의 노광 마스크를 이용한 포토리소그래피 공정과, 식각 공정을 이용하여 제1 보조막(217)의 일부를 식각함으로써 형성할 수 있다. 제1 내지 제4 트렌치(T1', T2', T3', T4')는 하나의 노광 마스크를 이용한 포토리소그래피 공정을 통해 그 형성 영역이 정의되므로 제1 내지 제4 트렌치(T1', T2', T3', T4')는 오차 없이 타겟으로 하는 폭 및 간격으로 형성될 수 있다.
제1 트렌치들(T1')은 제1 영역(R11) 상에서 제1 보조막(217)을 사이에 두고 서로 이격되어 배치되며, 제2 트렌치(T2')는 제1 영역(R11)과 제2 영역(R12)의 경계 영역 상에 배치되며, 제3 트렌치(T3')는 제2 영역(R12)과 제3 영역(R13)의 경계 영역 상에 배치되며, 제4 트렌치(T4')는 제3 영역(R13) 상에 배치된다. 제1 트렌치들(T1') 각각은 제1 폭으로 형성되며, 제1 트렌치들(T1')은 제1 간격으로 이격되어 형성된다. 제1 폭은 후속에서 형성될 워드 라인들간 간격을 동일하게 형성하기 위해 제1 간격의 3배로 형성될 수 있다. 제2 트렌치(T2')는 후속에서 형성될 워드 라인과 더미 워드 라인간 간격을 워드 라인들간 간격과 동일하게 형성하기 위해 제1 폭으로 형성될 수 있다. 제1 트렌치(T1')와 제2 트렌치(T2') 사이의 간격은 워드 라인들간 간격의 균일성을 위해 제1 간격으로 형성될 수 있다. 제3 트렌치(T3')는 후속에서 형성될 더미 워드 라인과 셀렉트 라인간 간격을 워드 라인들간 간격과 동일하게 형성하기 위해 제1 폭으로 형성될 수 있다. 제2 트렌치(T2')와 제3 트렌치(T3') 사이의 간격은 형성하고자 하는 더미 워드 라인의 폭에 따라 제1 간격과 동일하거나, 제1 간격보다 크게 형성될 수 있다. 제4 트렌치(T4')는 후속에서 형성될 셀렉트 라인들간 간격을 통상적인 낸드 플래시 메모리 소자에서와 같이 워드 라인들간 간격보다 넓게 형성하기 위해 제1 폭보다 넓게 형성될 수 있다. 제3 트렌치(T3')와 제4 트렌치(T4') 사이의 간격은 형성하고자 하는 셀렉트 라인의 폭에 따라 제1 간격과 동일하거나, 제1 간격보다 크게 형성될 수 있다.
상기에서 제1 보조막(217)은 제1 보조막(217)의 상부에 형성된 막과 제1 보조막(217)의 하부에 형성된 막과의 선택비를 고려하여 선택된 물질로 형성될 수 있다. 예를 들어, 제1 보조막(217)은 SOC(Spin On Carbon)막을 이용하여 형성할 수 있다.
제1 내지 제4 트렌치들(T1', T2', T3', T4')을 포함하는 전체 구조의 표면을 따라 제2 보조막(219)을 형성한다. 제2 보조막(219)은 제1 내지 제4 트렌치들(T1', T2', T3', T4') 내부를 완전히 채우지 않도록 적정 두께로 형성되는 것이 바람직하다. 이 때, 제1 내지 제4 트렌치들(T1', T2', T3', T4') 각각의 측벽 상에 형성된 제2 보조막(219)의 두께는 후속에서 형성될 워드 라인의 폭, 더미 워드 라인의 폭, 그리고 셀렉트 라인의 폭에 영향을 준다. 또한, 제2 보조막(219)에 의해 채워지지 않은 제1 내지 제4 트렌치들(T1', T2', T3', T4') 각각의 개구된 영역의 폭은 후속에서 형성될 워드 라인들간 간격, 워드 라인과 더미 워드 라인 사이의 간격, 더미 워드 라인과 셀렉트 라인 사이의 간격, 그리고 셀렉트 라인들 사이의 간격에 영향을 준다. 본 발명의 제2 실시 예에서는 워드 라인의 폭, 워드 라인들간 간격, 워드 라인과 더미 워드 라인 사이의 간격, 그리고 더미 워드 라인과 셀렉트 라인 사이의 간격을 동일하게 형성하기 위하여 제2 보조막(219)의 두께를 제1 트렌치들(T1')간 간격인 제1 간격과 동일하게 형성할 수 있다. 제2 보조막(219)의 증착 두께는 증착 공정 조건을 제어하여 원하는 수치로 형성할 수 있다. 또한 제2 보조막(219)은 제1 보조막(217)과의 식각 선택비를 고려하여 제1 보조막(217)과 다른 물질로 형성되는 것이 바람직하다. 예를 들어, 제2 보조막(219)은 산화막으로 형성할 수 있다.
제1 내지 제4 트렌치(T1', T2', T3', T4')의 내부가 채워지도록 제2 보조막(219)의 전면 상에 제3 보조막(221)을 형성한다. 이 후, 제3 보조막(221) 상에 보호 패턴(223)을 형성한다.
제3 보조막(221)은 제2 보조막(219)과의 식각 선택비를 고려하여 제2 보조막(219)과 다른 물질로 형성되는 것이 바람직하다. 또한 제3 보조막(221)은 반사 방지 및 평탄화를 위해 유동성이 있으며 코팅이 가능한 물질로 형성한다. 예를 들어 제3 보조막(221)은 반사 방지막용 유기물(BARC막:Bottom Anti Reflection Coating막)로 형성하거나, 스핀 온 카본(Spin On Carbon)막으로 형성할 수 있다. 스핀 온 카본막으로 제3 보조막(221)을 형성하는 경우, 후속 포토레지스트 패턴의 스트립 공정으로부터 제3 보조막(221)이 제거되는 것을 방지하기 위해 SiON 또는 MFHM(Multi function hard mask)물질로 형성된 제4 보조막(222)을 더 형성할 수 있다.
보호 패턴(223)은 포토레지스트 물질로 형성된 포토레지스트 패턴일 수 있다. 보호 패턴(223)은 제1 트렌치들(T1') 사이의 제1 보조막(217)을 노출시키는 과정에서 제2 및 제3 트렌치들(T2', T3') 사이와 제3 및 제4 트렌치들(T3', T4') 사이의 제1 보조막(217)이 노출되는 것을 방지하기 위해 형성되는 것이다. 따라서, 보호 패턴(223)은 제1 및 제2 트렌치(T1', T2') 사이의 제1 보조막(217) 또는 제2 트렌치(T2') 에 대응하는 가장자리를 가지며, 제2 및 제3 영역(T2', T3')에 중첩되도록 형성되는 것이 바람직하다. 이러한 보호 패턴(223)은 제1 영역(R11)에 대응하는 제4 보조막(222)을 노출시킨다. 상기에서 보호 패턴(223)의 가장 자리는 제1 및 제2 트렌치(T1', T2') 사이의 제1 보조막(217) 및 제2 트렌치(T2') 에 대응되는 어떠한 위치에 배치되어도 무관하므로 정렬 마진(align margin)을 충분히 확보할 수 있다.
도 9b를 참조하면, 보호 패턴(223)을 식각 마스크로 제4 보조막의 노출된 영역을 제거하여 제3 보조막을 노출시키고, 이어서 제3 보조막의 노출된 영역을 제거하여 제2 보조막을 노출시킨다. 이 후, 제2 보조막의 1차 식각 공정으로 제2 보조막을 제거하여 제1 트렌치들(T1') 각각의 측벽 상에 제1 스페이서(219a)를 형성한다.
제2 보조막의 1차 식각 공정은 제1 트렌치들(T1') 사이의 제1 보조막(217) 상부면이 노출되고 상기 제1 트렌치(T1') 바닥면에서 하드 마스크막(115)이 노출되도록 제2 보조막의 노출된 영역을 일정 두께로 제거함으로써 실시된다. 제2 보조막의 1차 식각 공정시, 제2 및 제3 영역(R12, R13) 상부의 제2 보조막(219b)은 제거되지 않고 제3 보조막(221a)에 의해 보호된다. 잔여하는 제3 보조막(221a)은 보호 패턴(223)과 동일하게 제1 및 제2 트렌치(T1', T2') 사이의 제1 보조막(217) 또는 제2 트렌치(T2') 에 대응하는 가장자리를 가지며, 제2 및 제3 영역(R12, R13)에 대응하는 제2 보조막(219b)에 중첩된다.
도 9c를 참조하면, 제1 보조막의 노출된 영역을 제거한다. 제1 보조막의 노출된 영역을 제거하는 과정에서 제2 트렌치(T2')와 제3 트렌치(T3') 사이에 위치하는 제1 보조막(217)과, 제3 트렌치(T3')와 제4 트렌치(T4') 사이에 위치하는 제1 보조막(217)은 제2 및 제3 영역(R11, R12)에서 잔류하는 제2 보조막(219b)에 의해 보호되어 제거되지 않는다. 한편, 제3 보조막(221a)의 가장자리가 제1 및 제2 트렌치(T1', T2') 사이의 제1 보조막(217)에 중첩된 경우, 제3 보조막(221a)에 의해 보호되어 잔류하는 제2 보조막(219b)에 의해 제1 및 제2 트렌치(T1', T2') 사이의 제1 보조막(217)의 일부가 보호되어 제거되지 않을 수 있다.
보호패턴 및 제4 보조막은 후속에서 잔류하는 제3 보조막(221a)을 제거하기 전 제거된다.
도 9d를 참조하면, 잔류하는 제3 보조막을 식각한다. 제3 보조막은 제1 및 제2 트렌치들(T1', T2') 사이, 제2 및 제3 트렌치들(T2', T3') 사이 및 제3 및 제4 트렌치들(T3', T4') 사이에서 제2 보조막(219b)이 노출되고 제2 내지 제4 트렌치(T2', T3', T4') 내에 제3 보조막(221b)이 잔류하도록 일부 두께로 식각된다.
도 9e를 참조하면, 제2 보조막의 2차 식각 공정으로 제2 보조막을 제거한다. 제2 보조막의 2차 식각 공정은 잔여하는 제1 보조막(217) 상부면이 노출되고 제1 스페이서(219a)가 잔류하도록 제2 보조막을 일부 두께로 제거함으로써 실시된다.
이 후, 제1 영역(R11) 상에 잔류하는 제1 보조막이 제거되고 제2 및 제3 영역(R12, R13) 상의 제1 보조막(217)이 잔류되도록 제1 보조막의 일부를 식각한다. 제1 영역(R11) 상에서 잔류하는 제1 보조막의 양은 제2 또는 제3 영역(R12, R13) 상에서 잔류하는 제1 보조막(217)의 양에 비해 적다. 따라서, 제1 영역(R11) 상에서 잔류하는 제1 보조막을 제거하더라도 상대적으로 많은 양으로 제2 및 제3 영역(R12, R13) 상에서 잔류하는 제1 보조막(217)은 완전히 제거되지 않고 잔류될 수 있다. 제1 영역(R11)에 잔류하는 제1 보조막이 제거됨에 따라, 제1 영역(R11) 상의 제1 스페이서들(219a)이 서로 이격된다.
도 9f를 참조하면, 제3 보조막을 제거하여 제2 내지 제4 트렌치(T2', T3', T4')의 바닥면 상에 형성된 제2 보조막을 노출시킨다. 이 후, 제2 보조막의 3차 식각 공정으로 제2 보조막을 제거하여 제2 내지 제4 트렌치들(T2, T3, T4) 각각의 측벽에 제2 스페이서(219c)를 형성한다.
제2 보조막의 3차 식각 공정은 제1 스페이서(219a)가 잔류하고 제2 내지 제4 트렌치(T2', T3', T4') 각각의 바닥면에서 하드 마스크막(115)이 노출되도록 제2 보조막의 일부를 제거함으로써 실시된다. 이러한 제2 보조막의 3차 식각 공정을 통해 제1 영역(R11) 상에는 제1 스페이서들(219a)이 서로 이격되어 형성될 뿐 아니라, 제2 스페이서(219c)가 제1 스페이서(219a) 및 다른 제2 스페이서(219c)와 이격되어 형성된다. 이하, 제1 영역(R11) 상에서 서로 이격되어 형성된 제1 및 제2 스페이서들(219a, 219c)을 제1 패턴들이라 정의한다. 또한, 제2 보조막의 3차 식각 공정을 통해 양 측벽에 제2 스페이서(219c)를 갖는 제1 보조막(217)으로 이루어진 제2 영역(R12) 상의 제2 패턴과, 양 측벽에 제2 스페이서(219c)를 갖는 제1 보조막(217)으로 이루어진 제3 영역(R13) 상의 제3 패턴이 제1 패턴들과 함께 자동 정렬된다. 제3 보조막의 식각 공정으로부터 상기 제2 보조막의 3차 식각 공정까지 인-시튜(in-situ) 방식으로 진행할 수 있다.
제1 영역(R11) 상의 제1 패턴들 각각은 워드 라인이 형성될 영역을 정의하기 위한 제1 하드 마스크 패턴의 폭을 정의하며, 제2 패턴은 더미 워드 라인이 형성될 영역을 정의하기 위한 제2 하드 마스크 패턴의 폭을 정의하며, 제3 패턴은 셀렉트 라인이 형성될 영역을 정의하기 위한 제3 하드 마스크 패턴의 폭을 정의한다.
상기에서, 제2 보조막의 3차 식각 공정시 제1 영역(R11) 상의 제1 스페이서(219a)의 높이가 낮아질 수는 있으나, 제2 보조막의 식각 두께에 비해 제1 보조막(217)의 높이가 높으므로 제1 보조막(217)의 높이에 따라 형성되는 제1 스페이서(219a)는 제거되지 않는다.
제1 패턴 내지 제3 패턴에 의해 하드 마스크막(215)의 일부 영역은 노출되고, 나머지 일부 영역은 차단된다. 본 발명의 제2 실시 예에서 제1 패턴 내지 제3 패턴에 의해 정의되는 폭들 및 간격들은 제1 내지 제4 트렌치들(T1', T2', T3', T4')의 배치 간격 및 폭과 제2 보조막의 증착 두께(W11)에 의해 정의되는 간격들(L11, L12, L13, L14, L15, L16), 그리고 제2 보조막의 증착 두께(W11)에 의해 정의된다. 제1 내지 제4 트렌치들(T1', T2', T3', T4')의 배치 간격과 제2 보조막의 증착 두께(W11)는 노광 마스크의 쉬프트(shift) 또는 오정렬로 인해 변하지 않는다. 따라서, 본 발명의 제2 실시 예에서는 제1 패턴 내지 제3 패턴을 통해 하드 마스크막(215)의 노출된 영역 및 차단된 영역의 폭 및 간격의 오차를 개선할 수 있다.
도 9g를 참조하면, 제1 패턴 내지 제3 패턴을 식각 마스크로 하드 마스크막의 노출된 영역을 제거하여 제1 내지 제3 하드 마스크 패턴들(115a, 115b, 115c)을 형성한다. 이 후 잔여하는 제1 패턴 내지 제3 패턴을 제거한다.
본 발명의 제2 실시 예에 의하면, 제1 및 제2 하드 마스크 패턴들(115a, 115b)간 간격과, 제2 및 제3 하드 마스크 패턴들(115b, 115c)간 간격과, 제1 내지 제3 하드 마스크 패턴들(115a, 115b, 115c) 각각의 폭은 제2 보조막의 증착 두께와 제1 보조막에 제1 내지 제4 트렌치를 형성하기 위한 제1 보조막의 패터닝 공정에 의해 결정된다. 제2 보조막의 증착 두께와 제1 보조막의 패터닝 공정에서 제1 내지 제4 트렌치의 설계 수치는 노광 마스크 정렬 오차에 의해 변동하지 않는다. 따라서 본 발명의 제1 실시 예에서는 노광 마스크 정렬 오차로 인한 제1 및 제2 하드 마스크 패턴들(115a, 115b)간 간격과, 제2 및 제3 하드 마스크 패턴들(115b, 115c)간 간격과, 제1 내지 제3 하드 마스크 패턴들(115a, 115b, 115c) 각각의 폭의 오차를 개선할 수 있다.
이어서, 제1 내지 제3 하드 마스크 패턴들(115a, 115b, 115c)을 식각 마스크로 하부 구조(109, 107, 105)를 패터닝하여 도 3에 도시된 워드 라인(WL), 더미 워드 라인(PWL), 및 셀렉트 라인(DSL/SSL)을 형성할 수 있다.
상술한 바와 같이 본 발명의 제2 실시 예에서는 본 발명의 제1 실시 예에서와 마찬가지로 제1 보조막에 형성되는 제1 내지 제4 트렌치들의 폭들 및 간격들과, 제1 내지 제4 트렌치들의 측벽 상에 형성되는 제2 보조막의 두께를 제어하여 제1 내지 제4 트렌치들의 폭들 및 간격들과, 제2 보조막의 두께를 통해 제1 영역 상의 제1 패턴들과, 양 측벽에 제2 스페이서를 갖는 제1 보조막으로 이루어진 제2 영역 상의 제2 패턴과, 양 측벽에 제2 스페이서를 갖는 제1 보조막으로 이루어진 제3 영역 상의 제3 패턴을 자동 정렬시킨다. 이 때, 제1 패턴들 사이의 간격, 제1 및 제2 패턴 사이의 간격, 제2 및 제3 패턴 사이의 간격은 하나의 노광 마스크를 이용한 포토리소그래피 공정 및 제2 보조막의 증착 두께에 의해 결정된다. 그리고, 제1 패턴들 각각은 워드 라인이 형성될 영역을 정의하는 제1 하드 마스크 패턴의 형성 영역을 정의하며, 제2 패턴은 더미 워드 라인이 형성될 영역을 정의하는 제2 하드 마스크 패턴의 형성 영역을 정의하며, 제3 패턴은 셀렉트 라인이 형성될 영역을 정의하는 제3 하드 마스크 패턴의 형성 영역을 정의한다. 따라서, 본 발명의 제2 실시 예에서 셀렉트 라인과 워드 라인 사이의 간격은 하나의 노광 마스크를 이용한 포토리소그래피 공정 및 제2 보조막의 증착 두께를 통해 제어된다. 그 결과, 본 발명의 제2 실시 예는 서로 다른 노광 마스크의 정렬 오차로 인해 셀렉트 라인과 워드 라인 사이의 간격이 설계치에서 변경되는 문제를 개선할 수 있다.
본 발명의 제2 실시 예에서는 제1 내지 제4 트렌치들의 폭들 및 간격들과 제2 보조막의 두께를 제어하여 제1 하드 마스크 패턴들 사이의 간격, 제1 및 제2 하드 마스크 패턴 사이의 간격, 그리고 제2 및 제3 하드 마스크 패턴 사이의 간격을 동일하게 형성할 수 있다. 이 경우, 제1 하드 마스크 패턴들 사이, 제1 및 제2 하드 마스크 패턴 사이, 그리고 제2 및 제3 하드 마스크 패턴 사이에서 노출되는 하부 구조의 폭들을 균일화할 수 있으므로 하부 구조의 노출되는 영역들을 제거할 때 식각 속도를 균일화할 수 있다. 그 결과, 하드 마스크 패턴들에 의해 노출되는 영역들 간 폭 차이로 인해 식각 속도가 불균일해짐에 따라 유발되는 게이트 절연막 및 활성 영역의 손상 문제를 개선할 수 있다.
그리고 본 발명의 제2 실시 예에서는 제1 및 제2 트렌치 사이의 간격을 제어하여 디스터브 개선을 위해 형성하였던 더미 워드 라인의 폭을 원하는 폭으로 제어가능하다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
101: 반도체 기판 103: 게이트 절연막
105: 제1 도전막 107: 유전체막
109: 제2 도전막 115: 하드 마스크막
115a, 115b, 115c: 제1 내지 제3 하드 마스크 패턴
117, 217: 제1 보조막 119, 219: 제2 보조막
121, 221: 제3 보조막 222: 제4 보조막
123, 223: 보호 패턴 119a, 219a: 제1 스페이서
119c, 219c: 제2 스페이서 WL: 워드 라인
PWL: 더미 워드 라인 DSL/SSL: 셀렉트 라인
T1, T2, T3, T4, T1', T2', T3', T4': 트렌치

Claims (42)

  1. 일렬로 배열된 제1 내지 제3 영역을 포함하는 하부 구조 상에 하드 마스크막을 형성하는 단계;
    상기 제1 영역에 대응하는 상기 하드 마스크막 상에 서로 이격된 제1 패턴들을 형성하고, 상기 제2 및 제3 영역에 대응하는 상기 하드 마스크막 상에 양 측벽에 스페이서를 가지며 서로 이격된 제1 보조막들을 형성하는 단계;
    상기 제1 패턴들 및 상기 스페이서를 가진 제1 보조막들을 통해 노출된 상기 하드 마스크막을 제거하여 하드 마스크 패턴들을 형성하는 단계;
    상기 하드 마스크 패턴들을 통해 노출된 상기 하부 구조를 제거하여 상기 제1 영역에 워드 라인들을 형성하고, 상기 제2 영역에 더미 워드 라인을 형성하고, 상기 제3 영역에 셀렉트 라인을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 패턴들을 형성하는 단계는
    상기 하드 마스크막의 전면 상에 상기 제1 보조막을 형성하는 단계;
    상기 제1 영역에 대응하는 상기 제1 보조막에 제1 트렌치들을 형성하고, 상기 제1 및 제2 영역의 경계에 대응하는 상기 제1 보조막에 제2 트렌치를 형성하고, 상기 제2 및 제3 영역의 경계에 대응하는 상기 제1 보조막에 제3 트렌치를 형성하고, 상기 제3 영역에 대응하는 상기 제1 보조막에 제4 트렌치를 형성하는 단계;
    상기 제1 내지 제4 트렌치를 포함한 전체 구조의 표면을 따라 제2 보조막을 형성하는 단계;
    상기 제1 트렌치들 각각의 측벽과 상기 제1 영역에 인접한 상기 제2 트렌치의 측벽 상에 상기 제2 보조막이 상기 제1 패턴으로서 잔류되고, 상기 제2 및 제3 영역 상에 상기 제2 보조막이 잔류하도록 상기 제2 보조막을 식각하는 단계; 및
    상기 제1 영역 상의 상기 제1 보조막을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  3. 제 2 항에 있어서,
    상기 제2 보조막을 식각하는 단계는
    상기 제1 내지 제4 트렌치가 채워지도록 제3 보조막을 상기 제2 보조막의 전면 상에 형성하는 단계;
    상기 제2 트렌치의 바닥면에 대응하는 가장자리를 가지며 상기 제2 및 제3 영역에 중첩된 보호 패턴을 상기 제3 보조막의 상부에 형성하는 단계;
    상기 보호 패턴을 식각 마스크로 상기 제3 보조막의 노출된 영역을 제거하여 상기 제1 영역 상의 상기 제2 보조막을 노출시키는 단계;
    상기 제1 영역 상의 상기 제1 보조막의 상부면 및 상기 하드 마스크막이 노출되도록 상기 제2 보조막의 노출된 영역을 에치-백(etch-back) 방식으로 식각하는 단계; 및
    상기 보호 패턴 및 상기 제3 보조막을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  4. 제 3 항에 있어서,
    상기 보호 패턴은 포토레지스트 물질로 형성되는 반도체 소자의 패턴 형성방법.
  5. 제 3 항에 있어서,
    상기 제3 보조막은 스핀 온 카본(Spin On Carbon)막 또는 반사 방지막으로 형성되는 반도체 소자의 패턴 형성방법.
  6. 제 2 항에 있어서,
    상기 제2 보조막을 식각하는 단계 이 후, 상기 스페이서를 가진 제1 보조막들을 형성하는 단계는
    상기 제2 및 제3 영역에 대응하는 상기 하드 마스크막이 노출되도록 상기 제2 및 제3 영역 상의 상기 제2 보조막을 에치-백(etch-back) 방식으로 식각하여 상기 제2 영역에 인접한 상기 제2 트렌치의 측벽과 상기 제3 및 제4 트렌치들 각각의 측벽에 상기 스페이서를 형성하는 단계로 실시되는 반도체 소자의 패턴 형성방법.
  7. 제 2 항에 있어서,
    상기 제1 트렌치의 폭은 상기 제1 트렌치들간 간격의 3배로 형성된 반도체 소자의 패턴 형성방법.
  8. 제 2 항에 있어서,
    상기 제1 및 제2 트렌치 사이의 간격은 상기 제1 트렌치들간 간격과 동일하게 이격되어 형성된 반도체 소자의 패턴 형성방법.
  9. 제 2 항에 있어서,
    상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭과 동일하게 형성된 반도체 소자의 패턴 형성방법.
  10. 제 2 항에 있어서,
    상기 제4 트렌치는 상기 제1 트렌치의 폭보다 큰 폭으로 형성된 반도체 소자의 패턴 형성방법.
  11. 제 2 항에 있어서,
    상기 제2 및 제3 트렌치들 사이의 간격은 상기 제1 트렌치들간 간격과 동일하거나 크게 형성된 반도체 소자의 패턴 형성방법.
  12. 제 1 항에 있어서,
    상기 제1 패턴들을 형성하는 단계는
    상기 하드 마스크막의 전면 상에 상기 제1 보조막을 형성하는 단계;
    상기 제1 보조막을 식각하여 상기 제1 영역에 대응하는 상기 제1 보조막에 제1 트렌치들을 형성하고, 상기 제1 및 제2 영역의 경계에 대응하는 상기 제1 보조막에 제2 트렌치를 형성하고, 상기 제2 및 제3 영역의 경계에 대응하는 상기 제1 보조막에 제3 트렌치를 형성하고, 상기 제3 영역에 대응하는 상기 제1 보조막에 제4 트렌치를 형성하는 하는 단계;
    상기 제1 내지 제4 트렌치를 포함한 전체 구조의 표면을 따라 제2 보조막을 형성하는 단계;
    상기 제2 및 제3 영역에 중첩된 제3 보조막을 상기 제2 보조막의 상부에 형성하는 단계;
    상기 제1 트렌치의 측벽에 상기 제2 보조막이 상기 제1 패턴으로서 잔류하도록 상기 제2 보조막을 식각하는 단계;
    상기 제3 보조막에 의해 노출된 상기 제1 보조막을 제거하는 단계;
    상기 제1 및 제2 트렌치 사이, 상기 제2 및 제3 트렌치 사이, 및 상기 제2 및 제4 트렌치 사이의 상기 제2 보조막이 노출되도록 상기 제3 보조막을 식각하는 단계;
    상기 제1 영역에 인접한 상기 제2 트렌치의 측벽에 상기 제2 보조막이 상기 제1 패턴으로서 잔류하도록 상기 제2 보조막의 노출된 영역을 식각하는 단계; 및
    상기 제1 영역 상에 잔류하는 상기 제1 보조막과 상기 제3 보조막을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  13. 제 12 항에 있어서,
    상기 제3 보조막을 형성하는 단계는
    상기 제1 내지 제3 트렌치가 채워지도록 상기 제3 보조막을 상기 제2 보조막의 전면 상에 형성하는 단계;
    상기 제3 보조막의 상부에 제4 보조막을 형성하는 단계;
    상기 제4 보조막의 상부에 상기 제2 및 제3 영역에 중첩되며, 상기 제1 및 제2 트렌치 사이의 상기 제1 보조막 또는 상기 제2 트렌치의 바닥면에 대응하는 가장자리를 가진 보호 패턴을 형성하는 단계; 및
    상기 보호 패턴에 의해 노출된 상기 제3 보조막을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  14. 제 13 항에 있어서,
    상기 제1 및 제2 트렌치 사이, 상기 제2 및 제3 트렌치 사이, 및 상기 제2 및 제4 트렌치 사이의 상기 제2 보조막이 노출되도록 상기 제3 보조막을 식각하는 단계 이전, 상기 보호 패턴 및 상기 제4 보조막을 제거하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.
  15. 제 13 항에 있어서,
    상기 보호 패턴은 포토레지스트 물질로 형성되고, 상기 제4 보조막은 SiON막으로 형성되고, 상기 제3 보조막은 스핀 온 카본(Spin On Carbon)막 또는 반사 방지막으로 형성되는 반도체 소자의 패턴 형성방법.
  16. 제 12 항에 있어서,
    상기 제1 영역 상에 잔류하는 상기 제1 보조막과 상기 제3 보조막을 제거하는 단계 이 후, 상기 스페이서를 가진 제1 보조막들을 형성하는 단계는
    상기 제2 및 제3 영역에 대응하는 상기 하드 마스크막이 노출되도록 상기 제2 및 제3 영역 상의 상기 제2 보조막을 에치-백(etch-back) 방식으로 식각하여 상기 제2 영역에 인접한 상기 제2 트렌치의 측벽과 상기 제3 및 제4 트렌치들 각각의 측벽에 상기 스페이서를 형성하는 단계로 실시되는 반도체 소자의 패턴 형성방법.
  17. 제 12 항에 있어서,
    상기 제1 트렌치의 폭은 상기 제1 트렌치들간 간격의 3배로 형성된 반도체 소자의 패턴 형성방법.
  18. 제 12 항에 있어서,
    상기 제1 및 제2 트렌치 사이의 간격은 상기 제1 트렌치들간 간격과 동일하게 이격되어 형성된 반도체 소자의 패턴 형성방법.
  19. 제 12 항에 있어서,
    상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭과 동일하게 형성된 반도체 소자의 패턴 형성방법.
  20. 제 12 항에 있어서,
    상기 제4 트렌치는 상기 제1 트렌치의 폭보다 큰 폭으로 형성된 반도체 소자의 패턴 형성방법.
  21. 제 11 항에 있어서,
    상기 제2 및 제3 트렌치들 사이의 간격은 상기 제1 트렌치들간 간격과 동일하거나 크게 형성된 반도체 소자의 패턴 형성방법.
  22. 제 1 항에 있어서,
    상기 하부 구조는 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판의 상기 활성 영역 상부에 적층된 게이트 절연막 및 제1 도전막; 상기 제1 도전막이 형성된 상기 반도체 기판 상부에 형성된 유전체막; 상기 제3 영역에 대응하는 상기 제1 도전막을 노출시키며 상기 유전체막에 형성된 콘택홀; 및 상기 콘택홀을 통해 상기 제1 도전막에 전기적으로 연결되며 상기 유전체막 상부에 형성된 제2 도전막을 포함하는 반도체 소자의 패턴 형성방법.
  23. 일렬로 배열된 제1 내지 제3 영역을 포함하는 하부 구조 상에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크 상부에 제1 보조막을 형성하는 단계;
    상기 제1 보조막을 식각하여 서로 이격된 제1 내지 제4 트렌치들을 형성하여, 상기 제1 영역 상에 제1 트렌치들을 형성하고, 상기 제1 영역과 상기 제2 영역의 경계 상에 제2 트렌치를 형성하고, 상기 제2 영역과 상기 제3 영역의 경계 상에 제3 트렌치를 형성하고, 상기 제3 영역 상에 제4 트렌치를 형성하는 단계;
    상기 제1 내지 제4 트렌치를 포함한 전체 표면에 제2 보조막을 형성하는 단계;
    상기 제1 영역 상의 상기 제2 보조막을 식각하여 상기 제1 트렌치들 각각의 측벽 및 상기 제1 영역에 인접한 상기 제2 트렌치의 측벽에 제1 스페이서를 형성하는 단계;
    상기 제1 영역 상의 상기 제1 보조막을 제거하는 단계;
    상기 제2 영역 상의 상기 제2 보조막을 식각하여 상기 제2 영역에 인접한 상기 제2 트렌치의 측벽과, 상기 제3 및 제4 트렌치들 각각의 측벽에 제2 스페이서를 형성하는 단계;
    상기 제1 보조막의 잔류하는 영역과, 상기 제1 및 제2 스페이서들을 통해 노출된 상기 하드 마스크막을 제거하여 하드 마스크 패턴들을 형성하는 단계;
    상기 하드 마스크 패턴들을 통해 노출된 상기 하부 구조를 제거하여 상기 제1 영역에 워드 라인들을 형성하고, 상기 제2 영역에 더미 워드 라인을 형성하고, 상기 제3 영역에 셀렉트 라인을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  24. 제 23 항에 있어서,
    상기 제1 트렌치의 폭은 상기 제1 트렌치들간 간격의 3배로 형성된 반도체 소자의 패턴 형성방법.
  25. 제 23 항에 있어서,
    상기 제1 및 제2 트렌치 사이의 간격은 상기 제1 트렌치들간 간격과 동일하게 이격되어 형성된 반도체 소자의 패턴 형성방법.
  26. 제 23 항에 있어서,
    상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭과 동일하게 형성된 반도체 소자의 패턴 형성방법.
  27. 제 23 항에 있어서,
    상기 제4 트렌치는 상기 제1 트렌치의 폭보다 큰 폭으로 형성된 반도체 소자의 패턴 형성방법.
  28. 제 23 항에 있어서,
    상기 제2 및 제3 트렌치들 사이의 간격은 상기 제1 트렌치들간 간격과 동일하거나 크게 형성된 반도체 소자의 패턴 형성방법.
  29. 제 23 항에 있어서,
    상기 제1 스페이서를 형성하는 단계는
    상기 제1 내지 제3 트렌치가 채워지도록 제3 보조막을 상기 제2 보조막의 전면 상에 형성하는 단계;
    상기 제2 트렌치의 바닥면에 대응하는 가장자리를 가지며 상기 제2 및 제3 영역에 중첩된 보호 패턴을 상기 제3 보조막의 상부에 형성하는 단계;
    상기 보호 패턴을 식각 마스크로 상기 제3 보조막의 노출된 영역을 제거하여 상기 제1 영역 상의 상기 제2 보조막을 노출시키는 단계;
    상기 제1 영역 상의 상기 제1 보조막의 상부면 및 상기 하드 마스크막이 노출되도록 상기 제2 보조막의 노출된 영역을 일정 두께로 제거하는 단계; 및
    상기 보호 패턴 및 상기 제3 보조막을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  30. 제 29 항에 있어서,
    상기 보호 패턴은 포토레지스트 물질로 형성되는 반도체 소자의 패턴 형성방법.
  31. 제 29 항에 있어서,
    상기 제3 보조막은 스핀 온 카본(Spin On Carbon)막 또는 반사 방지막으로 형성되는 반도체 소자의 패턴 형성방법.
  32. 제 23 항에 있어서,
    상기 하부 구조는 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판의 상기 활성 영역 상부에 적층된 게이트 절연막 및 제1 도전막; 상기 제1 도전막이 형성된 상기 반도체 기판 상부에 형성된 유전체막; 상기 제3 영역에 대응하는 상기 제1 도전막을 노출시키며 상기 유전체막에 형성된 콘택홀; 및 상기 콘택홀을 통해 상기 제1 도전막에 전기적으로 연결되며 상기 유전체막 상부에 형성된 제2 도전막을 포함하는 반도체 소자의 패턴 형성방법.
  33. 일렬로 배열된 제1 내지 제3 영역을 포함하는 하부 구조 상에 하드 마스크막을 형성하는 단계;
    상기 하드 마스크 상부에 제1 보조막을 형성하는 단계;
    상기 제1 보조막을 식각하여 서로 이격된 제1 내지 제4 트렌치들을 형성하여, 상기 제1 영역 상에 제1 트렌치들을 형성하고, 상기 제1 영역과 상기 제2 영역의 경계 상에 제2 트렌치를 형성하고, 상기 제2 영역과 상기 제3 영역의 경계 상에 제3 트렌치를 형성하고, 상기 제3 영역 상에 제4 트렌치를 형성하는 단계;
    상기 제1 내지 제4 트렌치를 포함한 전체 구조 표면에 제2 보조막을 형성하는 단계;
    상기 제2 보조막 상부에 상기 제2 및 제3 영역에 중첩된 제3 보조막을 형성하는 단계;
    상기 제1 트렌치들 사이의 상기 제1 보조막 상부면이 노출되도록 상기 제3 보조막을 통해 노출된 상기 제2 보조막을 일부 두께 제거하는 단계;
    상기 제1 보조막의 노출된 영역을 제거하는 단계;
    상기 제1 및 제2 트렌치들 사이와, 상기 제2 및 제3 트렌치들 사이와, 상기 제3 및 제4 트렌치들 사이에서 상기 제2 보조막이 노출되도록 상기 제3 보조막의 일부를 식각하는 단계;
    상기 제1 보조막의 잔류하는 영역이 노출되도록 상기 제2 보조막의 노출된 영역을 식각하는 단계;
    상기 제1 영역 상에 잔류하는 상기 제1 보조막이 제거되도록 상기 제1 보조막의 잔류하는 영역 일부를 식각하는 단계;
    상기 제3 보조막을 제거하는 단계;
    상기 제2 내지 제4 트렌치의 바닥면 상에 잔류하는 상기 제2 보조막을 제거하여 상기 제2 내지 제4 트렌치들 각각의 측벽에 제2 스페이서를 형성하는 단계;
    상기 제1 보조막의 잔류하는 영역 및 상기 제1 및 제2 스페이서들을 통해 노출된 상기 하드 마스크막을 제거하여 하드 마스크 패턴들을 형성하는 단계; 및
    상기 하드 마스크 패턴들을 통해 노출된 상기 하부 구조를 제거하여 상기 제1 영역에 워드 라인들을 형성하고, 상기 제2 영역에 더미 워드 라인을 형성하고, 상기 제3 영역에 셀렉트 라인을 형성하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  34. 제 33 항에 있어서,
    상기 제1 트렌치의 폭은 상기 제1 트렌치들간 간격의 3배로 형성된 반도체 소자의 패턴 형성방법.
  35. 제 33 항에 있어서,
    상기 제1 및 제2 트렌치 사이의 간격은 상기 제1 트렌치들간 간격과 동일하게 이격되어 형성된 반도체 소자의 패턴 형성방법.
  36. 제 33 항에 있어서,
    상기 제2 트렌치의 폭은 상기 제1 트렌치의 폭과 동일하게 형성된 반도체 소자의 패턴 형성방법.
  37. 제 33 항에 있어서,
    상기 제4 트렌치는 상기 제1 트렌치의 폭보다 큰 폭으로 형성된 반도체 소자의 패턴 형성방법.
  38. 제 33 항에 있어서,
    상기 제2 및 제3 트렌치들 사이의 간격은 상기 제1 트렌치들간 간격과 동일하거나 크게 형성된 반도체 소자의 패턴 형성방법.
  39. 제 33 항에 있어서,
    상기 제3 보조막을 형성하는 단계는
    상기 제1 내지 제3 트렌치가 채워지도록 상기 제3 보조막을 상기 제2 보조막의 전면 상에 형성하는 단계;
    상기 제3 보조막의 상부에 제4 보조막을 형성하는 단계;
    상기 제4 보조막의 상부에 상기 제2 및 제3 영역에 중첩되며, 상기 제1 및 제2 트렌치 사이의 상기 제1 보조막 또는 상기 제2 트렌치의 바닥면에 대응하는 가장자리를 가진 보호 패턴을 형성하는 단계; 및
    상기 보호 패턴에 의해 노출된 상기 제3 보조막을 제거하는 단계를 포함하는 반도체 소자의 패턴 형성방법.
  40. 제 39 항에 있어서,
    상기 제1 및 제2 트렌치들 사이와, 상기 제2 및 제3 트렌치들 사이와, 상기 제3 및 제4 트렌치들 사이에서 상기 제2 보조막을 노출시키기 전,
    상기 보호 패턴 및 상기 제4 보호막을 제거하는 단계를 더 포함하는 반도체 소자의 패턴 형성방법.
  41. 제 39 항에 있어서,
    상기 보호 패턴은 포토레지스트 물질로 형성되고, 상기 제4 보조막은 SiON막으로 형성되고, 상기 제3 보조막은 스핀 온 카본(Spin On Carbon)막 또는 반사 방지막으로 형성되는 반도체 소자의 패턴 형성방법.
  42. 제 33 항에 있어서,
    상기 하부 구조는 활성 영역 및 소자 분리 영역을 포함하는 반도체 기판의 상기 활성 영역 상부에 적층된 게이트 절연막 및 제1 도전막; 상기 제1 도전막이 형성된 상기 반도체 기판 상부에 형성된 유전체막; 상기 제3 영역에 대응하는 상기 제1 도전막을 노출시키며 상기 유전체막에 형성된 콘택홀; 및 상기 콘택홀을 통해 상기 제1 도전막에 전기적으로 연결되며 상기 유전체막 상부에 형성된 제2 도전막을 포함하는 반도체 소자의 패턴 형성방법.
KR1020100128297A 2010-12-15 2010-12-15 반도체 소자의 패턴 형성방법 KR101085630B1 (ko)

Priority Applications (3)

Application Number Priority Date Filing Date Title
KR1020100128297A KR101085630B1 (ko) 2010-12-15 2010-12-15 반도체 소자의 패턴 형성방법
US13/326,048 US20120156866A1 (en) 2010-12-15 2011-12-14 Method of forming patterns of semiconductor device
CN2011104200910A CN102543851A (zh) 2010-12-15 2011-12-15 形成半导体器件的图案的方法

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020100128297A KR101085630B1 (ko) 2010-12-15 2010-12-15 반도체 소자의 패턴 형성방법

Publications (1)

Publication Number Publication Date
KR101085630B1 true KR101085630B1 (ko) 2011-11-22

Family

ID=45398042

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020100128297A KR101085630B1 (ko) 2010-12-15 2010-12-15 반도체 소자의 패턴 형성방법

Country Status (3)

Country Link
US (1) US20120156866A1 (ko)
KR (1) KR101085630B1 (ko)
CN (1) CN102543851A (ko)

Cited By (2)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140113254A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 Sadp 공정을 이용한 반도체 장치의 패턴 형성 방법
WO2019018204A1 (en) * 2017-07-15 2019-01-24 Micromaterials Llc MASK DIAGRAM FOR EXTENDED EDGE WINDOW ERROR WINDOW PATTERN (EPE) FLOW PATTERN FLOW

Families Citing this family (15)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2013172082A (ja) * 2012-02-22 2013-09-02 Toshiba Corp パターン形成方法、半導体装置の製造方法および塗布装置
JP2014053565A (ja) * 2012-09-10 2014-03-20 Toshiba Corp 半導体記憶装置およびその製造方法
CN102866544B (zh) * 2012-09-26 2014-11-05 深圳市华星光电技术有限公司 透明电极制作方法、掩膜板以及设备
CN103839769B (zh) * 2012-11-20 2016-12-21 华邦电子股份有限公司 形成图案的方法
KR102059196B1 (ko) * 2013-01-11 2019-12-24 에프아이오 세미컨덕터 테크놀로지스, 엘엘씨 3차원 반도체 장치 및 그 제조 방법
US9246100B2 (en) * 2013-07-24 2016-01-26 Micron Technology, Inc. Memory cell array structures and methods of forming the same
US20150118832A1 (en) * 2013-10-24 2015-04-30 Applied Materials, Inc. Methods for patterning a hardmask layer for an ion implantation process
CN104765896A (zh) * 2014-01-06 2015-07-08 北京华大九天软件有限公司 一种在框胶区域改变布线占空比的实现方法
US10163652B2 (en) * 2014-03-13 2018-12-25 Taiwan Semiconductor Manufacturing Company, Ltd. Mechanisms for forming patterns using multiple lithography processes
US9390922B1 (en) * 2015-02-06 2016-07-12 Sandisk Technologies Llc Process for forming wide and narrow conductive lines
KR102436634B1 (ko) 2016-06-27 2022-08-25 삼성전자주식회사 반도체 장치 및 그 제조 방법
US10347579B2 (en) * 2017-01-19 2019-07-09 Qualcomm Incorporated Reducing tip-to-tip distance between end portions of metal lines formed in an interconnect layer of an integrated circuit (IC)
TWI622052B (zh) * 2017-02-24 2018-04-21 Powerchip Technology Corporation 非揮發性記憶體及其存取方法
CN109216185B (zh) * 2017-07-03 2021-02-26 中芯国际集成电路制造(上海)有限公司 一种半导体器件的制备方法
CN111489960B (zh) * 2019-01-25 2023-11-10 中芯国际集成电路制造(上海)有限公司 半导体结构及其形成方法

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100822622B1 (ko) 2007-04-20 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법

Family Cites Families (9)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
EP1898460B1 (en) * 2005-06-28 2012-01-04 Spansion LLC Semiconductor device and fabrication method thereof
US7655536B2 (en) * 2005-12-21 2010-02-02 Sandisk Corporation Methods of forming flash devices with shared word lines
KR100777348B1 (ko) * 2006-07-11 2007-11-20 삼성전자주식회사 비휘발성 기억 장치의 셀 어레이 구조 및 그 형성방법
US7649779B2 (en) * 2007-05-15 2010-01-19 Qimonda Ag Integrated circuits; methods for manufacturing an integrated circuit; memory modules; computing systems
KR100914289B1 (ko) * 2007-10-26 2009-08-27 주식회사 하이닉스반도체 스페이서를 이용한 반도체 메모리소자의 패턴 형성방법
KR101192359B1 (ko) * 2007-12-17 2012-10-18 삼성전자주식회사 Ｎａｎｄ 플래시 메모리 소자 및 그 제조 방법
US8278178B2 (en) * 2008-09-19 2012-10-02 Hynix Semiconductor Inc. Nonvolatile memory device and method of manufacturing the same
KR20110064661A (ko) * 2009-12-08 2011-06-15 삼성전자주식회사 반도체소자의 제조방법
US8309462B1 (en) * 2011-09-29 2012-11-13 Sandisk Technologies Inc. Double spacer quadruple patterning with self-connected hook-up

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100822622B1 (ko) 2007-04-20 2008-04-16 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성방법

Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20140113254A (ko) * 2013-03-15 2014-09-24 삼성전자주식회사 Sadp 공정을 이용한 반도체 장치의 패턴 형성 방법
KR102139908B1 (ko) 2013-03-15 2020-08-03 삼성전자 주식회사 Sadp 공정을 이용한 반도체 장치의 패턴 형성 방법
WO2019018204A1 (en) * 2017-07-15 2019-01-24 Micromaterials Llc MASK DIAGRAM FOR EXTENDED EDGE WINDOW ERROR WINDOW PATTERN (EPE) FLOW PATTERN FLOW
US10510540B2 (en) 2017-07-15 2019-12-17 Micromaterials Llc Mask scheme for cut pattern flow with enlarged EPE window

Also Published As

Publication number Publication date
US20120156866A1 (en) 2012-06-21
CN102543851A (zh) 2012-07-04

Similar Documents

Publication Publication Date Title
KR101085630B1 (ko) 반도체 소자의 패턴 형성방법
KR101565796B1 (ko) 반도체 소자 및 반도체 소자의 패턴 형성 방법
JP5719911B2 (ja) ピッチマルチプリケーションされた材料のループの一部分を分離するための方法およびその関連構造
US8518831B2 (en) Method of forming semiconductor memory device
KR101565798B1 (ko) 콘택 패드와 도전 라인과의 일체형 구조를 가지는 반도체 소자
KR101468028B1 (ko) 반도체 소자의 미세 패턴 형성 방법
US8741735B1 (en) Method of forming a semiconductor memory device
KR101093241B1 (ko) 반도체 소자의 패턴 형성방법
KR102258944B1 (ko) 워드 라인 에칭 프로세스 윈도우를 개선하기 위한 제어 게이트 스트랩 레이아웃
JP5606388B2 (ja) パターン形成方法
KR20120000804A (ko) 반도체 소자 및 반도체 소자의 패턴 형성 방법
KR101094486B1 (ko) 반도체 소자의 패턴 형성방법
JP2013089958A (ja) 不揮発性メモリ装置の製造方法
KR20130036553A (ko) 반도체 소자의 제조 방법
KR20140020151A (ko) 반도체 소자의 패턴 형성방법
WO2021175157A1 (zh) 有源区阵列的形成方法及半导体结构
JP2009124102A (ja) フラッシュメモリ素子の製造方法
US20130146962A1 (en) Semiconductor device and method of manufacturing the same
KR101346294B1 (ko) 반도체 소자의 형성 방법
KR101082719B1 (ko) 반도체 소자의 패턴 형성방법
KR100766236B1 (ko) 플래시 메모리 소자의 제조방법
KR101053990B1 (ko) 반도체 소자의 패턴 형성방법
KR100890400B1 (ko) 도전성 구조물 및 그 형성 방법, 이를 포함하는 비휘발성메모리 소자 및 그 제조 방법.
KR20120121174A (ko) 반도체 소자 및 이의 제조 방법
KR20100076317A (ko) 반도체 소자의 패턴 형성방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
GRNT Written decision to grant
FPAY Annual fee payment

Payment date: 20141021

Year of fee payment: 4

FPAY Annual fee payment

Payment date: 20151020

Year of fee payment: 5

FPAY Annual fee payment

Payment date: 20161024

Year of fee payment: 6

FPAY Annual fee payment

Payment date: 20171025

Year of fee payment: 7

LAPS Lapse due to unpaid annual fee