KR100822622B1 - 반도체 소자의 미세 패턴 형성방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 반도체 기판상에 식각 대상막, 하드 마스크막 및 제1 보조 패턴을 형성하는 단계와, 상기 제1 보조 패턴에 실리레이션 공정을 실시하여 실리레이션된 제1 보조 패턴을 형성하는 단계와, 상기 실리레이션된 제1 보조 패턴을 포함한 상기 하드 마스크막 상에 절연막을 형성하는 단계와, 상기 실리레이션된 제1 보조 패턴 사이의 상기 절연막 상에 제2 보조 패턴을 형성하는 단계와, 상기 절연막이 상기 제2 보조 패턴 하부에만 잔류하도록 식각 공정을 실시하는 단계와, 상기 실리레이션된 제1 보조 패턴 및 제2 보조 패턴을 식각 마스크로 사용하는 식각 공정으로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용하여 상기 식각 대상막을 식각하는 단계를 포함한다.
포토레지스트 패턴, 실리레이션, 실리콘이 함유된 포토레지스트 패턴, 카본막, 실리콘이 함유된 하부 반사 방지막, 식각 공정, 미세 패턴

Description

반도체 소자의 미세 패턴 형성방법{Method of forming a micro pattern in a semiconductor device}
도 1a 내지 도 1i는 본 발명의 제1 실시 예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도이다.
도 2a 내지 도 2j는 본 발명의 제2 실시 예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도이다.
<도면의 주요부분에 대한 부호의 설명>
100, 200 : 반도체 기판 102, 202 : 식각 대상막
102a , 202a : 목표 패턴 104, 204 : 하드 마스크막
104a, 204a : 카본막
104b, 204b : 실리콘이 함유된 하부 반사 방지막
104c, 204c : 하드 마스크 패턴 106, 206 : 제1 보조 패턴
106a, 206a : 실리레이션된 제1 보조 패턴
108, 208 : 절연막 108a, 208a : 절연 패턴
110, 210 : 제2 보조막 110a, 210a : 제2 보조 패턴
본 발명은 반도체 소자의 미세 패턴 형성방법에 관한 것으로, 특히, 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있는 반도체 소자의 미세 패턴 형성방법에 관한 것이다.
소자가 고집적화 되어감에 따라 구현해야 하는 최소 선 폭의 크기는 축소화되어 가고 있다. 그러나 이러한 소자의 고집적화로 인해 요구되는 미세 선 폭을 구현하기 위한 노광 장비의 발전은 기술의 발전을 만족시키지 못하고 있는 형편이다. 특히, 기존의 노광 장비를 이용하여 실리콘이 함유된 포토레지스트막을 노광 및 현상 공정을 실시하여 실리콘이 함유된 포토레지스트 패턴을 형성할 경우 노광 장비의 해상 능력에 한계를 가진다.
또한, 소자의 고집적화로 인해 요구되는 미세 선 폭을 구현하기 위해서는 여러 가지 공정 단계가 필요하다. 구체적으로 설명하면, 미세 패턴 형성을 위한 하드 마스크 패턴을 형성하기 위해서는 여러 단계로 이루어진 마스크 형성 공정과 DEET(Double Exposure Etch Tech) 방법 또는 스페이서(spacer) 형성 공정 등을 실시해야 한다. 이와 같은 공정 방법은 전체적인 공정 단계를 증가시킬 뿐만 아니라, 소자 양산 비용을 증가시키는 원인이 된다.
본 발명은 단축된 공정 단계로 노광 공정의 해상도보다 더 미세한 패턴을 형성 소자 양산 비용을 감소시킬 수 있는 반도체 소자의 미세 패턴 형성방법을 제공한다.
본 발명의 제1 실시 예에 따른 반도체 소자의 미세 패턴 형성방법은, 반도체 기판상에 식각 대상막, 하드 마스크막 및 제1 보조 패턴을 형성한다. 제1 보조 패턴에 실리레이션 공정을 실시하여 실리레이션된 제1 보조 패턴을 형성한다. 실리레이션된 제1 보조 패턴을 포함한 하드 마스크막 상에 절연막을 형성한다. 실리레이션된 제1 보조 패턴 사이의 절연막 상에 제2 보조 패턴을 형성한다. 절연막이 제2 보조 패턴 하부에만 잔류하도록 식각 공정을 실시한다. 실리레이션된 제1 보조 패턴 및 제2 보조 패턴을 식각 마스크로 사용하는 식각 공정으로 하드 마스크막을 식각하여 하드 마스크 패턴을 형성한다. 하드 마스크 패턴을 이용하여 식각 대상막을 식각한다.
상기에서, 식각 대상막은 절연막, 도전막 또는 층간 절연막의 막질로 이루어진다. 하드 마스크막은 카본(carbon)막 및 실리콘(Si)이 함유된 하부 반사 방지막(Bottom Anti Reflective Coating; BARC)이 적층 된 구조로 형성한다. 하드 마스크막은 아몰포스(amorphous) 카본막 및 실리콘 산화 질화막(SiON)이 적층 된 구조로 형성한다. 카본막은 스핀(spin) 코팅 방법으로 형성한다. 제1 보조 패턴은 목표 미세 패턴의 피치(pitch)보다 2배가 되는 피치를 갖도록 형성한다.
실리레이션 공정은 제1 보조 패턴에 실리콘(Si) 소스를 주입하는 공정이다. 실리레이션 공정은 헥사메틸다이사이레인(Hexa Tetra Methyl Disilazane; HMDS) 가스를 이용한다. 실리레이션 공정은 100℃ 내지 140℃의 온도에서 30초 내지 1시간 동안 실시한다.
절연막은 카본막으로 형성한다. 카본막은 화학적 기상 증착법(Chemical Vapor Deposition; CVD) 또는 스핀 코팅 방법을 이용하여 형성한다. 절연막은 실리레이션된 제1 보조 패턴과 제2 보조 패턴 물질에 대해 식각 선택비가 다른 물질로 형성한다. 제2 보조 패턴은 실리콘(Si)이 함유된 포토레지스트막으로 형성한다. 절연막은 O2 플라즈마를 이용한 건식 식각 공정으로 제거한다. 절연막 식각 공정 시 제2 보조 패턴은 실리레이션된 제1 보조 패턴보다 낮은 높이로 잔류하게 된다. 하드 마스크막 식각 공정은 건식 식각 공정으로 실시한다.
본 발명의 제2 실시 예에 따른 반도체 소자의 미세 패턴 형성방법은, 셀 게이트 영역, 선택 트랜지스터 영역 및 주변 회로 영역이 정의된 반도체 기판 상부에 식각 대상막, 하드 마스크막 및 제1 보조 패턴을 형성한다. 제1 보조 패턴에 실리레이션 공정을 실시하여 실리레이션된 제1 보조 패턴을 형성한다. 실리레이션된 제1 보조 패턴을 포함한 하드 마스크막 상에 절연막을 형성한다. 셀 게이트 영역에 형성된 실리레이션된 제1 보조 패턴 사이의 절연막 상에 제2 보조막을 형성한다. 셀 게이트 영역에 형성된 제2 보조막이 실리레이션된 제1 보조 패턴 사이의 절연막 상에 잔류 되어 제2 보조 패턴이 되도록 제1 식각 공정을 실시한다. 셀 게이트 영역에서 실리레이션된 제1 보조 패턴 상부와 실리레이션된 제1 보조 패턴 및 제2 보조 패턴 사이의 절연막을 제거한다. 실리레이션된 제1 보조 패턴 및 제2 보조 패턴을 식각 마스크로 사용하는 제2 식각 공정으로 하드 마스크막을 식각하여 하드 마스크 패턴을 형성한다. 하드 마스크 패턴을 식각 마스크로 사용하는 제3 식각 공정으로 식각 대상막을 식각한다.
상기에서, 식각 대상막은 텅스텐 실리사이드(WSix)막으로 형성한다. 식각 대상막과 반도체 기판 사이에는 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막이 적층 된 구조로 형성된다. 하드 마스크막은 카본막 및 실리콘(Si)이 함유된 하부 반사 방지막(BARC)이 적층 된 구조로 형성한다. 하드 마스크막은 아몰포스 카본막 및 실리콘 산화 질화막(SiON)이 적층 된 구조로 형성한다. 카본막은 스핀 코팅 방법으로 형성한다. 제1 보조 패턴은 목표 미세 패턴의 피치보다 2배가 되는 피치를 갖도록 형성한다.
실리레이션 공정은 제1 보조 패턴에 실리콘(Si) 소스를 주입하는 공정이다. 실리레이션 공정은 헥사메틸다이사이레인(HMDS) 가스를 이용한다. 실리레이션 공정은 100℃ 내지 140℃의 온도에서 30초 내지 1시간 동안 실시한다.
절연막은 카본막으로 형성한다. 카본막은 화학적 기상 증착법(CVD) 또는 스핀 코팅 방법을 이용하여 형성한다. 절연막은 실리레이션된 제1 보조 패턴과 제2 보조 패턴 물질에 대해 식각 선택비가 다른 물질로 형성한다. 제2 보조막은 실리 콘(Si)이 함유된 포토레지스트막으로 형성한다.
셀 게이트 영역에 형성된 제2 보조막 식각 공정 시 선택 트랜지스터 영역과 주변 회로 영역에서 노출된 절연막도 일부 제거된다. 절연막은 O2 플라즈마를 이용한 건식 식각 공정으로 제거한다. 절연막 식각 공정 시 제2 보조 패턴은 실리레이션된 제1 보조 패턴보다 낮은 높이로 잔류하게 된다.
셀 게이트 영역에 형성된 절연막 제거 공정 시 선택 트랜지스터 영역 및 주변 회로 영역에 잔류하는 절연막도 제거된다. 제2 식각 공정은 건식 식각 공정으로 실시한다. 제3 식각 공정 시 식각 대상막과 반도체 기판 사이에 형성된 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막도 함께 식각되어 게이트를 형성한다.
이하, 첨부된 도면을 참조하여 본 발명의 실시 예를 상세히 설명하면 다음과 같다.
도 1a 내지 도 1i는 본 발명의 제1 실시 예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도로서, 셀 게이트 영역에 국한하여 공정 단계를 설명하기로 한다.
도 1a를 참조하면, 반도체 기판(100) 상부에 식각 대상막(102)을 형성한다. 이때, 식각 대상막(102)은 절연막, 도전막 또는 층간 절연막 등의 막질로 이루어진다. 식각 대상막(102) 상부에 하드 마스크막(104)을 형성한다. 이때, 하드 마스크 막(104)은 스핀(spin) 코팅 방법으로 형성한 카본(carbon)막(104a) 및 실리콘(Si)이 함유된 하부 반사 방지막(Bottom Anti Reflective Coating; BARC; 104b)이 적층 된 구조로 형성하거나, 아몰포스(amorphous) 카본막(104a) 및 실리콘 산화 질화막(SiON; 104b)이 적층된 구조로 형성한다.
그런 다음, 하드 마스크막(104) 상부에 제1 보조 패턴(106)을 형성한다. 이때, 제1 보조 패턴(106)은 포토레지스트막으로 형성한다. 제1 보조 패턴(106)은 목표 미세 패턴의 피치(pitch)보다 2배가 되는 피치(a)를 갖도록 형성한다. 그 이유는 후속 공정에서 제1 보조 패턴(106) 사이에 제2 보조 패턴을 형성하기 위해서이다.
도 1b를 참조하면, 제1 보조 패턴에 실리콘(Si) 소스를 주입하는 실리레이션(silylation) 공정을 실시하여 실리레이션된 제1 보조 패턴(106a)을 형성한다. 이때, 실리레이션 공정은 헥사메틸다이사이레인(Hexa Tetra Methyl Disilazane; HMDS) 가스를 이용하여 100℃ 내지 140℃의 온도에서 30초 내지 1시간 동안 실시한다. 실리레이션된 포토레지스트막을 식각하여 패턴을 형성하는 것보다 포토레지스트 패턴을 형성한 후 실리레이션 공정을 실시하는 것이 기존의 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있다.
따라서, 제1 보조 패턴에 실리레이션 공정을 실시하여 실리레이션된 제1 보조 패턴(106a)을 형성하는 것은 실리레이션된 제1 보조막을 이용하여 노광 및 현상 공정으로 제1 보조 패턴을 형성하는 것보다 해상력이 높은 미세한 패턴을 얻을 수 있다.
도 1c를 참조하면, 하드 마스크막(104)과 실리레이션된 제1 보조 패턴(106a) 상부 표면에 절연막(108)을 형성한다. 이때, 절연막(108)은 화학적 기상 증착법(Chemical Vapor Deposition; CVD) 또는 스핀 코팅 방법을 이용한 카본막으로 형성하는 것이 바람직하다. 여기서, 절연막(108)으로 카본막을 사용하는 이유는 카본막이 실리레이션된 제1 보조 패턴(106a) 뿐만 아니라 후속 공정에서 형성될 제2 보조막과의 식각 선택비가 다르기 때문에 후속 식각 공정에서 실리레이션된 제1 보조 패턴(106a)이 손상되는 것을 방지하면서 절연막(108)을 제거할 수 있기 때문이다.
따라서, 절연막(108)은 제2 보조막과 실리레이션된 제1 보조 패턴(106a) 물질에 대해 식각 선택비가 다른 물질로 형성하는 것이 바람직하다. 절연막(108)의 두께는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 한다.
도 1d를 참조하면, 실리레이션된 제1 보조 패턴(106a) 사이가 채워지도록 절연막(108) 상부에 제2 보조막(110)을 형성한다. 이때, 제2 보조막(110)은 실리콘(Si)이 함유된 포토레지스트막으로 형성하는 것이 바람직하다. 따라서, 제2 보조막(110)은 절연막(108)과 다른 식각 선택비를 갖는다.
도 1e를 참조하면, 식각 공정으로 절연막(108) 상부가 노출될 때까지 제2 보조막을 식각하여 제2 보조 패턴(110a)을 형성한다. 이때, 식각 공정은 에치백(etchback) 공정으로 실시한다. 제2 보조막 식각 공정 시 제2 보조막은 절연막(108)에 대해 다른 식각 선택비를 갖는다. 이로써, 실리레이션된 제1 보조 패턴(106a)과 제2 보조 패턴(110a)은 동일한 식각 선택비를 갖는 물질로 형성된다.
도 1f를 참조하면, 제2 보조 패턴(110a)이 형성되면서 노출된 절연막과 실리 레이션된 제1 보조 패턴(106a) 및 제2 보조 패턴(110a) 사이에 형성된 절연막을 제거하여 제2 보조 패턴(110a) 하부에만 절연막이 잔류하도록 한다. 이로써, 절연 패턴(108a)이 형성된다. 이때, 절연막은 O2 플라즈마를 이용한 건식 식각 공정으로 제거한다. 절연막 식각 공정 시 제2 보조 패턴(110a) 상부가 일부 손실되어 제2 보조 패턴(110a)은 실리레이션된 제1 보조 패턴(106a)보다 낮은 높이로 잔류하게 된다.
따라서, 절연막 식각 공정 시 절연막은 실리레이션된 제1 보조 패턴(106a)과 제2 보조 패턴(112a)에 대해 다른 식각 선택비를 갖기 때문에 실리레이션된 제1 보조 패턴(106a)과 제2 보조 패턴(112a)은 식각되지 않는다. 이렇게 실리레이션된 제1 보조 패턴(106a)과 실리레이션된 제1 보조 패턴(106a) 사이에 제2 보조 패턴(110a)을 형성함으로써 목표 피치를 갖는 패턴이 형성된다.
도 1g를 참조하면, 실리레이션된 제1 보조 패턴(106a)과 절연 패턴(108a) 및 제2 보조 패턴(110a)을 식각 마스크로 하드 마스크막(104) 중 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 104b)을 식각한다. 이때, 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 104b)은 건식 식각 공정으로 제거한다. 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 104b) 식각 공정 시 실리레이션된 제1 보조 패턴(106a)과 제2 보조 패턴(110a)이 일부 손실된다.
도 1h를 참조하면, 실리레이션된 제1 보조 패턴과 절연 패턴 및 제2 보조 패턴을 식각 마스크로 하드 마스크막 중 카본막(104a)을 식각하여 원하는 라인(line) 및 스페이스(space)를 갖는 하드 마스크 패턴(104c)을 형성한다. 이때, 카본 막(104a)은 건식 식각 공정으로 제거한다. 하드 마스크 패턴(104c) 형성 공정 시 실리레이션된 제1 보조 패턴, 절연 패턴 및 제2 보조 패턴이 모두 제거되거나 일부 잔류할 수 있다. 만약, 실리레이션된 제1 보조 패턴, 절연 패턴 및 제2 보조 패턴이 일부 잔류할 경우 후속 공정에서 모두 제거된다.
도 1i를 참조하면, 원하는 라인 및 스페이스를 갖는 하드 마스크 패턴(104c)을 식각 마스크로 식각 대상막(102)을 식각하여 목표 패턴(102a)을 형성한다. 그런 다음, 하드 마스크 패턴(104c)을 제거한다.
상기와 같이, 제1 보조 패턴(106)에 실리레이션 공정을 실시하여 실리레이션된 제1 보조 패턴(106a)을 형성하여 노광 공정의 해상도보다 더 미세한 패턴을 형성함으로써 원하는 임계 치수(Critical Dimension; CD)를 갖는 미세 패턴을 형성할 수 있다. 또한, 미세 패턴을 형성하기 위해 기존에 사용하였던 DEET(Double Exposure Etch Tech) 방법이나 스페이서 형성 공정을 실시하지 않음으로써 공정 단계를 단축할 수 있다. 이로 인하여 소자 양산 비용을 감소시킬 수 있다.
상기 본 발명을 낸드 플래시 메모리 소자의 제조 방법에 적용하면 다음과 같다.
도 2a 내지 도 2j는 본 발명의 제2 실시 예에 따른 반도체 소자의 미세 패턴 형성방법을 설명하기 위해 도시한 단면도이다.
도 2a를 참조하면, 셀 게이트 영역(A), 선택 트랜지스터(selective transistor) 영역(B) 및 주변 회로 영역(C)이 정의된 반도체 기판(200) 상부에 식 각 대상막(202)을 형성한다. 이때, 식각 대상막(202)은 텅스텐 실리사이드(WSix)막으로 형성하되, 텅스텐 실리사이드막(WSix)막과 반도체 기판(200) 사이에는 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막이 적층 된 구조로 형성된다.
그런 다음, 식각 대상막(202) 상부에 하드 마스크막(204)을 형성한다. 이때, 하드 마스크막(204)은 스핀 코팅 방법으로 형성한 카본막(204a) 및 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 204b)이 적층 된 구조로 형성하거나, 아몰포스 카본막(204a) 및 실리콘 산화 질화막(SiON; 204b)이 적층된 구조로 형성한다.
그런 다음, 하드 마스크막(204) 상부에 제1 보조 패턴(206)을 형성한다. 이때, 제1 보조 패턴(206)은 포토레지스트막으로 형성하는 것이 바람직하다. 제1 보조 패턴(206)은 목표 미세 패턴의 피치보다 2배가 되는 피치(b)를 갖도록 형성한다. 그 이유는 후속 공정에서 제1 보조 패턴(206) 사이에 제2 보조 패턴을 형성하기 위해서이다.
도 2b를 참조하면, 제1 보조 패턴에 실리콘(Si) 소스를 주입하는 실리레이션 공정을 실시하여 실리레이션된 제1 보조 패턴(206a)을 형성한다. 이때, 실리레이션 공정은 헥사메틸다이사이레인(HMDS) 가스를 이용하여 100℃ 내지 140℃의 온도에서 30초 내지 1시간 동안 실시한다. 실리레이션된 포토레지스트막을 식각하여 패턴을 형성하는 것보다 포토레지스트 패턴을 형성한 후 실리레이션 공정을 실시하는 것이 기존의 노광 공정의 해상도보다 더 미세한 패턴을 형성할 수 있다.
따라서, 제1 보조 패턴에 실리레이션 공정을 실시하여 실리레이션된 제1 보 조 패턴(206a)을 형성하는 것은 실리레이션된 제1 보조막을 이용하여 노광 및 현상 공정으로 제1 보조 패턴을 형성하는 것보다 해상력이 높은 미세한 패턴을 얻을 수 있다.
도 2c를 참조하면, 하드 마스크막(204)과 실리레이션된 제1 보조 패턴(206a) 상부 표면에 절연막(208)을 형성한다. 이때, 절연막(208)은 화학적 기상 증착법(CVD) 또는 스핀 코팅 방법을 이용한 카본막으로 형성하는 것이 바람직하다. 여기서, 절연막(208)으로 카본막을 사용하는 이유는 카본막이 실리레이션된 제1 보조 패턴(206a) 뿐만 아니라 후속 공정에서 형성될 제2 보조막과의 식각 선택비가 다르기 때문에 후속 식각 공정에서 실리레이션된 제1 보조 패턴(206a)이 손상되는 것을 방지하면서 절연막(208)을 제거할 수 있기 때문이다.
따라서, 절연막(208)은 제2 보조막과 실리레이션된 제1 보조 패턴(206a) 물질에 대해 식각 선택비가 다른 물질로 형성하는 것이 바람직하다. 절연막(208)의 두께는 최종 공정으로 형성된 미세 패턴의 피치의 절반 정도 되도록 한다.
도 2d를 참조하면, 실리레이션된 제1 보조 패턴(206a) 사이가 채워지도록 절연막(208) 상부에 제2 보조막(210)을 형성한다. 이때, 제2 보조막(210)은 실리콘(Si)이 함유된 포토레지스트막으로 형성하는 것이 바람직하다. 따라서, 제2 보조막(210)은 절연막(208)과 다른 식각 선택비를 갖는다.
도 2e를 참조하면, 노광 및 현상 공정으로 선택 트랜지스터 영역(B)과 주변 회로 영역(C)에 형성된 제2 보조막(210)을 제거하여 셀 게이트 영역(A)에만 제2 보조막(210)이 잔류하는 패턴을 형성한다. 이때, 셀 게이트 영역(A)에만 제2 보조 막(210)이 잔류하고, 선택 트랜지스터 영역(B)과 주변 회로 영역(C)에는 제2 보조막이 제거되는 패턴을 형성하는 것은 선택 트랜지스터 영역(B)과 주변 회로 영역(C)에는 미세 패턴이 형성될 필요가 없기 때문이다. 제2 보조막(210)을 일반 절연 물질이 아닌 실리콘(Si)이 함유된 포토레지스트막으로 형성하고 마스크 노광 및 현상 공정을 차례로 실시하면 선택 트랜지스터 영역(B)과 주변 회로 영역(C)에 형성된 실리콘(Si)이 함유된 포토레지스트막이 제거되기 때문에 별도의 식각 공정을 실시하지 않아도 된다. 따라서, 식각 공정을 실시하지 않음으로써 공정 단계를 한 단계 더 단축할 수 있다.
도 2f를 참조하면, 식각 공정으로 절연막(208) 상부가 노출될 때까지 셀 게이트 영역(A)에 형성된 제2 보조막을 식각하여 셀 게이트 영역(A)에 제2 보조 패턴(210a)을 형성한다. 이때, 식각 공정은 에치백 공정으로 실시한다. 셀 게이트 영역(A)에 형성된 제2 보조막 식각 공정 시 선택 트랜지스터 영역(B)과 주변 회로 영역(C)에서 노출된 절연막(208)도 일부 제거된다. 제2 보조막 식각 공정 시 제2 보조막은 절연막(208)에 대해 다른 식각 선택비를 갖는다. 이로써, 실리레이션된 제1 보조 패턴(206a)과 제2 보조 패턴(210a)은 동일한 식각 선택비를 갖는 물질로 형성된다.
도 2g를 참조하면, 제2 보조 패턴(210a)이 형성되면서 노출된 절연막과 실리레이션된 제1 보조 패턴(206a) 및 제2 보조 패턴(210a) 사이에 형성된 절연막을 제거하여 제2 보조 패턴(210a) 하부에만 절연막이 잔류하도록 한다. 이로써, 절연 패 턴(208a)이 형성된다. 이때, 절연막은 O2 플라즈마를 이용한 건식 식각 공정으로 제거한다. 절연막 식각 공정 시 제2 보조 패턴(210a) 상부가 일부 손실되어 제2 보조 패턴(210a)은 실리레이션된 제1 보조 패턴(206a)보다 낮은 높이로 잔류하게 된다. 셀 게이트 영역(A)에 형성된 절연막 제거 공정 시 선택 트랜지스터 영역(B) 및 주변 회로 영역(C)에 잔류하는 절연막(208)도 제거된다.
따라서, 절연막 식각 공정 시 절연막은 실리레이션된 제1 보조 패턴(206a)과 제2 보조 패턴(212a)에 대해 다른 식각 선택비를 갖기 때문에 실리레이션된 제1 보조 패턴(206a)과 제2 보조 패턴(212a)은 식각되지 않는다. 이렇게 실리레이션된 제1 보조 패턴(206a)과 실리레이션된 제1 보조 패턴(206a) 사이에 제2 보조 패턴(210a)을 형성함으로써 목표 피치를 갖는 패턴이 형성된다.
도 2h를 참조하면, 실리레이션된 제1 보조 패턴(206a)과 절연 패턴(208a) 및 제2 보조 패턴(210a)을 식각 마스크로 하드 마스크막(204) 중 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 204b)을 식각한다. 이때, 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 204b)은 건식 식각 공정으로 제거한다. 실리콘(Si)이 함유된 하부 반사 방지막(BARC; 204b) 식각 공정 시 실리레이션된 제1 보조 패턴(206a)과 제2 보조 패턴(210a)이 일부 손실된다.
도 2i를 참조하면, 실리레이션된 제1 보조 패턴과 절연 패턴 및 제2 보조 패턴을 식각 마스크로 하드 마스크막 중 카본막(204a)을 식각하여 원하는 라인 및 스페이스를 갖는 하드 마스크 패턴(204c)을 형성한다. 이때, 카본막(204a)은 건식 식 각 공정으로 제거한다. 하드 마스크 패턴(204c) 형성 공정 시 실리레이션된 제1 보조 패턴, 절연 패턴 및 제2 보조 패턴이 모두 제거되거나 일부 잔류할 수 있다. 만약, 실리레이션된 제1 보조 패턴, 절연 패턴 및 제2 보조 패턴이 일부 잔류할 경우 후속 공정에서 모두 제거된다.
도 2j를 참조하면, 원하는 라인 및 스페이스를 갖는 하드 마스크 패턴(204c)을 식각 마스크로 식각 대상막(202)을 식각하여 목표 패턴(202a)을 형성한다. 그런 다음, 하드 마스크 패턴(204c)을 제거한다.
상기와 같이, 제1 보조 패턴(206)에 실리레이션 공정을 실시하여 실리레이션된 제1 보조 패턴(206a)을 형성하여 노광 공정의 해상도보다 더 미세한 패턴을 형성함으로써 원하는 임계 치수(CD)를 갖는 미세 패턴을 형성할 수 있다.
또한, 미세 패턴을 형성하기 위해 기존에 사용하였던 DEET 방법이나 스페이서 형성 공정을 실시하지 않음으로써 공정 단계를 단축할 수 있다. 이로 인하여 소자 양산 비용을 감소시킬 수 있다.
본 발명은 낸드 플래시 메모리 소자의 제조 방법뿐만 아니라 노아(NOR) 플래시 메모로 소자의 제조방법에도 적용되며, DRAM의 라인 및 스페이스를 갖는 패턴과 콘택 어레이(array) 패턴에도 적용할 수 있다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의한 효과는 다음과 같다.
첫째, 제1 보조 패턴에 실리레이션(silylation) 공정을 실시하여 실리레이션된 제1 보조 패턴을 형성하여 노광 공정의 해상도보다 더 미세한 패턴을 형성함으로써 원하는 임계 치수(Critical Dimension; CD)를 갖는 미세 패턴을 형성할 수 있다.
둘째, 미세 패턴을 형성하기 위해 기존에 사용하였던 DEETDouble Exposure Etch Tech) 방법이나 스페이서(spacer) 형성 공정을 실시하지 않음으로써 공정 단계를 단축할 수 있다.
셋째, 공정 단계를 단축함으로써 소자 양산 비용을 감소시킬 수 있다.
넷째, 미세 패턴은 낸드 플래시 메모리 소자의 제조 방법뿐만 아니라 노아(NOR) 플래시 메모로 소자의 제조방법에도 적용되며, DRAM의 라인(line) 및 스페이스(space)를 갖는 패턴과 콘택 어레이(array) 패턴에도 적용할 수 있다.

Claims (36)

  1. 반도체 기판상에 식각 대상막, 하드 마스크막 및 제1 보조 패턴을 형성하는 단계;
    상기 제1 보조 패턴에 실리레이션 공정을 실시하여 실리레이션된 제1 보조 패턴을 형성하는 단계;
    상기 실리레이션된 제1 보조 패턴을 포함한 상기 하드 마스크막 상에 절연막을 형성하는 단계;
    상기 실리레이션된 제1 보조 패턴 사이의 상기 절연막 상에 제2 보조 패턴을 형성하는 단계;
    상기 절연막이 상기 제2 보조 패턴 하부에만 잔류하도록 식각 공정을 실시하는 단계;
    상기 실리레이션된 제1 보조 패턴 및 제2 보조 패턴을 식각 마스크로 사용하는 식각 공정으로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 이용하여 상기 식각 대상막을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법.
  2. 제1항에 있어서,
    상기 식각 대상막은 절연막, 도전막 또는 층간 절연막의 막질로 이루어지는 반도체 소자의 미세 패턴 형성방법.
  3. 제1항에 있어서,
    상기 하드 마스크막은 카본(carbon)막 및 실리콘(Si)이 함유된 하부 반사 방지막(Bottom Anti Reflective Coating; BARC)이 적층 된 구조로 형성하는 반도체 소자의 미세 패턴 형성방법.
  4. 제1항에 있어서,
    상기 하드 마스크막은 아몰포스(amorphous) 카본막 및 실리콘 산화 질화막(SiON)이 적층 된 구조로 형성하는 반도체 소자의 미세 패턴 형성방법.
  5. 제3항에 있어서,
    상기 카본막은 스핀(spin) 코팅 방법으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  6. 제1항에 있어서,
    상기 제1 보조 패턴은 목표 미세 패턴의 피치(pitch)보다 2배가 되는 피치를 갖도록 형성하는 반도체 소자의 미세 패턴 형성방법.
  7. 제1항에 있어서,
    상기 실리레이션 공정은 상기 제1 보조 패턴에 실리콘(Si) 소스를 주입하는 공정인 반도체 소자의 미세 패턴 형성방법.
  8. 제1항에 있어서,
    상기 실리레이션 공정은 헥사메틸다이사이레인(Hexa Tetra Methyl Disilazane; HMDS) 가스를 이용하는 반도체 소자의 미세 패턴 형성방법.
  9. 제1항에 있어서,
    상기 실리레이션 공정은 100℃ 내지 140℃의 온도에서 30초 내지 1시간 동안 실시하는 반도체 소자의 미세 패턴 형성방법.
  10. 제1항에 있어서,
    상기 절연막은 카본막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  11. 제10항에 있어서,
    상기 카본막은 화학적 기상 증착법(Chemical Vapor Deposition; CVD) 또는 스핀 코팅 방법을 이용하여 형성하는 반도체 소자의 미세 패턴 형성방법.
  12. 제1항에 있어서,
    상기 절연막은 상기 실리레이션된 제1 보조 패턴과 제2 보조 패턴 물질에 대해 식각 선택비가 다른 물질로 형성하는 반도체 소자의 미세 패턴 형성방법.
  13. 제1항에 있어서,
    상기 제2 보조 패턴은 실리콘(Si)이 함유된 포토레지스트막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  14. 제1항에 있어서,
    상기 절연막은 O2 플라즈마를 이용한 건식 식각 공정으로 제거하는 반도체 소자의 미세 패턴 형성방법.
  15. 제1항에 있어서,
    상기 절연막 식각 공정 시 상기 제2 보조 패턴은 상기 실리레이션된 제1 보조 패턴보다 낮은 높이로 잔류하게 되는 반도체 소자의 미세 패턴 형성방법.
  16. 제1항에 있어서,
    상기 하드 마스크막 식각 공정은 건식 식각 공정으로 실시하는 반도체 소자의 미세 패턴 형성방법.
  17. 셀 게이트 영역, 선택 트랜지스터 영역 및 주변 회로 영역이 정의된 반도체 기판 상부에 식각 대상막, 하드 마스크막 및 제1 보조 패턴을 형성하는 단계;
    상기 제1 보조 패턴에 실리레이션 공정을 실시하여 실리레이션된 제1 보조 패턴을 형성하는 단계;
    상기 실리레이션된 제1 보조 패턴을 포함한 상기 하드 마스크막 상에 절연막을 형성하는 단계;
    상기 셀 게이트 영역에 형성된 상기 실리레이션된 제1 보조 패턴 사이의 상기 절연막 상에 제2 보조막을 형성하는 단계;
    상기 셀 게이트 영역에 형성된 상기 제2 보조막이 상기 실리레이션된 제1 보조 패턴 사이의 상기 절연막 상에 잔류 되어 제2 보조 패턴이 되도록 제1 식각 공정을 실시하는 단계;
    상기 셀 게이트 영역에서 상기 실리레이션된 제1 보조 패턴 상부와 상기 실리레이션된 제1 보조 패턴 및 제2 보조 패턴 사이의 상기 절연막을 제거하는 단계;
    상기 실리레이션된 제1 보조 패턴 및 제2 보조 패턴을 식각 마스크로 사용하는 제2 식각 공정으로 상기 하드 마스크막을 식각하여 하드 마스크 패턴을 형성하는 단계; 및
    상기 하드 마스크 패턴을 식각 마스크로 사용하는 제3 식각 공정으로 상기 식각 대상막을 식각하는 단계를 포함하는 반도체 소자의 미세 패턴 형성방법.
  18. 제17항에 있어서,
    상기 식각 대상막은 텅스텐 실리사이드(WSix)막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  19. 제17항에 있어서,
    상기 식각 대상막과 반도체 기판 사이에는 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막이 적층 된 구조로 형성되는 반도체 소자의 미세 패턴 형성방법.
  20. 제17항에 있어서,
    상기 하드 마스크막은 카본막 및 실리콘(Si)이 함유된 하부 반사 방지막(BARC)이 적층 된 구조로 형성하는 반도체 소자의 미세 패턴 형성방법.
  21. 제17항에 있어서,
    상기 하드 마스크막은 아몰포스 카본막 및 실리콘 산화 질화막(SiON)이 적층 된 구조로 형성하는 반도체 소자의 미세 패턴 형성방법.
  22. 제20항에 있어서,
    상기 카본막은 스핀 코팅 방법으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  23. 제17항에 있어서,
    상기 제1 보조 패턴은 목표 미세 패턴의 피치보다 2배가 되는 피치를 갖도록 형성하는 반도체 소자의 미세 패턴 형성방법.
  24. 제17항에 있어서,
    상기 실리레이션 공정은 상기 제1 보조 패턴에 실리콘(Si) 소스를 주입하는 공정인 반도체 소자의 미세 패턴 형성방법.
  25. 제17항에 있어서,
    상기 실리레이션 공정은 헥사메틸다이사이레인(HMDS) 가스를 이용하는 반도체 소자의 미세 패턴 형성방법.
  26. 제17항에 있어서,
    상기 실리레이션 공정은 100℃ 내지 140℃의 온도에서 30초 내지 1시간 동안 실시하는 반도체 소자의 미세 패턴 형성방법.
  27. 제17항에 있어서,
    상기 절연막은 카본막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  28. 제27항에 있어서,
    상기 카본막은 화학적 기상 증착법(CVD) 또는 스핀 코팅 방법을 이용하여 형성하는 반도체 소자의 미세 패턴 형성방법.
  29. 제17항에 있어서,
    상기 절연막은 상기 실리레이션된 제1 보조 패턴과 제2 보조 패턴 물질에 대해 식각 선택비가 다른 물질로 형성하는 반도체 소자의 미세 패턴 형성방법.
  30. 제17항에 있어서,
    상기 제2 보조막은 실리콘(Si)이 함유된 포토레지스트막으로 형성하는 반도체 소자의 미세 패턴 형성방법.
  31. 제17항에 있어서,
    상기 셀 게이트 영역에 형성된 상기 제2 보조막 식각 공정 시 상기 선택 트랜지스터 영역과 주변 회로 영역에서 노출된 상기 절연막도 일부 제거되는 반도체 소자의 미세 패턴 형성방법.
  32. 제17항에 있어서,
    상기 절연막은 O2 플라즈마를 이용한 건식 식각 공정으로 제거하는 반도체 소자의 미세 패턴 형성방법.
  33. 제17항에 있어서,
    상기 절연막 식각 공정 시 상기 제2 보조 패턴은 상기 실리레이션된 제1 보조 패턴보다 낮은 높이로 잔류하게 되는 반도체 소자의 미세 패턴 형성방법.
  34. 제17항에 있어서,
    상기 셀 게이트 영역에 형성된 상기 절연막 제거 공정 시 상기 선택 트랜지 스터 영역 및 주변 회로 영역에 잔류하는 상기 절연막도 제거되는 반도체 소자의 미세 패턴 형성방법.
  35. 제17항에 있어서,
    상기 제2 식각 공정은 건식 식각 공정으로 실시하는 반도체 소자의 미세 패턴 형성방법.
  36. 제19항에 있어서,
    상기 제3 식각 공정 시 상기 식각 대상막과 반도체 기판 사이에 형성된 상기 터널 절연막, 플로팅 게이트용 제1 도전막, 유전체막 및 컨트롤 게이트용 제2 도전막도 함께 식각되어 게이트를 형성하는 반도체 소자의 미세 패턴 형성방법.
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