KR20090055796A - 반도체 소자의 제조 방법 - Google Patents

반도체 소자의 제조 방법 Download PDF

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Abstract

본 발명은 반도체 메모리 소자의 제조 방법에 관한 것으로, 제1 및 제2 선택 트랜지스터 영역 및 메모리 셀 영역을 포함한 반도체 기판 상에 하드 마스크막을 형성하는 단계와, 상기 제1 선택 트랜지스터 및 상기 메모리 셀 영역의 상기 하드 마스크막 상에 제1 선택 트랜지스터 식각 패턴 및 제1 메모리 셀 식각 패턴들을 각각 형성하는 단계와, 상기 제1 선택 트랜지스터 식각 패턴 및 상기 제1 메모리 셀 식각 패턴을 포함한 전체 구조 상부에 제1 보조막을 형성하는 단계와, 상기 제1 보조막을 포함한 전체 구조 상부에 제2 보조막을 형성한 후, 상기 제1 보조막의 상부가 노출되도록 식각하여 상기 제1 선택 트랜지스터 식각 패턴 및 상기 제1 메모리 셀 식각 패턴들 사이의 공간에 상기 제2 보조막을 잔류시키는 단계와, 노출된 상기 제1 보조막을 식각하여 상기 제1 선택 트랜지스터 식각 패턴 및 상기 제1 메모리 셀 식각 패턴들 사이의 공간에 상기 제1 보조막 및 상기 제2 보조막이 적층된 제2 메모리 셀 식각 패턴을 형성하는 단계, 및 상기 제2 선택 트랜지스터 영역 상에 제2 선택 트랜지스터 식각 패턴을 형성하는 단계를 포함한다.
미세 패턴, 분해능, 하드 마스크, 워드라인

Description

반도체 소자의 제조 방법{Method of manufacturing semiconductor device}
본 발명은 반도체 소자의 제조 방법에 관한 것으로, 특히 노광 장비의 해상 능력 이하의 피치(pitch)를 갖는 하드 마스크 패턴을 형성하기 위한 반도체 소자의 하드 마스크 패턴 형성방법에 관한 것이다.
반도체 소자의 제조공정 중 광을 이용하는 사진 공정에서 형성되는 패턴의 최소 피치(pitch)는 노광장치에 사용되는 노광광의 파장에 따라 결정된다. 따라서, 반도체 장치의 고집적화가 가속화되는 현 상황에서 더욱 작은 피치의 패턴을 형성하기 위해서는 현재 사용되는 광보다 파장이 짧은 광을 사용해야 한다. 이를 위해 엑스 선(X-ray)나 전자빔(E-beam)을 사용하는 것이 바람직하겠으나, 기술적인 문제와 생산성 등에 의해 아직은 실험실 수준에 머무르고 있는 실정이다. 이에, 이중 노광 식각 기술(Double Exposure and Etch Technology : DEET)이 제안되었다.
도 1a 내지 도 1c는 이중 노광 식각 기술을 설명하기 위한 단면도로, 도 1a에 도시하는 바와 같이 식각 대상층(11)을 갖는 반도체 기판(10)상에 제 1 포토레 지스트(PR1)를 도포하고 노광 및 현상 공정으로 제 1 포토레지스트(PR1)를 패터닝한 후, 패터닝된 제 1 포토레지스트(PR1)를 마스크로 식각 대상층(11)을 식각한다. 식각된 식각 대상층(11)의 라인 폭은 150nm이고, 스페이스 폭은 50nm이다.
이어, 제 1 포토레지스트(PR1)를 제거하고 전체 구조물상에 제 2 포토레지스트(PR2)를 도포한 후, 도 1b에 도시하는 바와 같이 식각 대상층(11)의 일부분이 노출되도록 노광 및 현상 공정으로 상기 제 2 포토레지스트(PR2)를 패터닝한다.
이후, 도 1c에 도시하는 바와 같이 패터닝된 제 2 포토레지스트(PR2)를 마스크로 식각 대상층(11)을 재식각하여 라인 및 스페이스 폭이 50nm인 최종 패턴을 형성한 후, 상기 제 2 포토레지스트(PR2)를 제거한다.
전술한 이중 노광 식각 기술에서 제 2 포토레지스트(PR2) 노광 공정시 중첩 정확도(overlay accuracy)는 최종 패턴의 CD(Critical Dimension) 변이(variation)로 직결되게 된다. 실제로 노광 장비의 중첩 정확도는 10nm 이하로 제어하기가 어려워 최종 패턴의 CD 변이를 줄이기 어려운 실정이며, 이중 노광에 따른 회로 분리에 의해 OPC(Optical Proximity Correction) 제어에도 어려움이 있다.
본 발명이 이루고자 하는 기술적 과제는 반도체 소자의 하드 마스크 패턴 형성 공정 시 노광 공정을 이용한 포토 레지스트 패턴을 이용하여 제1 하드 마스크 패턴들을 형성하고, 제1 하드 마스크 패턴들을 포함한 전체 구조 상에 분리막을 형성한 후, 제1 하드 마스크 패턴들 사이의 공간에 제2 하드 마스크 패턴을 형성하고 노출되는 분리막을 식각 제거함으로써, 노광 장비 해상력 이하의 피치를 갖는 마스크를 형성할 수 반도체 소자의 제조 방법을 제공하는 데 있다.
본 발명의 일실시 예에 따른 반도체 소자의 제조 방법은 제1 및 제2 선택 트랜지스터 영역 및 메모리 셀 영역을 포함한 반도체 기판 상에 하드 마스크막을 형성하는 단계와, 상기 제1 선택 트랜지스터 및 상기 메모리 셀 영역의 상기 하드 마스크막 상에 제1 선택 트랜지스터 식각 패턴 및 제1 메모리 셀 식각 패턴들을 각각 형성하는 단계와, 상기 제1 선택 트랜지스터 식각 패턴 및 상기 제1 메모리 셀 식각 패턴을 포함한 전체 구조 상부에 제1 보조막을 형성하는 단계와, 상기 제1 보조막을 포함한 전체 구조 상부에 제2 보조막을 형성한 후, 상기 제1 보조막의 상부가 노출되도록 식각하여 상기 제1 선택 트랜지스터 식각 패턴 및 상기 제1 메모리 셀 식각 패턴들 사이의 공간에 상기 제2 보조막을 잔류시키는 단계와, 노출된 상기 제1 보조막을 식각하여 상기 제1 선택 트랜지스터 식각 패턴 및 상기 제1 메모리 셀 식각 패턴들 사이의 공간에 상기 제1 보조막 및 상기 제2 보조막이 적층된 제2 메모리 셀 식각 패턴을 형성하는 단계, 및 상기 제2 선택 트랜지스터 영역 상에 제2 선택 트랜지스터 식각 패턴을 형성하는 단계를 포함한다.
상기 제2 선택 트랜지스터 식각 패턴을 형성한 후, 상기 제1 및 제2 선택 트랜지스터 식각 패턴 및 상기 제1 및 제2 메모리 셀 식각 패턴을 이용한 식각 공정을 실시하여 상기 하드 마스크막을 식각하는 단계를 더 포함한다.
상기 하드 마스크막은 PETEOS막으로 형성한다.
상기 제1 보조막은 NGP(next generation polymer)막을 이용하여 형성하며, 상기 제1 보조막은 스텝커버레이지가 우수한 ALD 방식으로 형성한다.
상기 제1 메모리 셀 식각 패턴들 간의 거리와 상기 제1 메모리 셀 식각 패턴의 임계치수 비는 3: 1로 하며, 상기 제1 보조막의 두께는 상기 제1 메모리 셀 식각 패턴의 임계치수와 동일하게 형성한다.
상에 제1 선택 트랜지스터 식각 패턴 및 제1 메모리 셀 식각 패턴들 및 상기 제3 보조막은 폴리 실리콘막으로 형성한다.
본 발명의 일실시 예에 따르면, 반도체 소자의 하드 마스크 패턴 형성 공정 시 노광 공정을 이용한 포토 레지스트 패턴을 이용하여 제1 하드 마스크 패턴들을 형성하고, 제1 하드 마스크 패턴들을 포함한 전체 구조 상에 분리막을 형성한 후, 제1 하드 마스크 패턴들 사이의 공간에 제2 하드 마스크 패턴을 형성하고 노출되는 분리막을 식각 제거함으로써, 노광 장비 해상력 이하의 피치를 갖는 마스크를 형성할 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 본 발명의 범위가 다음에 상술하는 실시예에 한정되는 것은 아니다. 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명의 범위는 본원의 특허청구범위에 의해서 이해되어야 한다.
도 2 내지 도 10은 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
본 발명의 일실시 예는 반도체 메모리 소자의 워드라인 게이트를 식각하기 위한 하드 마스크의 제조 방법을 구체적인 실시예로 설명한다. 그러나 본 발명이 일실시예에 한정되는 것이 아니라 다른 하드 마스크 제조 공정에 적용 가능하다.
도 2를 참조하면, 제1 및 제2 선택 트랜지스터 영역과 메모리 셀 영역을 포함하는 반도체 기판(100) 상에 식각 대상층(101), 및 하드 마스크막(102)을 순차적으로 적층하여 형성한다. 식각 대상층(101)은 반도체 메모리 소자의 워드라인 게이트를 형성하기 위한 터널 절연막, 전하저장막, 및 금속 게이트층을 포함한다. 하드 마스크막(102)은 PETEOS 산화막으로 형성하는 것이 바람직하다.
이 후, 하드 마스크막(102)을 포함한 전체 구조 상에 제1 패턴막(103)을 형성한다. 제1 패턴막(103)은 폴리 실리콘막으로 형성하는 것이 바람직하다.
제1 및 제2 선택 트랜지스터 영역은 각각 드레인 선택 트랜지스터 및 소스 선택 트랜지스터가 형성되는 영역이며, 메모리 셀 영역은 짝수개의 메모리 셀들이 형성되는 영역이다. 일반적으로 메모리 셀 영역에는 16개 또는 32개의 메모리 셀들이 형성된다. 또한 추가적으로 메모리 셀과 선택 트랜지스터 사이에 더미 메모리 셀들을 형성할 수 있다.
도 3을 참조하면, 제1 패턴막을 패터닝하여 제1 선택 트랜지스터 영역 상에 제1 선택 트랜지스터 식각 패턴(103A)과 메모리 셀 영역의 제1 메모리 셀 식각 패턴(103B)들을 형성한다. 이때 제1 선택 트랜지스터 식각 패턴(103A) 제1 메모리 셀 식각 패턴(103B)들 사이의 거리는 제1 메모리 셀 식각 패턴(103B)의 임계치수의 3배가 되도록 설정하는 것이 바람직하다.
도 4를 참조하면, 제1 선택 트랜지스터 식각 패턴(103A)과 제1 메모리 셀 식각 패턴(103B)들을 포함한 전체 구조 상부에 제2 패턴막(104)을 형성한다. 제2 패턴막(104)은 NGP(next generation polymer)막을 이용하여 형성하는 것이 바람직하다. NGP막은 폴리머 또는 스텝 커버레이지가 우수한 DCS, NH3, 또는 C2H4 가스를 이용한 LP-질화막, 및 LT-질화막으로 형성된다. 제2 패턴막(104)은 스텝 커버레이지가 우수한 ALD 방식으로 형성하는 것이 바람직하다. 제2 패턴막(104)은 제1 선택 트랜지스터 식각 패턴(103A)과 제1 메모리 셀 식각 패턴(103B)들의 측벽에 형성되 는 두께가 제1 메모리 셀 식각 패턴(103B)들의 임계치수와 동일하도록 형성하는 것이 바람직하다.
도 5를 참조하면, 제2 패턴막(104)을 포함한 전체 구조 상부에 제3 패턴막(105)을 형성한 후, 식각 공정을 실시하여 제2 패턴막(104)의 상단부를 노출시킨다. 식각 공정은 평탄화 공정 또는 에치백 공정으로 실시하는 것이 바람직하다. 이로 인하여 제3 패턴막(105)은 제1 선택 트랜지스터 식각 패턴(103A)과 제1 메모리 셀 식각 패턴(103B)들 간의 빈공간에 잔류하게 된다. 제3 패턴막(105)은 폴리 실리콘막으로 형성하는 것이 바람직하다.
도 6을 참조하면, 노출되는 제2 패턴막(104)을 제거한다. 이로 인하여 하드 마스크막(102) 상에 제1 선택 트랜지스터 식각 패턴(103A), 제1 메모리 셀 식각 패턴(103B)들, 및 제2 패턴막(104)과 제3 패턴막(105)이 적층된 제2 메모리 셀 식각 패턴(104, 105)들이 형성된다.
도 7을 참조하면, 제1 선택 트랜지스터 식각 패턴(103A) 및 메모리 셀 영역 상에 형성된 제1 메모리 셀 식각 패턴(103B)들과 제2 메모리 셀 식각 패턴(104, 105)들 상부에 포토 레지스트 패턴(106)을 형성한다.
도 8을 참조하면, 포토 레지스트 패턴을 이용한 식각 공정을 실시하여 노출된 영역상에 형성된 제2 패턴막과 제3 패턴막을 제거한다. 즉, 제1 및 제2 선택 트랜지스터 상에 형성된 제2 패턴막과 제3 패턴막을 제거한다. 이 후, 스트립 공정을 실시하여 포토 레지스트 패턴을 제거한다.
도 9을 참조하면, 제2 선택 트랜지스터 영역의 하드 마스크막(102) 상에 제2 선택 트랜지스터 식각 패턴(107)을 형성한다. 제2 선택 트랜지스터 식각 패턴(107)은 제1 선택 트랜지스터 식각 패턴(103A)와 인접한 제2 메모리 셀 식각 패턴(104, 105) 사이의 거리(A)와 동일한 거리(A') 만큼 제1 메모리 셀 식각 패턴(103B)과 떨어진 제2 선택 트랜지스터 영역 상에 형성하는 것이 바람직하다.
도 10을 참조하면, 제1 및 제2 선택 트랜지스터 식각 패턴(103A, 107)과 제1 및 제2 메모리 셀 식각 패턴(103B과 104,105)을 이용한 식각공정을 진행하여 하드 마스크막(102)을 식각한다. 이 후, 노출된 식각 대상층(101)을 식각하여 다수의 선택 트랜지스터 게이트 및 메모리 셀 게이트를 형성한다.
본 발명의 일실시 예에서는 워드라인 방향의 메모리 셀 게이트 식각을 위한 하드 마스크 제조 공정을 일실시 예로 설명하였으나, 비트라인 또는 드레인 콘택을 형성하기 위한 하드 마스크 제조 공정에도 적용가능하다. 즉, 짝수개의 패턴을 형성하는 하드 마스크 제조 공정에 적용 가능하다.
본 발명의 기술 사상은 상기 바람직한 실시 예에 따라 구체적으로 기술되었으나, 상기한 실시 예는 그 설명을 위한 것이며, 그 제한을 위한 것이 아님을 주지하여야 한다. 또한, 본 발명의 기술 분야에서 통상의 전문가라면 본 발명의 기술 사상의 범위 내에서 다양한 실시 예가 가능함을 이해할 수 있을 것이다.
도 1a 내지 도 1c는 종래 기술에 따른 이중 노광 식각 기술을 설명하기 위한 도면이다.
도 2 내지 도 10은 본 발명의 일실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위한 소자의 단면도이다.
<도면의 주요 부분에 대한 부호 설명>
100 : 반도체 기판 101 : 식각 대상층
102 : 하드마스크막 103 : 제1 패턴막
103A : 제1 선택 트랜지스터 식각 패턴 103B : 제1 메모리 셀 식각 패턴
104 : 제2 패턴막 105 : 제3 패턴막
106 : 포토 레지스트 패턴 107 :제2 선택 트랜지스터 식각 패턴

Claims (12)

  1. 반도체 기판 상에 식각 대상막 및 제1 패턴을 순차적으로 형성하는 단계;
    상기 제1 패턴들을 포함한 전체 구조 상부에 제1 보조막을 형성하는 단계;
    상기 제1 패턴들 사이의 공간에 제2 보조막을 형성하는 단계;
    상기 제1 보조막의 노출된 부분을 식각하여 상기 제1 패턴들 사이의 공간에 상기 제1 보조막과 상기 제2 보조막이 적층된 제2 패턴들을 형성하는 단계;
    최외각에 형성된 상기 제1 패턴 중 어느 하나의 제1 패턴 옆에 제3 패턴을 형성하는 단계; 및
    상기 제1 내지 제3 패턴을 이용한 식각 공정으로 상기 식각 대상막을 패터닝하는 단계를 포함하는 반도체 소자의 제조 방법.
  2. 제 1 항에 있어서,
    상기 제1 패턴을 형성하기 전에,
    상기 식각 대상막 상에 하드 마스크막을 형성하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  3. 제1 및 제2 선택 트랜지스터 영역 및 메모리 셀 영역을 포함한 반도체 기판 상에 식각 대상막을 형성하는 단계;
    상기 제1 선택 트랜지스터 및 상기 메모리 셀 영역의 상기 식각 대상막 상에 제1 선택 트랜지스터 식각 패턴 및 제1 메모리 셀 식각 패턴들을 각각 형성하는 단계;
    상기 제1 선택 트랜지스터 식각 패턴 및 상기 제1 메모리 셀 식각 패턴을 포함한 전체 구조 상부에 제1 보조막을 형성하는 단계;
    상기 제1 보조막을 포함한 전체 구조 상부에 제2 보조막을 형성한 후, 상기 제1 보조막의 상부가 노출되도록 식각하여 상기 제1 선택 트랜지스터 식각 패턴 및 상기 제1 메모리 셀 식각 패턴들 사이의 공간에 상기 제2 보조막을 잔류시키는 단계;
    노출된 상기 제1 보조막을 식각하여 상기 제1 선택 트랜지스터 식각 패턴 및 상기 제1 메모리 셀 식각 패턴들 사이의 공간에 상기 제1 보조막 및 상기 제2 보조막이 적층된 제2 메모리 셀 식각 패턴을 형성하는 단계; 및
    상기 제2 선택 트랜지스터 영역 상에 제2 선택 트랜지스터 식각 패턴을 형성하는 단계를 포함하는 반도체 소자의 제조 방법.
  4. 제 3 항에 있어서,
    상기 식각 대상막을 형성한 후,
    상기 식각 대상막 상에 하드 마스크막을 형성하는 단계를 더 포함하는 반도 체 소자의 제조 방법.
  5. 제 3 항에 있어서,
    상기 제2 선택 트랜지스터 식각 패턴을 형성한 후, 상기 제1 및 제2 선택 트랜지스터 식각 패턴 및 상기 제1 및 제2 메모리 셀 식각 패턴을 이용한 식각 공정을 실시하여 상기 식각 대상막을 식각하는 단계를 더 포함하는 반도체 소자의 제조 방법.
  6. 제 4 항에 있어서,
    상기 하드 마스크막은 PETEOS막으로 형성하는 반도체 소자의 제조 방법.
  7. 제 3 항에 있어서,
    상기 제1 보조막은 NGP(next generation polymer)막을 이용하여 형성하는 반도체 소자의 제조 방법.
  8. 제 3 항에 있어서,
    상기 제1 보조막은 스텝커버레이지가 우수한 ALD 방식으로 형성하는 반도체 소자의 제조 방법.
  9. 제 7 항에 있어서,
    상기 NGP막은 폴리머 또는 스텝 커버레이지가 우수한 DCS, NH3, 또는 C2H4 가스를 이용한 LP-질화막, 및 LT-질화막으로 형성하는 반도체 소자의 제조 방법.
  10. 제 3 항에 있어서,
    상기 제1 메모리 셀 식각 패턴들 간의 거리와 상기 제1 메모리 셀 식각 패턴의 임계치수 비는 3: 1인 반도체 소자의 제조 방법.
  11. 제 3 항에 있어서,
    상기 제1 보조막의 두께는 상기 제1 메모리 셀 식각 패턴의 임계치수와 동일하게 형성하는 반도체 소자의 제조 방법.
  12. 제 3 항에 있어서,
    상에 제1 선택 트랜지스터 식각 패턴 및 제1 메모리 셀 식각 패턴들 및 상기 제3 보조막은 폴리 실리콘막으로 형성하는 반도체 소자의 제조 방법.
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