KR100863421B1 - 반도체 메모리 장치의 워드라인 형성 방법 - Google Patents

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Abstract

본 발명은 반도체 메모리 장치의 워드라인 제조 방법에 관한 것으로, 감광막 패터닝시에 불필요한 워드라인이 형성되는 부분까지 마스크를 형성하여 스페이스를 줄이고 선택 트랜지스터의 게이트와 인접한 워드라인 사이에 제 2 절연막이 형성되지 않도록 함으로써 칩의 크기를 줄일 수 있고 소자 동작의 단순화를 이룰 수 있다.
게이트막, 워드라인 형성, 포토 레지스트 패턴

Description

반도체 메모리 장치의 워드라인 형성 방법{Method of forming a word line in the semiconductor memory device}
도 1은 종래의 워드라인을 도시한 단면도이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 메모리 장치의 워드라인 형성 방법을 도시한 단면도이다.
<도면의 주요 부분에 대한 부호의 설명>
101 : 반도체 기판 102 : 터널 산화막
103 : 제 1 도전막 104 : 유전체막
105 : 제 2 도전막 106 : 하드마스크
107 : 포토 레지스트 108 : 제 1 절연막
109 : 제 2 절연막
본 발명은 반도체 메모리 장치의 제조 방법에 관한 것으로 특히, 반도체 메 모리 장치의 워드라인 형성 방법에 관한 것이다.
최근 개발되고 있는 반도체 메모리 장치의 크기가 줄어듦에 따라 반도체 메모리 장치는 종래의 사진(photo) 장비로 제작될 경우, 한번에 패턴(pattern)을 형성하기란 어렵다. 따라서, 두 번의 마스크(mask) 공정을 통한 형성 방법 또는 한번의 마스크 공정과 스페이스(space) 형성 및 식각 공정을 사용하여 패터닝(patterning)을 하게 된다. 이때, 한번의 마스크 공정과 스페이스 형성 및 식각을 통한 패턴형성 방식을 이중노광기술(double expose technique; 이하 DET로 칭함)이라고 한다. 하지만, N개 스트링의 게이트 마스크를 형성하였다면, 최종 형성되는 스트링은 스페이스 DET 공정을 통해 2N+1개의 패턴이 형성된다.
도 1은 종래의 워드라인을 도시한 단면도이다. 도 1a를 참조하면, 32개의 워드라인을 형성할 시에 더미 라인을 마스크 작업을 통하여 제거한 경우이다. 그러면 소스 선택 라인(SSL)과 제 1 워드라인(WL0)간의 스페이스(A)가 증가하여 저항을 많이 받게 된다. 도 1b를 참조하면, 32개의 워드라인을 형성할 시에 더미 라인(B)을 그대로 두는 경우의 도면이다. 그러면 필요한 32개의 워드라인 외에 불필요한 1개의 워드라인이 더미라인으로 존재하게 되어 칩의 면적을 차지하게 된다.
이러한 방식으로 워드라인을 형성하게 되면 필요한 개수의 워드라인 외에 한 개의 워드라인이 더 형성되므로, 이는 더미 워드라인(dummy word line)이 되어서 셀(cell)의 구성이 복잡해지고 칩의 면적을 차지하게 된다. 또한, 불필요하게 형성된 워드라인을 마스크작업을 추가하여 제거할 경우에 선택 트랜지스터의 게이트와 인접한 워드라인 스페이스가 커지게 되어 그 사이의 저항을 받게 되므로 신뢰도가 낮아질 수 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는 감광막 패터닝시에 불필요한 워드라인이 형성되는 부분까지 마스크를 형성하여 스페이스를 줄여 선택 트랜지스터의 게이트와 인접한 워드라인 사이에 산화막이 형성되지 않도록 하는 데 있다.
본 발명의 실시 예에 따른 반도체 메모리 장치의 워드라인 제조 방법은, 제1 영역 및 제1 영역의 양 단에 제2 및 제3 영역을 포함하는 반도체 기판이 제공된다. 반도체 기판의 상부에 제2 또는 제3 영역과 제1 영역 간의 간격이 제1 영역 내의 패턴 간격보다 좁은 하드 마스크 패턴을 형성한다. 하드 마스크 패턴을 포함한 전체구조의 표면을 따라 제1 절연막을 형성한다. 하드 마스크 패턴의 측벽에 형성된 제1 절연막의 사이에 제2 절연막을 형성한다. 하드 마스크 패턴이 노출되도록 평탄화 공정을 실시한다. 제1 절연막을 제거하는 단계를 포함하는 반도체 메모리 장치의 워드라인 형성방법으로 이루어진다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 설명하기로 한다. 그러나, 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다 른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하며 통상의 지식을 가진자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이다.
도 2a 내지 도 2e는 본 발명에 따른 반도체 메모리 장치의 워드라인 형성 방법을 도시한 단면도이다.
도 2a를 참조하면, 반도체 기판(101) 상부에 터널 산화막(102), 플로팅 게이트용 제 1 도전막(103), 유전체막(104), 컨트롤 게이트용 제 2 도전막(105), 하드 마스크막(106) 및 포토 레지스트(107)를 순차적으로 형성한다. 사진 및 식각 공정으로 포토 레지스트(107)를 패터닝 한다. 더미 라인이 형성되는 부분(C)까지 포토 레지스트(107)로 가리도록 하여 포토 레지스트 패턴(107)을 형성함으로써 스페이스를 줄이도록 한다. 이때, 워드라인 영역의 최외측 패턴과 선택 트랜지스터 영역의 패턴간의 간격이 워드라인 영역의 패턴간의 간격보다 좁아지도록 포토 레지스트 패턴(107)을 형성한다. 포토 레지스트 패터닝은 제 1 선택 트랜지스터 영역 또는 제 2 선택 트랜지스터 영역 중 어느 하나를 확장하여 패터닝 한다.
도 2b를 참조하면, 포토 레지스트(107)를 마스크로 하여 노출된 하드마스크막(106)을 제거하여 하드 마스크막 패턴을 형성한다. 결과물 표면을 따라 제 1 절연막(108)으로 질화막을 형성한다. 제 1 절연막(108)은 하드 마스크막 패턴의 형상을 따라 형성되도록 하며, 하드 마스크막 패턴 사이가 넓은 지역은 제 1 절연막(108)에 의해 패턴 사이가 매립되지 않을 정도로 형성한다.
도 2(c)를 참조하면, 하드 마스크막(106) 패턴이 노출될 때까지 제 1 절연막(108)을 식각하여 워드라인 영역의 패턴들 사이에 개구부(D)를 형성한다. 이때, 제 1 절연막(108) 상부(E, F)는 모두 식각되어 하드 마스크막(106) 및 제 2 도전막(105)의 일부가 드러나도록 한다. 워드라인 영역의 패턴들 사이의 개구부(D)를 매립하도록 제 2 절연막(109)으로 산화막을 형성한 후 평탄화 공정을 수행한다. 바람직하게는 산화막은 매립특성이 좋은 HDP 산화막을 사용하며, CMP공정으로 평탄화 시킨다.
도 2(d)를 참조하면, 워드라인 영역에 잔류하는 제 1 절연막(108)을 제거하면 하드 마스크(106)와 제 2 절연막(109)은 워드라인 형성용 마스크 패턴이 된다. 워드라인 마스크 패턴을 식각 마스크로 이용하여 노출된 제 2 도전막(105)을 식각한다.
도 2(e)를 참조하면, 워드라인 마스크 패턴(106, 109)을 이용한 식각공정으로 제 2 도전막, 유전체막, 제 1 도전막 및 터널 산화막을 순차적으로 식각하여 짝수개의 워드라인을 형성한다.
상기에서 설명한 본 발명의 기술적 사상은 바람직한 실시예에서 구체적으로 기술되었으나, 상기한 실시예는 그 설명을 위한 것이며 그 제한을 위한 것이 아님을 주의하여야 한다. 또한, 본 발명은 본 발명의 기술 분야의 통상의 전문가라면 본 발명의 기술적 사상의 범위 내에서 다양한 실시예가 가능함을 이해할 수 있을 것이다.
상술한 바와 같이 본 발명에 의하면, 포토 레지스트 패터닝시에 제 1 또는 제 2 선택 트랜지스터 영역 패턴을 확장하여 형성함으로써 워드라인과 선택 트랜지스터 영역 패턴간의 스페이스를 줄임으로써 칩의 크기를 줄일 수 있고, 소자 동작의 단순화를 이룰 수 있다.

Claims (10)

  1. 제1 영역 및 상기 제1 영역의 양 단에 제2 및 제3 영역을 포함하는 반도체 기판이 제공되는 단계;
    상기 반도체 기판의 상부에 상기 제2 또는 제3 영역과 상기 제1 영역 간의 간격이 상기 제1 영역 내의 패턴 간격보다 좁은 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 포함한 전체구조의 표면을 따라 제1 절연막을 형성하는 단계;
    상기 하드 마스크 패턴의 측벽에 형성된 상기 제1 절연막의 사이에 제2 절연막을 형성하는 단계;
    상기 하드 마스크 패턴이 노출되도록 평탄화 공정을 실시하는 단계; 및
    상기 제1 절연막을 제거하는 단계를 포함하는 반도체 메모리 장치의 워드라인 형성방법.
  2. 제 1 항에 있어서,
    상기 제1 절연막은 질화막으로 형성하는 반도체 메모리 장치의 워드라인 형성 방법.
  3. 제 1 항에 있어서,
    상기 제1 영역은 워드라인이 형성될 영역이고, 상기 제2 영역은 제1 선택 트랜지스터가 형성될 영역이며, 상기 제3 영역은 제2 선택 트랜지스터가 형성될 영역인 반도체 메모리 장치의 워드라인 형성 방법.
  4. 삭제
  5. 제 1 항에 있어서,
    상기 하드 마스크 패턴 중에서, 상기 제1 영역과 상기 제2 영역의 패턴 간의 간격은 상기 제1 영역과 상기 제3 영역의 패턴 간의 간격보다 좁게 형성하는 반도체 메모리 장치의 워드라인 형성 방법.
  6. 제 1 항에 있어서,
    상기 하드 마스크 패턴 중에서, 상기 제1 영역과 상기 제2 영역의 패턴 간의 간격은 상기 제1 영역과 상기 제3 영역의 패턴 간의 간격보다 넓게 형성하는 반도체 메모리 장치의 워드라인 형성 방법.
  7. 제 1 항에 있어서,
    제2 절연막은 산화막으로 형성하는 반도체 메모리 장치의 워드라인 형성 방법.
  8. 제 7 항에 있어서,
    상기 산화막은 HDP막으로 형성하는 반도체 메모리 장치의 워드라인 형성 방법.
  9. 제 1 항에 있어서,
    상기 하드 마스크 패턴을 형성하기 이전에, 상기 반도체 기판 상에 터널 산화막, 제1 도전막, 유전체막 및 제2 도전막을 형성하는 반도체 메모리 장치의 워드라인 형성 방법.
  10. 제 9 항에 있어서, 상기 제1 절연막을 제거하는 단계 이후에,
    잔류된 상기 하드 마스크 패턴 및 상기 제2 절연막에 따라 식각 공정을 실시하여 상기 제2 도전막, 유전체막, 제1 도전막 및 터널 산화막을 패터닝 하는 단계를 더 포함하는 반도체 메모리 장치의 워드라인 형성 방법.
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