KR100726148B1 - 반도체소자의 제조방법 - Google Patents
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Abstract
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비트라인까지 형성된 반도체기판상에 전하저장전극 콘택홀 형성을 위한 식각 공정을 다수 번의 식각 공정으로 진행하여 콘택홀을 넓혀주는 공정을 진행하되 자기정렬적으로 진행하였으므로, 콘택홀 마스크의 오정렬시 비트라인 하드마스크층이 손실되어 전하저장전극 콘택플러그와 비트라인간의 단락되는 것을 방지하고, 콘택 면적에 따른 콘택 저항이 증가를 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있다.
전하저장전극 콘택플러그, 하드마스크층, 다중식각
Description
도 1a 내지 도 1c는 종래 기술에 따른 반도체소자의 제조공정도.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조공정도.
<도면의 주요 부분에 대한 부호의 설명>
10, 40 : 반도체기판 12, 42 : 제1층간절연막
14, 44 : 콘택플러그 16, 46 : 비트라인
18, 48 : 비트라인 하드마스크층 20, 50 : 스페이서
22, 52 : 제2층간절연막 24, 54 : 하드마스크층
26 : 감광막 패턴 28, 60 : 전하저장전극용 콘택홀
30, 58, 62 : 다결정실리콘층 56 : 하프 콘택홀
본 발명은 반도체소자의 제조방법에 관한 것으로서, 특히 비트라인 형성 후에 실시하는 전하저장전극 콘택홀 형성 공정에서 두차례의 식각 공정으로 비트라인 스페이서의 손상을 방지하여 비트라인 단락에 의한 공정 수율 및 소자 동작의 신뢰성 저하를 방지할 수 있는 반도체소자의 제조방법에 관한 것이다.
최근의 반도체 장치의 고집적화 추세는 미세 패턴 형성 기술의 발전에 큰 영향을 받고 있으며, 반도체 장치의 제조 공정 중에서 식각 또는 이온주입 공정 등의 마스크로 매우 폭 넓게 사용되는 감광막 패턴의 미세화가 필수 요건이다.
이러한 감광막 패턴의 분해능(R)은 감광막 자체의 재질이나 기판과의 접착력 등과도 밀접한 연관이 있으나, 일차적으로는 사용되는 축소노광장치의 광원 파장(λ) 및 공정 변수(k)에 비례하고, 노광 장치의 렌즈 구경(numerical aperture; NA, 개구수)에 반비례한다.
여기서 상기 축소노광장치의 광분해능을 향상시키기 위하여 광원의 파장을 감소시키게 되며, 예를들어 파장이 436 및 365㎚인 G-라인 및 i-라인 축소노광장치는 공정 분해능이 라인/스페이스 패턴의 경우 각각 약 0.7, 0.5㎛ 정도가 한계이고, 0.5㎛ 이하의 미세 패턴을 형성하기 위해서는 이보다 파장이 더 작은 원자외선(deep ultra violet; DUV), 예를들어 파장이 248㎚인 KrF 레이저나 193㎚인 ArF 레이저를 광원으로 사용하는 노광 장치를 이용하여야 한다.
또한 축소노광장치와는 별도로 공정 상의 방법으로는 노광마스크(photo mask)로서 위상반전마스크(phase shift mask)를 사용하는 방법이나, 이미지 콘트라스트를 향상시킬 수 있는 별도의 박막을 웨이퍼 상에 형성하는 씨.이.엘(contrast enhancement layer; CEL) 방법이나, 두층의 감광막 사이에 에스.오.지(spin on glass; SOG)등의 중간층을 개재시킨 삼층레지스트(Tri layer resister; 이하 TLR이 라 칭함) 방법 또는 감광막의 상측에 선택적으로 실리콘을 주입시키는 실리레이션 방법 등이 개발되어 분해능 한계치를 낮추고 있다.
또한 상하의 도전배선을 연결하는 콘택홀은 상기에서의 라인/스페이스 패턴에 비해 디자인 룰이 더 크게 나타나는데, 소자가 고집적화 되어감에 따라 자체의 크기와 주변배선과의 간격이 감소되고, 콘택홀의 지름과 깊이의 비인 에스팩트비(aspect ratio)가 증가한다. 따라서, 다층의 도전배선을 구비하는 고집적 반도체소자에서는 콘택 형성 공정에서의 마스크들간의 정확하고 엄격한 정렬이 요구되어 공정여유도가 감소되거나, 여유가 전혀 없이 공정을 진행하여야하는 어려움이 있다.
이러한 콘택홀은 홀간의 간격 유지를 위하여 마스크 정렬시의 오배열 여유(misalignment tolerance), 노광공정시의 렌즈 왜곡(lens distortion), 마스크 제작 및 사진식각 공정시의 임계크기 변화(critical dimension variation), 마스크간의 정합(registration)등과 같은 요인들을 고려하여 마스크를 형성한다.
상기와 같은 콘택홀의 형성 방법으로는 직접 식각 방법과, 측벽 스페이서를 사용하는 방법 및 SAC 방법 등이 있다.
상기에서 직접 식각방법과 측벽 스페이서 형성 방법은 현재의 제반 기술 수준에서 0.3㎛ 이하의 디자인 룰을 갖는 소자 제조에는 사용할 수 없어 소자의 고집적화에 한계가 있다.
또한 콘택홀 형성시 리소그래피(Lithography) 공정의 한계를 극복하기 위하여 고안된 SAC 방법은 식각장벽층으로 사용하는 물질에 따라 다결정실리콘층이나 질화막 또는 산화질화막등을 사용하는 것으로 나눌 수 있으며, 가장 유망한 것으로 질화막을 식각 방어막으로 사용하는 방법이 있다.
도 1a 내지 도1c는 종래 기술에 따른 반도체소자의 제조공정도이다.
먼저, 반도체기판(10)상에 소자분리산화막과 게이트전극 및 소오스/드레인영역등의 하부 구조물(도시되지 않음)을 형성하고, 콘택플러그(14)를 구비하는 제1층간절연막(12)을 형성한 후, 상기 제1층간절연막(12)상에 질화막 재질의 하드마스크(18)와 중첩되어있는 비트라인(16)을 형성하고, 상기 비트라인(16) 패턴의 측벽에 질화막 스페이서(20)를 형성한다.
그다음 상기 구조의 전표면에 제2층간절연막(22)을 형성하고, 화학 기계적연마 방법으로 상부면을 평탄화시킨 후, 상기 제2층간절연막(22)상에 하드마스크층(24)을 형성하고, 전하저장전극용 콘택홀 형성을 위한 감광막 패턴(26)을 형성한다. (도 1a 참조).
그후, 상기 감광막 패턴(26)을 마스크로 노출되어있는 하드마스크층(24)과 제2층간절연막(22)을 순차적으로 제거하여 전하저장전극용 콘택홀(28)을 형성한다. (도 1b 참조).
그다음 상기 하드마스크층(24) 패턴을 제거하고, 상기 구조의 전표면에 콘택플러그가 되는 다결정실리콘층(30)을 도포하여 상기 콘택홀(28)을 메우고, 상기 다결정실리콘층(30)을 화학-기계적 연마 등의 방법으로 분리시켜 다결정실리콘층(30) 패턴으로된 콘택플러그를 형성한다. (도 1c 참조).
상기와 같은 종래 기술에 따른 반도체소자의 제조방법은 콘택홀 마스크인 감광막 패턴의 오정렬시 비트라인 하드마스크층이 손실되어 전하저장전극 콘택플러그 와 비트라인간의 단락이 발생되고, 콘택 면적이 감소하여 콘택 저항이 증가되어 공정 수율 및 소자 동작의 신뢰성을 떨어뜨리는 등의 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위한 것으로서, 본 발명의 목적은 전하저장전극용 콘택 형성시에 오정렬 여유도를 증가시키고, 비트라인 오픈을 방지하며, 콘택 면적을 적절하게 유지하여 저항 증가를 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 반도체소자의 제조방법을 제공함에 있다.
상기와 같은 목적을 달성하기 위한 본 발명에 따른 반도체소자 제조방법은 반도체기판상에 전하저장전극 콘택플러그를 구비하는 제1층간절연막을 형성하는 단계; 상기 제1층간절연막 상에 비트라인하드마스크가 최상부에 구비된 비트라인을 형성하는 단계; 상기 비트라인 측벽에 절연막스페이서를 형성하는 단계; 상기 비트라인 및 절연막스페이서를 포함한 구조 전면에 제2층간절연막과 하드마스크층을 순차적으로 형성하는 단계; 상기 제2층간절연막 상에 전하저장전극 콘택 마스크를 이용한 사진식각 공정으로 상기 하드마스크층을 식각하여 상기 제2층간절연막을 노출시키는 단계; 상기 노출되어있는 제2층간절연막을 건식식각방법으로 일정깊이 식각하는 일차 식각 단계; 상기 일차 식각된 제2층간절연막을 습식식각방법으로 일정 두께 식각하여 반원 형상의 하프 콘택홀을 형성하는 이차 식각 단계; 상기 하프 콘택홀의 측벽에 다결정실리콘스페이서를 형성하는 단계; 상기 다결정실리콘스페이서와 하드마스크층을 마스크로 하여 노출되어 있는 상기 제2층간절연막을 자기정렬적으로 식각하여 상기 콘택플러그를 노출시키는 전하저장전극 콘택홀을 형성하는 삼차식각 단계; 및 상기 콘택홀을 메우는 다결정실리콘콘택플러그를 형성하는 단계를 포함하는 것을 특징으로 한다.
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또한 본 발명의 다른 상기 일차 식각 공정은 CxFy/O2 가스를 40:1 내지 100:1 혼합하여 고밀도 플라즈마로 건식 이방성식각하며, 상기 이차 식각 공정은 HF 또는 BOE 식각 케미컬을 이용하여 등방성 식각하고, 상기 다결정실리콘층 스페이서는 30 내지 100Å 두께로 다결정실리콘층을 도포하고 전면식각하여 형성하며, 상기 다결정실리콘층 식각 공정은 Cl2/HBr 혼합 가스 플라즈마로 식각하고, 상기 삼차 식각 공정은 CF계 가스를 포함하는 플라즈마로 식각하되, CH 라티칼이 발생되도 록 식각하는 것을 특징으로 한다.
이하, 첨부된 도면을 참조하여 본 발명에 따른 반도체소자의 제조방법에 대하여 상세히 설명을 하기로 한다.
도 2a 내지 도 2f는 본 발명에 따른 반도체소자의 제조공정도이다.
먼저, 반도체기판(40)상에 소정의 하부구조물, 예를들어 소자분리산화막과 게이트전극 및 소오스/드레인영역을 구비하는 MOSFET 등을 형성하고, 전하저장전극용 콘택플러그(44)들을 구비하는 산화막 재질의 제1층간절연막(42)을 형성한 후, 상기 제1층간절연막(42) 상에 질화막 재질로 된 비트라인하드마스크(48) 패턴과 중첩되어있는 즉 최상부층에 비트라인하드마스크(48)가 구비된 비트라인(46)을 형성한 후, 상기 구조의 전표면에 질화막을 전면 도포하고, 전면 식각에 의해 상기 비트라인(46)과 하드마스크층(48) 패턴의 측벽에 질화막 스페이서(50)를 형성한다.
그 후, 상기 구조의 전표면에 산화막 재질의 제2층간절연막(52)과 다결정실리콘 재질의 하드마스크층(54)을 순차적으로 형성하고, 상기 하드마스크층(54)을 전하저장전극용 콘택홀 형성을 위한 감광막 패턴(도시되지 않음)을 이용한 사진식각 공정으로 패턴닝하여 제2층간절연막(52)을 노출시킨다.
그다음 하드마스크층(54)에 의해 노출되어 있는 제2층간절연막(52)을 일정 두께 식각하여 하프 콘택홀(56)을 형성하되, CxFy/O2 가스를 약 40;1 내지 100:1 정도로 혼합하여 고밀도 플라즈마를 형성하여 일차로 건식 이방성식각하고, HF 또는 BOE 등의 산화막 식각 케미컬을 이용하여 등방성 식각하여 반구 형상의 하프 콘택 홀(56)을 형성한다. 이때 하프 콘택홀(56)은 상기 비트라인(46) 상의 하드마스크층(48)과 스페이서(48)가 노출되는 정도를 타깃으로 형성한다. (도 2a 참조).
그후, 상기 구조의 전표면에 베리어층인 다결정실리콘층(58)을 고온 증착 등의 방법으로 30 내지 100Å 정도의 두께로 도포하고, (도 2b 참조), 상기 다결정실리콘층(58)을 전면식각하여 상기 하프 콘택홀(56) 측벽에만 남아 하부의 제2층간절연막(52)을 노출시키는 다결정실리콘스페이서(58a)를 형성한다. 여기서 상기 다결정실리콘층(58) 식각 공정은 Cl2/HBr 혼합 가스 플라즈마로 식각하되, 상기 질화막이나 산화막과는 식각선택비가 30:1 이상 차이가 나도록 하여 이 부분들의 손실을 방지한다. (도 2c 참조).
그다음 상기 하드마스크층(54)과 다결정실리콘스페이서(58a)를 마스크로 하여 노출되어 있는 제2층간절연막(52)을 자기 정렬방법으로 식각하여 전하저장전극용 콘택홀(60)을 형성한다. 여기서 상기 식각공정은 CF계 가스, 예를들어 CF4, C4F8, C5F8, C4F6, CHF3, CH2F2 등의 가스를 포함하는 플라즈마로 식각하되, 다량의 CH 라티칼이 발생되도록 하여, 제2층간절연막(52) 식각시 다결정실리콘스페이서(58a)가 손실되는 것을 최대한 방지한다. 이때의 화학반응은 다음과 같다.
CF : SiO2 + 4CF → SiF4 + 2CO↑ + 2C,
CF2 : SiO2 + 2CF2 → SiF4 + 2CO↑,
CF3 : 3SiO2 + 4CF3 → 3SiF4 + 4O2 + 4CO↑ 로 표시된다. (도 2d 참조).
그다음 상기 구조의 전표면에 전하저장전극용 콘택플러그가 되는 도전층, 예를들어 다결정실리콘층(62)을 전면에 도포하여 상기 콘택홀(60)을 메우고, (도 2e 참조), 상기 콘택홀(60) 상부의 다결정실리콘층(62)을 전면식각이나 화학 기계적연마 등의 방법으로 제거하여 다결정실리콘콘택플러그(62a)를 형성한다. 이때 상기 다결정실리콘스페이서(58a)도 콘택플러그의 일부가 되며, 상기 하드마스크층(54)도 제거된다. (도 2f 참조).
이상에서 설명한 바와 같이 본 발명에 따른 반도체소자의 제조방법은 비트라인까지 형성된 반도체기판상에 전하저장전극 콘택홀 형성을 위한 식각 공정을 다수 번의 식각 공정으로 진행하여 콘택홀을 넓혀주는 공정을 진행하되 자기정렬적으로 진행하였으므로, 콘택홀 마스크의 오정렬시 비트라인 하드마스크층이 손실되어 전하저장전극 콘택플러그와 비트라인간의 단락되는 것을 방지하고, 콘택 면적에 따른 콘택 저항이 증가를 방지하여 공정 수율 및 소자 동작의 신뢰성을 향상시킬 수 있는 이점이 있다.
Claims (6)
- 반도체기판상에 전하저장전극 콘택플러그를 구비하는 제1층간절연막을 형성하는 단계;상기 제1층간절연막 상에 비트라인하드마스크가 최상부에 구비된 비트라인을 형성하는 단계;상기 비트라인 측벽에 절연막스페이서를 형성하는 단계;상기 비트라인 및 절연막스페이서를 포함한 구조 전면에 제2층간절연막과 하드마스크층을 순차적으로 형성하는 단계;상기 제2층간절연막 상에 전하저장전극 콘택 마스크를 이용한 사진식각 공정으로 상기 하드마스크층을 식각하여 상기 제2층간절연막을 노출시키는 단계;상기 노출되어있는 제2층간절연막을 건식식각방법으로 일정깊이 식각하는 일차 식각 단계;상기 일차 식각된 제2층간절연막을 습식식각방법으로 일정 두께 식각하여 반원 형상의 하프 콘택홀을 형성하는 이차 식각 단계;상기 하프 콘택홀의 측벽에 다결정실리콘스페이서를 형성하는 단계;상기 다결정실리콘스페이서와 하드마스크층을 마스크로 하여 노출되어 있는 상기 제2층간절연막을 자기정렬적으로 식각하여 상기 콘택플러그를 노출시키는 전하저장전극 콘택홀을 형성하는 삼차식각 단계; 및상기 콘택홀을 메우는 다결정실리콘콘택플러그를 형성하는 단계를 포함하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 일차 식각 공정은 CxFy/O2 가스를 40:1 내지 100:1 혼합하여 고밀도 플라즈마로 건식 이방성식각하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 이차 식각 공정은 HF 또는 BOE 식각 케미컬을 이용하여 등방성 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 다결정실리콘스페이서는 30 내지 100Å 두께로 다결정실리콘층을 도포하고 전면식각하여 형성하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제4항에 있어서, 상기 다결정실리콘층 식각 공정은 Cl2/HBr 혼합 가스 플라즈마로 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
- 제1항에 있어서, 상기 삼차 식각 공정은 CF계 가스를 포함하는 플라즈마로 식각하되, CH 라티칼이 발생되도록 식각하는 것을 특징으로 하는 반도체소자의 제조방법.
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