KR20040067021A - 반도체소자의 스토리지노드 콘택플러그 형성방법 - Google Patents

Abstract

본 발명은 반도체소자의 스토리지노드 콘택플럭그 형성방법을 개시한다. 개시된 발명은, 네트다이지역과 더미다이지역으로 구분된 반도체기판상에 게이트와 그 측면에 게이트스페이서를 형성하는 단계; 상기 반도체기판일부를 노출시키는 제1층간산화막을 형성하는 단계; 상기 노출된 반도체기판부분상에 비트라인 연결용 콘택플러그와 스토리지노드 연결용 콘택플러그를 형성하는 단계; 상기 비트라인 연결용 콘택플러그상에 비트라인을 형성한후 전체 구조의 상면에 제2층간산화막을 형성하는 단계; 상기 제2층간산화막을 선택적으로 제거하여 상기 비트라인사이의 스토리지노드 연결용 콘택플러그상면을 노출시키는 스토리지노드 콘택홀을 형성 하는 단계; 상기 스토리지노드콘택홀측면에 스토리지노드스페이서를 형성하는 단계; 상기 스토리지노드 콘택홀아래의 스토리지노드 연결용 콘택플러그를 포함한 제2 층간 산화막상에 스토리지노드용 폴리실리콘층을 형성하는 단계; 상기 네트다이 지역을 제외한 더미다이지역상의 폴리실리콘층상에 감광막패턴을 형성하는 단계; 상기 감광막턴을 마스크로 네트다이지역에 있는 폴리실리콘층을 제거하는 단계; 및 상기 네트다이 지역에 잔존하는 폴리실리콘층패턴부분과 더미다이지역에 잔존하는 폴리실리콘 층부분을 선택적으로 제거하여 상기 네트다이지역과 더미다이지역에 스토리지노드 콘택플러그를 형성하는 단계를 포함하여 구성된다.

Description

반도체소자의 스토리지노드 콘택플러그 형성방법{Method for forming dual storage node contact plug of semiconductor device}

본 발명은 반도체소자의 스토리지노드 콘택플러그 형성방법에 관한 것으로서, 보다 상세하게는 비트라인용 텅스턴노출에 의한 결함 형성을 최대한 억제하기 위해 스토리지노드 콘택 블랭킷 마스크를 적용한 반도체소자의 스토리지노드 콘택플러그 형성방법에 관한 것이다.

반도체소자의 집적도 향상을 높이기 위해 미세공정 기술이 요구됨에 따라 더욱더 정교한 공정제어가 필요하게 되었다.

대부분의 디램 소자들은 대용량 고집적 제품을 구현하기 위하여 초미세 기술 즉, 0.117 μm 이하 공정을 도입하여 양산 단계에 접어 들고 있다.

현재 일반적인 스토리지노드 콘택 CMP 공정의 문제점은 연마후 네트 다이를 제외한 더미다이지역에서 도 1에서와 같이 비트라인용 텅스텐이 노출되는 현상이 발생하고 있다.

이러한 CMP공정에 의한 텅스텐(W) 노출현상의 결과로 다량의 결함들이 생성되게 되어 스토리지노드 콘택간의 브릿지를 유발하는 소스로 작용할 뿐만 아니라 후속 세정공정에서도 쉽게 제어가 되지 않아 후속공정 진행에 영향을 미치게 된다.

이에 본 발명은 상기 종래기술의 제반 문제점을 해결하기 위하여 안출한 것으로서, 스토리지노드 콘택플러그 CMP 공정에 의해 텅스텐 노출로 야기되는 전도성 결함을 억제하고자 스토리지노드 콘택 블랭킷 마스크를 적용하여 감광막 배리어 스토리지노드콘택 플러그 CMP 공정을 진행하므로써 더미다이영역내의 비트 라인 텅스텐 노출문제를 해결할 수 있는 반도체소자의 스토리지노드 콘택플러그 형성방법을 제공함에 그 목적이 있다.

도 1a는 종래기술에 따른 반도체소자의 스토리지노드 콘택플러그 형성시에 스토리지노드와 비트라인간의 불량현상을 보여 주는 단면사진 (라인타입 자기정렬 콘택 의 경우),

도 1b는 종래기술에 따른 반도체소자의 스토리지노드 콘택플러그와 게이트 라인간의 불량현상을 보여 주는 단면사진 (홀 타입의 자기정렬콘택의 경우),

도 2a 내지 도 2f는 본 발명에 따른 이중 스토리지노드 콘택플러그 형성방법 을 설명하기 위한 공정단면도.

[도면부호의설명]

21 : 반도체기판 23 : 트렌치소자분리막

25 : 게이트전극 27, 37 : 하드마스크층

29 : 게이트스페이서 31 : 제1층간산화막

33a : 비트라인연결용 콘택플러그 33b : 스토리지노드연결용 콘택플러그

35 : 비트라인 39 : 비트라인스페이서

41 : 제2층간산화막 43 : 스토리지노드 콘택홀

45 : 스토리지노드 스페이서 47 : 폴리실리콘층

47b, 47c : 스토리지노드 콘택플러그 49 : 감광막패턴

A : 네트다이영역 B : 더미다이영역

상기 목적을 달성하기 위한 본 발명에 따른 반도체소자의 스토리지노드 콘택플러그 형성방법은, 네트다이지역과 더미다이지역으로 구분된 반도체기판상에 게이트와 그 측면에 게이트스페이서를 형성하는 단계;

상기 전체 구조의 상면에 제1층간산화막을 형성한후 이를 선택적으로 제거하여 상기 게이트스페이서사이의 반도체기판부분을 노출시키는 단계;

상기 노출된 반도체기판부분상에 비트라인 연결용 콘택플러그와 스토리지노드 연결용 콘택플러그를 형성하는 단계;

상기 비트라인 연결용 콘택플러그상에 비트라인을 형성한후 전체 구조의 상면에 제2층간산화막을 형성하는 단계;

상기 제2층간산화막을 선택적으로 제거하여 상기 비트라인사이의 스토리지노드 연결용 콘택플러그상면을 노출시키는 스토리지노드 콘택홀을 형성하는 단계;

상기 스토리지노드콘택홀측면에 스토리지노드스페이서를 형성하는 단계;

상기 스토리지노드 콘택홀아래의 스토리지노드 연결용 콘택플러그를 포함한제2층간산화막상에 스토리지노드용 폴리실리콘층을 형성하는 단계;

상기 네트다이지역을 제외한 더미다이지역상의 폴리실리콘층상에 감광막패턴을 형성하는 단계;

상기 감광막턴을 마스크로 네트다이지역에 있는 폴리실리콘층을 상기 제2층간산화막위에 잔존하지 않을 정도의 적정수준까지 제거하는 단계; 및

상기 네트다이지역에 잔존하는 폴리실리콘층패턴부분과 더미다이지역에 잔존하는 폴리실리콘층부분을 선택적으로 제거하여 상기 네트다이지역과 더미다이지역에 스토리지노드 콘택플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로한다.

형성하는 단계를 포함하여 구성되는 것을 특징으로한다.

(실시예)

이하, 본 발명에 따른 반도체소자의 스토리지노드 콘택플러그 형성방법을 첨부된 도면을 참조하여 상세히 설명한다.

도 2a 내지 도 도 2f는 본 발명에 따른 반도체소자의 스토리지노드 콘택플러그 형성방법을 설명하기 위한 공정단면도이다.

본 발명에 따른 반도체소자의 스토리지노드 콘택플러그 형성방법에 대해 설명하면, 도 2a에 도시된 바와같이, 먼저 반도체기판(21)내에 트렌치소자분리막(23)을 형성한후 게이트전극(25), 하드마스크층(27)과 이들 측면에 절연막스페이서(29)를 형성한다.

그다음, 전체 구조의 상면에 제1층간산화막(31)을 증착한후 이를 선택적으로 제거하여 상기 절연막스페이서(29)사이의 반도체기판(21)부분을 노출시키는 플러그콘택홀(미도시)을 형성한다.

이어서, 상기 플러그콘택홀(미도시)내에 비트라인 연결용 콘택플러그(33a)와 스토리지노드 연결용 콘택플러그(33b)을 동시에 형성한다.

그다음, 상기 비트라인 연결용 콘택플러그(33a)상에 비트라인(35) 및 비트라인 하드마스크층(37)을 형성한후 비트라인 하드마스크층(37)과 비트라인(35)측면에 절연막스페이서(39)을 형성한다.

이어서, 상기 전체 구조의 상면에 제2층간산화막 (예를 들어, HDP산화막)(41)을 증착한다.

그다음, 도 2b에 도시된 바와같이, 상기 제2층간산화막(41)을 자기정렬콘택에 의해 선택적으로 제거하여 상기 절연막스페이서(39)사이의 스토리지노드 연결용 콘택플러그(33b) 상면을 노출시키는 제1스토리지노드콘택홀(43)을 형성한다.

이어서, 상기 스토리지노드콘택홀(43)표면을 포함한 제2층간산화막(41)상에 스토리지노드 스페이서용 질화막을 증착한후 이방성 건식각에 의해 선택적으로 제거하여 상기 절연막스페이서(39)표면에 스토리지노드 스페이서(45)를 형성한다. 이때, 상기 스토리지노드 스페이서(45) 형성시에 상기 스토리지노드 연결용 콘택플러그(33b)상면이 드러나게 된다. 이때, 상기 스토리지노드 스페이서 물질로는 질화막 대신에 PE-TEOS, LP-TEOS 등의 산화막 계열의 물질을 이용할 수도 있다.

그다음, 도 2c에 도시된 바와같이, 상기 전체 구조의 상면에 상기 스토리지노드콘택홀(43)을 충분히 매립할 정도의 두께로 스토리지노드 콘택플러그용 폴리실리콘층(47)을 증착한다.

이어서, 도 2d에 도시된 바와같이, 네트다이영역(A)을 제외한 더미다이영역(B)상에 감광막패턴(49)을 덮는다.

그다음, 도 2e에 도시된 바와같이, 상기 네트다이영역(A)상의 상기 폴리실리콘층(47)부분을 에치백하여 상기 제2층간산화막(41)위에 폴리실리콘층이 잔존하지 않을 정도로 적정수준까지 상기 폴리실리콘층(47)을 제거한다. 이때, 상기 더미다이영역(B)에는 폴리실리콘층이 그대로 존재하게 된다.

이어서, 도 2f에 도시된 바와같이, 스토리지노드콘택플러그간 분리를 위해 상기 네트다이영역(A)에 잔존하는 스토리지노드용 폴리실리콘층패턴(47a)부분과 더미다이영역(B)에 잔존하는 폴리실리콘층(47)부분을 CMP공정을 통해 선택적으로 제거하여 상기 네트다이영역(A)부분에 스토리지노드 콘택플러그(47b)를 형성하고, 상기 더미다이영역(B)부분에 스토리지노드 콘택플러그(47c)를 형성한다. 이때, 상기 네트다이영역(A)은 스토리지노드 간에 절연이 되어 비트라인 하드마스크용 질화막(37)상면이 노출되지만, 상기 더미다이영역(B)은 감광막패턴(49)이 연마되기 시작하고 그후 스토리지노드 폴리실리콘층(47)과 비트라인산화막인 제2층간산화막(41)이 연마되어 비트라인 하드마스크 질화막(37)이 노출되지 않아 비트라인 텅스텐층(35) 노출문제를 원천적으로 막아 준다.

이후, 상기 스토리지노드 콘택플러그를 형성하는 단계후 감광막패턴 잔류 결함을 제거하기 위해 전세정공정을 진행할 수도 있다. 이때, 상기 전 세정공정시에 SPM(sulfuric peroxide mixture)을 기본으로 하여 다른 케미칼을 조합하여 사용한다.

상기에서 설명한 바와같이, 본 발명에 따른 이중 스토리지노드 콘택플러그 형성방법에 의하면, 기존의 CMP 공정에 의한 비트라인 텅스텐 노출문제를 해결하기 위해 스토리지노드용 폴리실리콘층을 증착한후 스토리지노드 블랭킷마스크를 적용하여 더미다이를 제외한 전지역을 노광하는 방법을 이용하므로써 스토리지노드 폴리실리콘층을 블랭킷 에치백하게 되는데, 더미다이지역은 감광막패턴 및 스토리지노드용 폴리실리콘층이 잔존하게 되어 스토리지노드 콘택플러그 형성을 위한 CMP 진행시에 캡핑층으로 작용하게 된다. 즉, 스토리지노드 CMP공정에서 더미다이지역의 비트라인 하드마스크인 질화막물질이 연마되는 것을 최대한 억제된다.

따라서, 이러한 라인타입의 자기정렬콘택 공정의 도입으로 인해 스토리지노드 콘택플러그간 분리방법으로 이용되는 CMP 공정에 의한 텅스텐 노출억제는 안정적인 CMP 공정진행과 스토리지노드 콘택플러그간 브릿지를 유발하는 결함발생 억제효과를 도모하므로써 수율 향상에 기여할 수 있다.

한편, 본 발명은 상술한 특정의 바람직한 실시예에 한정되지 아니하며, 청구범위에서 청구하는 본 발명의 요지를 벗어남이 없이 당해 발명이 속하는 분야에서 통상의 지식을 가진 자라면 누구든지 다양한 변경 실시가 가능할 것이다.

Claims (6)

1. 네트다이지역과 더미다이지역으로 구분된 반도체기판상에 게이트와 그 측면에 게이트스페이서를 형성하는 단계;

   상기 전체 구조의 상면에 제1층간산화막을 형성한후 이를 선택적으로 제거하여 상기 게이트스페이서사이의 반도체기판부분을 노출시키는 단계;

   상기 노출된 반도체기판부분상에 비트라인 연결용 콘택플러그와 스토리지노드 연결용 콘택플러그를 형성하는 단계;

   상기 비트라인 연결용 콘택플러그상에 비트라인을 형성한후 전체 구조의 상면에 제2층간산화막을 형성하는 단계;

   상기 제2층간산화막을 선택적으로 제거하여 상기 비트라인사이의 스토리지노드 연결용 콘택플러그상면을 노출시키는 스토리지노드 콘택홀을 형성하는 단계;

   상기 스토리지노드콘택홀측면에 스토리지노드스페이서를 형성하는 단계;

   상기 스토리지노드 콘택홀아래의 스토리지노드 연결용 콘택플러그를 포함한 제2층간산화막상에 스토리지노드용 폴리실리콘층을 형성하는 단계;

   상기 네트다이지역을 제외한 더미다이지역상의 폴리실리콘층상에 감광막패턴을 형성하는 단계;

   상기 감광막턴을 마스크로 네트다이지역에 있는 폴리실리콘층을 상기 제2층간산화막위에 잔존하지 않을 정도의 적정수준까지 제거하는 단계; 및

   상기 네트다이지역에 잔존하는 폴리실리콘층패턴부분과 더미다이지역에 잔존하는 폴리실리콘층부분을 선택적으로 제거하여 상기 네트다이지역과 더미다이지역에 스토리지노드 콘택플러그를 형성하는 단계를 포함하여 구성되는 것을 특징으로하는 반도체소자의 스토리지노드 콘택플러그 형성방법.
2. 제1항에 있어서, 상기 네트다이지역에 있는 폴리실리콘층은 에치백공정을 통해 선택적으로 제거하는 것을 특징으로하는 반도체소자의 스토리지노드 콘택플러그 형성방법.
3. 제1항에 있어서, 상기 네트다이지역에 잔존하는 폴리실리콘층패턴은 하드 마스크층상면이 드러날 때까지 CMP 공정을 통해 선택적으로 제거하여 분리시키는 것을 특징으로 하는 반도체소자의 스토리지노드 콘택플러그 형성방법.
4. 제1항에 있어서, 상기 더미다이지역에 잔존하는 폴리실리콘층은 감광막패턴과 함께 상기 제2층간절연막상면이 드러날 때까지 CMP공정을 통해 선택적으로 제거하는 것을 특징으로 하는 반도체소자의 스토리지노드 콘택플러그 형성방법.
5. 제1항에 있어서, 상기 스토리지노드 콘택플러그를 형성하는 단계후 감광막패턴 잔류 결함을 제거하기 위해 전세정공정을 진행하는 단계를 더 포함하는 것을 특징으로하는 반도체소자의 스토리지노드 콘택플러그 형성방법.
6. 제5항에 있어서, 상기 전 세정공정시에 SPM(sulfuric peroxide mixture)을 기본으로 하여 다른 케미칼을 조합하여 사용하는 것을 특징으로하는 반도체소자의 스토리지노드 콘택플러그 형성방법.