KR20050038469A - 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택형성방법 - Google Patents
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Abstract
미세화된 패턴을 갖는 반도체 메모리 소자의 자기정렬 콘택(SAC: Self aligned Contact, 이하 ‘SAC’) 형성시, 층간절연막을 식각할 때에 하드마스크로 사용되는 질화막과 높은 식각선택비를 확보할 수 있는 반도체 메모리 소자의 자기정렬 콘택 형성방법에 관해 개시한다. 이를 위해 본 발명은 층간절연막으로 기존에 사용하는 산화막 대신에 폴리실리콘막을 사용한다.
Description
본 발명은 반도체 메모리 소자의 제조방법에 관한 것으로, 더욱 상세하게는 자기정렬 콘택(SAC: Self Aligned Contact) 형성방법에 관한 것이다.
반도체 메모리 소자의 셀(Cell)을 형성하는 과정에서 포토 공정에서 미세패턴을 형성하는데 있어서 한계가 있기 때문에, 대부분의 반도체 메모리 소자에서는 자기정렬 콘택(SAC) 공정을 사용한다. 상기 SAC 공정은 자기정렬 식각에 의하여 콘택을 형성하기 때문에 노드(node) 분리가 용이한 장점이 있으나, 층간절연막으로 사용되는 산화막과 하드마스크 및 식각저지층으로 사용되는 질화막 사이의 높은 식각선택비를 확보하는 것이 현재 SAC 공정에 있어서 중요한 문제로 대두되고 있다.
도 1은 종래 기술에 의한 반도체 메모리 소자의 자기정렬 콘택(SAC) 형성방법을 설명하기 위해 도시한 플루차트(flow chart)이다.
도 1을 참조하면, 먼저 일반적인 방법에 따라서 반도체 기판 위에 게이트 패턴을 형성(S10)한다. 그 후 상기 게이트 패턴이 형성된 반도체 기판 위에 SAC 공정에서 식각저지층으로 사용되는 질화막을 침적(S20)한다. 상기 식각저지층이 형성된 반도체 기판 위에 층간절연막, 예컨대 산화막 계열의 단일막 혹은 복합막을 형성한 후, 평탄화(S30)시킨다. 상기 평탄화가 완료된 반도체 기판 위에 질화막을 사용한 하드 마스크 패턴을 형성한다. 상기 하드마스크 패턴을 이용하여 하부의 층간절연막을 자기 정렬 식각하여 콘택홀을 형성(S40)한다. 계속해서 상기 자기정렬 콘택홀 바닥에 잔류하던 식각저지층을 식각(S50)한다. 그 후 상기 자기정렬 콘택홀에 도전물질을 채워넣고 에치백(etchback)하여 노드(node)를 분리(S60)하여 자기정렬 콘택을 형성한다.
그러나 종래 기술에 의한 SAC 공정은 다음과 같은 관점에서 개선을 필요로 한다. 상기 층간절연막으로 사용되는 산화막과 하드마스크층 및 식각저지층으로 사용되는 질화막의 고선택 식각 공정이 필요하다. 그러나 반도체 메모리 소자의 패턴에 대한 미세화가 진행될수록 SAC 공정의 하드 마스크층 및 식각저지층으로 사용되는 질화막의 두께가 더욱 두꺼워진다. 이는 질화막이 상대적으로 유전율이 높기 때문에, 디램과 같은 반도체 메모리 소자에서 SAC 콘택과 게이트 패턴 사이의 로딩(loading) 커패시턴스를 증가시키게 된다. 이러한 문제를 개선하기 위해 보호막으로 사용되는 질화막 재질의 식각저지층 두께를 얇게 가져갈 경우, 게이트 패턴 및 반도체 기판 표면에 식각 손상(etching damage)이 발생하여 반도체 메모리 소자에서 누설전류가 증가하는 문제점이 야기된다.
SAC 식각시에 층간절연막과 하드마스크층 혹은 층간절연막과 보호막 으로 사용되는 식각저지층 사이에 높은 식각선택비를 확보하기 위하여 층간절연막으로 폴리실리콘을 사용하는 반도체 메모리 소자의 자기정렬 콘택 형성방법을 제공한다.
상기 기술적 과제를 달성하기 위한 본 발명에 의한 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법은, 반도체 기판 위에 게이트 패턴을 형성하는 단계와, 상기 게이트 패턴 위에 블랭킷(blanket) 방식으로 식각저지층을 형성하는 단계와, 상기 식각저지층이 형성된 반도체 기판에 폴리실리콘층으로 이루어진 층간절연막 침적하고 평탄화하는 단계와, 상기 평탄화가 완료된 반도체 기판 위에 하드 마스크층을 형성하는 단계와, 상기 하드 마스크층을 패터닝하여 하드 마스크 패턴을 형성하는 단계와, 상기 하드 마스크 패턴을 이용하여 상기 층간절연막을 식각하여 자기 정렬 콘택홀을 형성하는 단계와, 상기 자기정렬 콘택홀에 콘택 스페이서를 형성하는 단계와, 상기 콘택 스페이서가 형성된 자기정렬 콘택홀에 도전물질을 채워 자기 정렬 콘택을 형성하는 단계를 구비하는 것을 특징으로 한다.
본 발명의 바람직한 실시예에 의하면, 상기 게이트 패턴은 게이트 전극, 실리사이드층 및 게이트 상부절연막이 순차적으로 적층된 형태인 것이 적합하고, 상기 식각저지층은 질화막인 것이 적합하고, 상기 하드 마스크층은 폴리실리콘과 식각선택비를 갖는 막질로서, 바람직하게는 질화막 혹은 산화막인 것이 적합하다.
바람직하게는, 상기 콘택 스페이서를 형성하는 방법은, 상기 하드 마스크 패턴을 이용하여 상기 게이트 패턴 사이의 폴리실리콘으로 이루어진 층간절연막을 자기정렬 방식으로 식각하는 공정과, 상기 자기정렬 콘택홀 하부에 노출된 식각저지층을 식각하는 공정과, 상기 식각저지층이 제거된 게이트 패턴 사이에 콘택 스페이서를 형성하는 공정으로 형성할 수 있다.
또한, 상기 콘택 스페이서를 형성하는 방법은, 상기 하드 마스크 패턴을 이용하여 상기 게이트 패턴 사이의 폴리실리콘으로 이루어진 층간절연막을 자기정렬 방식으로 식각하는 공정과, 상기 층간절연막이 제거된 반도체 기판에서 상기 게이트 패턴 사이에 콘택 스페이서를 형성하는 공정과, 상기 콘택 스페이서가 형성된 자기정렬 콘택홀 바닥에 있는 식각저지층을 식각하는 공정으로도 형성할 수 있다.
또한, 본 발명의 바람직한 실시예에 의하면, 상기 자기정렬 콘택홀을 채우는 도전물질은, 도전형 폴리실리콘, 질화티타늄(TiN) 및 텅스텐 중에서 선택된 어느 하나의 물질인 것이 적합하다.
바람직하게는, 상기 자기정렬 콘택홀에 도전물질을 채우는 방법은, 상기 자기 정렬 콘택홀이 형성된 반도체 기판 위에 도전물질을 침적하는 공정과, 상기 하드 마스크 패턴을 이용하여 상기 반도체 기판을 평탄화시키는 공정을 통하여 달성이 가능하다.
또한 다른 방법으로, 상기 자기 정렬 콘택홀이 형성된 반도체 기판에서 게이트 패턴 사이의 노출된 반도체 기판으로부터 선택적 에피택셜 성장에 의한 폴리실리콘층을 형성하는 공정과, 상기 하드 마스크 패턴을 이용하여 상기 반도체 기판을 평탄화시키는 공정을 통해서도 달성이 가능하다.
본 발명에 의하면, 반도체 메모리 소자의 SAC 공정에서 층간절연막으로 산화막 대신에 폴리실리콘으로 된 층간절연막을 사용하기 때문에 SAC 식각 공정에서 고선택비를 얻을 수 있다. 또한, 식각저지층 혹은 하드마스크로 사용되는 질화막의 두께를 낮춤에 따라 SAC 콘택과 게이트 패턴 사이의 로딩 커패시턴스(loading capacitance)를 낮출 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 아래의 상세한 설명에서 개시되는 실시예는 본 발명을 한정하려는 의미가 아니라, 본 발명이 속한 기술분야에서 통상의 지식을 가진 자에게 본 발명의 개시가 실시 가능한 형태로 완전해지도록 발명의 범주를 알려주기 위해 제공되는 것이다.
도 2 내지 도 9는 본 발명에 의한 반도체 메모리 소자의 SAC 형성방법을 설명하기 위해 도시한 단면도들이다.
도 2를 참조하면, 반도체 기판 위에 게이트 절연막(102)을 형성하고, 통상의 방법에 따라서 게이트 패턴(110)을 형성한다. 상기 게이트 패턴(110)은 도전형 폴리실리콘으로 이루어진 게이트 전극(104), 상기 게이트 전극(104) 위에 형성된 실리사이드층(106) 및 상기 실리사이드층(106) 위에 형성된 게이트 상부 절연막(108)으로 이루어진 것이 바람직하다. 그러나 상기 게이트 패턴(110)은 본 발명이 속하는 기술분야에서 당업자의 수준에서 쉽게 다른 구조로 변경하는 것이 가능하다.
상기 게이트 패턴(110)이 형성된 반도체 기판 위에 식각저지층(112)을 형성한다. 상기 식각저지층(112)은 후속 SAC 식각 공정에서 층간절연막을 식각할 때에 식각저지층(etching stopper, 112)으로 사용되어 게이트 패턴(110)이 손상 받는 것을 막는 보호막 역할을 수행한다. 상기 식각저지층(112)은 질화막을 사용하여 블랭킷(blanket) 방식으로 침적한다. 이때, 게이트 스페이서를 형성하기 위한 식각 공정은 생략하는 것이 적합하다.
도 3을 참조하면, 상기 식각저지층(112)이 형성된 반도체 기판 위에 층간절연막(114)을 침적하고 평탄화시킨다. 상기 층간절연막(114)은 일반적으로 산화막 계열의 단일막 혹은 복합막을 사용하여 형성하는 것이 일반적이다. 하지만 본 발명에서는 산화막 대신에 폴리실리콘으로 된 층간절연막(114)을 사용한다. 상기 층간절연막은 불순물이 도핑된 폴리실리콘막 또는 불순물이 도핑되지 않은 폴리실리콘막을 사용할 수 있다. 이에 따라 층간절연막(114)으로 사용된 폴리실리콘막과 질화막 혹은 층간절연막으로 사용된 폴리실리콘막과 산화막 사이에 높은 식각선택비 쉽게 얻을 수 있다. 상기 층간절연막(114)에 대한 평탄화는 화학기계적 연막(CMP: chemical Mechanical Polishing) 혹은 에치백(Etchback) 공정을 사용할 수 있다.
도 4를 참조하면, 상기 층간절연막(114)이 평탄화된 반도체 기판 위에 질화막으로 된 하드 마스크층(hard mask film, 116)을 형성한다. 상기 하드 마스크층(116)은 질화막인 것이 적합하다. 상기 하드마스크층(116)은 상술한 바와 같이 층간절연막(114)으로 폴리실리콘막을 사용하였기 때문에 SAC 공정에서 쉽게 식각선택비를 확보할 수 있는 장점으로 인하여 그 두께를 얇게 할 수 있다. 일반적으로 질화막은 유전율이 높기 때문에 하드마스크층(116)의 두께를 두껍게 하면, 반도체 메모리 소자의 제조를 완료한 후 게이트 패턴(110)과 SAC 콘택(도9의 122) 사이에 로딩 커패시턴스가 증가하게 된다.
그러나 본 발명에서는 상기 하드마스크층(116)의 두께를 낮출 수 있기 때문에 상기 로딩 커패시턴스를 낮출 수 있다. 또한 상기 층간절연막(114)이 불순물이 도핑된 폴리실리콘일 경우 도전성을 갖는데, 이때 상기 하드마스크층(116)은 절연막의 역할을 수행한다.
도 5를 참조하면, 상기 하드 마스크층(116) 위에 포토레지스트 패턴(미도시)을 형성한 후, 상기 하드 마스크층(116)에 대하여 사진 및 식각 공정을 진행하여 SAC 식각을 위한 하부구조를 노출시키는 하드 마스크 패턴(116A)을 형성한다. 그 후 상기 포토레지스트 패턴을 제거하기 위한 에싱(ashing) 공정 및 세정(cleaning) 공정을 수행한다.
도 6을 참조하면, 상기 하드 마스크 패턴(116A)을 이용하여 하부의 층간절연막(114)에 대한 자기정렬(SAC) 식각을 진행하여 게이트 패턴(110) 사이에 있는 식각저지층(112)의 일부를 노출시킨다. 상기 층간절연막(114)을 식각하는 자기정렬 식각은 하드마스크 패턴(116A)과 식각저지층(112)의 재질인 질화막과 고선택비를 갖는 염소가스(Cl gas) 등을 이용한 건식식각(dry etch)을 통하여 수행할 수 있다.
도 7을 참조하면, 상기 SAC 식각시에 노출된 식각저지층(112)을 제거하여 반도체 기판(100)의 일부가 노출되도록 한다. 상기 식각저지층(112)을 제거하기 위한 위한 식각은 건식식각(dry etch) 혹은 습식식각(wet etch) 모두 적용이 가능하다. 그러나 상기 식각저지층(112)의 일부를 제거하기 전에 상기 게이트 패턴 사이 즉, SAC 콘택홀(120) 내부에 콘택 스페이서(도8의 118)를 먼저 형성한 후 상기 노출된 식각저지층(112)을 제거할 수도 있다.
도 8을 참조하면, 상기 식각저지층(112)의 일부가 제거되어 반도체 기판(100)의 일부가 노출된 결과물에 콘택 스페이서(118)를 형성한다. 상기 콘택 스페이서(118)은 질화막 혹은 산화막을 재질로 사용할 수 있으며 수백 Å의 두께로 게이트 패턴(110) 사이에 존재하는 SAC 콘택홀(120)의 측벽을 따라 형성함으로써 SAC 콘택(도9의 122) 사이의 합선(short)을 방지한다.
도 9를 참조하면, 상기 콘택 스페이서(118)가 형성된 반도체 기판 위에 도전물질, 예컨데 SAC 콘택(122)용 도전물질을 침적한다. 상기 SAC 콘택용 도전물질(122)은 도전성 폴리실리콘, 질화티타늄(TiN) 및 텅스텐(W) 중에서 선택된 하나의 물질을 사용할 수 있다. 이어서 상기 SAC 콘택용 도전물질(122)이 형성된 반도체 기판에 평탄화 공정을 진행하여 자기정렬 콘택(122) 노드(node)를 분리한다. 상기 평탄화 공정은 화학기계적 연마 혹은 에치백 공정을 적용할 수 있다.
상기 SAC 콘택용 도전물질(122)은 다른 방법을 통하여 형성이 가능하다. 즉 도전물질을 침적(deposition)하는 방법을 사용하지 않고, 노출된 반도체 기판(100) 표면에서 선택적 에피택셜 성장(SEG: Selective Epitaxial Growth) 방식으로 폴리실리콘을 성장시켜 형성하고 이를 평탄화할 수도 있다.
본 발명은 상기한 실시예에 한정되지 않으며, 본 발명이 속한 기술적 사상내에서, 당 분야의 통상의 지식을 가진 자에 의해 많은 변형이 가능함이 명백하다.
따라서, 상술한 본 발명에 의하면, 첫째 반도체 메모리 소자의 SAC 공정에서 층간절연막으로 산화막 대신에 폴리실리콘으로 된 층간절연막을 사용하기 때문에 SAC 식각 공정에서 고선택비를 얻을 수 있다. 둘째, 상기 폴리실리콘으로 된 층간절연막의 영향으로 식각저지층 혹은 하드마스크로 사용되는 질화막의 두께를 낮춤에 따라 SAC 콘택과 게이트 패턴 사이의 로딩 커패시턴스(loading capacitance)를 낮출 수 있다.
도 1은 종래 기술에 의한 반도체 메모리 소자의 자기정렬 콘택(SAC) 형성방법을 설명하기 위해 도시한 플루차트(flow chart)이다.
도 2 내지 도 9는 본 발명에 의한 반도체 메모리 소자의 SAC 형성방법을 설명하기 위해 도시한 단면도들이다.
*도면의 주요부분에 대한 부호의 설명*
100: 반도체 기판, 102: 게이트 절연막,
104: 게이트 전극, 106: 실리사이드층,
108: 게이트 상부 절연막, 110: 게이트 패턴,
112: 식각저지층, 114: 층간절연막,
116: 하드마스크층, 118: 콘택 스페이서,
120: 자기정렬 콘택홀, 122: 도전물질.
Claims (11)
- 반도체 기판 위에 게이트 패턴을 형성하는 단계;상기 게이트 패턴 위에 블랭킷(blanket) 방식으로 식각저지층을 형성하는 단계;상기 식각저지층이 형성된 반도체 기판에 폴리실리콘층으로 이루어진 층간절연막 침적하고 평탄화하는 단계;상기 평탄화가 완료된 반도체 기판 위에 하드 마스크층을 형성하는 단계;상기 하드 마스크층을 패터닝하여 하드 마스크 패턴을 형성하는 단계;상기 하드 마스크 패턴을 이용하여 상기 층간절연막을 식각하여 자기 정렬 콘택홀을 형성하는 단계;상기 자기정렬 콘택홀에 콘택 스페이서를 형성하는 단계; 및상기 콘택 스페이서가 형성된 자기정렬 콘택홀에 도전물질을 채워 자기 정렬 콘택을 형성하는 단계를 구비하는 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
- 제1항에 있어서,상기 반도체 기판은 게이트 절연막이 형성되어 있는 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
- 제1항에 있어서,상기 게이트 패턴은 게이트 전극, 실리사이드층 및 게이트 상부절연막이 순차적으로 적층된 형태인 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
- 제1항에 있어서,상기 식각저지층은 질화막인 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
- 제1항에 있어서,상기 하드 마스크층은 폴리실리콘과 식각선택비를 갖는 막질인 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
- 제5항에 있어서,상기 폴리실리콘과 식각선택비를 갖는 막질은 질화막 혹은 산화막인 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
- 제1항에 있어서,상기 콘택 스페이서를 형성하는 방법은,상기 하드 마스크 패턴을 이용하여 상기 게이트 패턴 사이의 폴리실리콘으로 이루어진 층간절연막을 자기정렬 방식으로 식각하는 공정;상기 자기정렬 콘택홀 하부에 노출된 식각저지층을 식각하는 공정; 및상기 식각저지층이 제거된 게이트 패턴 사이에 콘택 스페이서를 형성하는 공정을 구비하는 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
- 제1항에 있어서,상기 콘택 스페이서를 형성하는 방법은,상기 하드 마스크 패턴을 이용하여 상기 게이트 패턴 사이의 폴리실리콘으로 이루어진 층간절연막을 자기정렬 방식으로 식각하는 공정;상기 층간절연막이 제거된 반도체 기판에서 상기 게이트 패턴 사이에 콘택 스페이서를 형성하는 공정; 및상기 콘택 스페이서가 형성된 자기정렬 콘택홀 바닥에 있는 식각저지층을 식각하는 공정을 구비하는 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
- 제1항에 있어서,상기 자기정렬 콘택홀을 채우는 도전물질은,도전형 폴리실리콘, 질화티타늄(TiN) 및 텅스텐 중에서 선택된 어느 하나의 물질인 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
- 제1항에 있어서,상기 자기정렬 콘택홀에 도전물질을 채우는 방법은,상기 자기 정렬 콘택홀이 형성된 반도체 기판 위에 도전물질을 침적하는 공정; 및상기 하드 마스크 패턴을 이용하여 상기 반도체 기판을 평탄화시키는 공정을 구비하는 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
- 제1항에 있어서,상기 자기정렬 콘택홀에 도전물질을 채우는 방법은,상기 자기 정렬 콘택홀이 형성된 반도체 기판에서 게이트 패턴 사이의 노출된 반도체 기판으로부터 선택적 에피택셜 성장에 의한 폴리실리콘층을 형성하는 공정; 및상기 하드 마스크 패턴을 이용하여 상기 반도체 기판을 평탄화시키는 공정을 구비하는 것을 특징으로 하는 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택 형성방법.
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030073825A KR20050038469A (ko) | 2003-10-22 | 2003-10-22 | 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택형성방법 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| KR1020030073825A KR20050038469A (ko) | 2003-10-22 | 2003-10-22 | 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택형성방법 |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| KR20050038469A true KR20050038469A (ko) | 2005-04-27 |
Family
ID=37240909
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| KR1020030073825A KR20050038469A (ko) | 2003-10-22 | 2003-10-22 | 폴리실리콘을 층간절연막으로 이용하는 자기정렬 콘택형성방법 |
Country Status (1)
| Country | Link |
|---|---|
| KR (1) | KR20050038469A (ko) |
Cited By (3)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8409956B1 (en) | 2011-10-27 | 2013-04-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices using self-aligned contact formation techniques |
| US9337420B2 (en) | 2013-06-21 | 2016-05-10 | SK Hynix Inc. | Variable resistance memory device and method of manufacturing the same |
| US9859163B2 (en) | 2015-08-12 | 2018-01-02 | Samsung Electronics Co., Ltd. | Methods for manufacturing a semiconductor device |
-
2003
- 2003-10-22 KR KR1020030073825A patent/KR20050038469A/ko not_active Application Discontinuation
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| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US8409956B1 (en) | 2011-10-27 | 2013-04-02 | Samsung Electronics Co., Ltd. | Methods of forming integrated circuit devices using self-aligned contact formation techniques |
| US9337420B2 (en) | 2013-06-21 | 2016-05-10 | SK Hynix Inc. | Variable resistance memory device and method of manufacturing the same |
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