KR100578271B1 - 반도체 소자의 게이트 전극 형성방법 - Google Patents
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Abstract
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 자세하게는 실리콘 기판의 트렌치에 스페이서를 구비한 게이트 전극을 형성함으로써 게이트의 미세선폭 구현을 용이하게 하고 공정의 단순화를 이룰 수 있는 방법에 관한 것이다. 또한 실리콘 기판과 표면단차가 없는 게이트 전극을 형성함으로써 CMP 공정에 의한 디싱 문제와 게이트 전극의 우선식각에 의한 손상을 방지하는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 반도체 소자의 게이트 전극 형성방법은 실리콘 기판에 트렌치를 형성하는 단계; 상기 트렌치에 게이트 산화막을 형성하고 제 1 절연막을 증착하는 단계; 상기 제 1 절연막을 식각하여 상기 트렌치의 측벽에 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서를 포함한 기판 전체에 게이트 도전막을 증착하고 에치백하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측부에 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극를 포함한 기판 전체에 제 2 절연막을 증착하고 비아홀 패턴을 형성하는 단계; 및 상기 패턴을 식각마스크로 하여 복수개의 비아홀을 형성하는 단계로 이루어짐에 기술적 특징이 있다.
따라서, 본 발명의 반도체 소자의 게이트 전극 형성방법은 실리콘 기판의 트렌치에 스페이서를 구비한 게이트 전극을 형성함으로써 게이트의 미세선폭 구현을 용이하게 하고 공정의 단순화를 이룰 수 있는 효과가 있다. 또한 게이트 전극이 위로 돌출되어 있지 않기 때문에 CMP 공정을 진행할 필요가 없고 따라서 비아컨택 크 기 변화의 원인이 되는 디싱이 발생하지 않게 되어, 소자의 신뢰도를 향상할 수 있다. 또한 게이트 전극이 위로 돌출되어 있지 않기 때문에 비아홀 형성을 위한 식각공정시 상기 게이트 전극이 우선 식각되어 손상되는 문제를 방지할 수 있다.
트렌치, 게이트 전극, 스페이서, 디싱
Description
도 1a 내지 도 1h는 종래기술에 의한 게이트 전극 형성 공정의 단면도.
도 2a 내지 도 2i는 본 발명에 의한 게이트 전극 형성 공정의 단면도.
본 발명은 반도체 소자의 게이트 전극 형성방법에 관한 것으로, 보다 자세하게는 실리콘 기판의 트렌치(trench)에 스페이서(spacer)를 구비한 게이트 전극을 형성함으로써 게이트의 미세선폭 구현을 용이하게 하고 공정의 단순화를 이룰 수 있는 방법에 관한 것이다. 또한 실리콘 기판과 표면단차가 없는 게이트 전극을 형성함으로써 CMP(chemical mechanical polishing) 공정에 의한 디싱(dishing) 문제와 게이트 전극의 우선식각에 의한 손상을 방지하는 방법을 제공함에 본 발명의 목적이 있다.
반도체 소자의 고집적화가 이루어짐에 따라 소자가 차지하는 평면적이 줄어 들고 상부와 하부의 도전영역을 연결하는 컨택 플러그(contact plug)의 폭도 점차 줄어들고 있다. 이로 인하여 게이트의 미세선폭 형성에 큰 어려움이 있으며, 콘택의 형성에 있어서 폭이 줄어드는 경향은 노광 공정의 한계에 따른 패터닝의 어려움을 초래한다. 또한 컨택 패턴을 형성해야 하는 면이 고르지 않으므로 비아홀(via hole) 컨택영역의 크기가 변화하고 따라서 컨택 플러그의 접촉불량에 따른 접촉저항을 증가시키는 결과를 초래한다. 상기 컨택 패턴이 형성될 표면의 편평도가 고르지 못한 것은 CMP 공정에 기인한다. 즉, 평탄화하고자 하는 표면의 하부에 위치하면서 소정의 패턴이 형성된 하부층이, 상기 패턴의 조밀함의 정도에 따라 상기 하부층을 평탄화할 때 그 편평도가 달라지게 된다.
보다 자세하게 살펴보면, 상기 CMP 기술의 원리는 미세 패턴들이나 특정 물질층들이 형성되어 있는 웨이퍼 표면을 탄성의 연마패드가 형성된 연마기와 접촉시킨 상태에서 이들 사이에 연마액인 슬러리를 공급하면서, 연마기와 웨이퍼를 서로 반대방향으로 회전시키면서, 웨이퍼의 표면의 요철부분을 화학적 및 물리적으로 평탄화시키는 광역 평탄화기술이다. 이때 웨이퍼의 표면상에 형성되는 패턴의 밀도가 후속막의 CMP 공정에 큰 영향을 미치게 된다. 즉 패턴밀도가 낮은 영역이 패턴밀도가 밀한 영역에 비하여 우선적으로 연마되기 때문에 디싱이 발생하게 된다. 이것의 이유는 CMP 공정 동안에 기판과 연마패드 사이에 공급되는 슬러리량은 일정하지만 패턴밀도의 차이에 의해 패턴 상층부의 볼록부의 수가 다르고, 패턴밀도가 낮은 영역에서 상대적으로 슬러리량의 여유가 있기 때문에 CMP 공정이 많이 이루어지게 되는 것이다.
도 1a 내지 도 1d는 종래 기술에 의한 모오스(metal-oxide-metal; MOS) 트랜지스터의 게이트 전극 형성방법을 보여주는 단면도이다.
먼저, 도 1a 내지 도 1b는 실리콘 기판(10)의 상부에 산화막(11)을 형성하고, 상기 실리콘 기판에 도전성 이온을 이온주입하여 소오스/드레인(12)을 형성하는 단계이다. 도 1c 내지 도 1e는 상기 산화막의 상부에 소정의 유전막(13)을 형성하여 게이트가 형성될 영역을 패턴(14)하고, 상기 패턴을 식각마스크로 하여 게이트 전극(15)을 형성하는 단계이다. 다음, 도 1f 내지 도 1h는 상기 게이트 전극이 형성된 실리콘 기판의 상부 전면에 층간절연막(16)을 적층하고, 상기 소오스/드레인 그리고 게이트 전극의 상부에 비아홀을 형성하기 위한 패턴(17)을 형성한 후, 상기 패턴을 식각마스크로 하여 비아홀을 형성하는 단계를 보여주는 단계이다.
이때 상기 게이트 전극은 소오스/드레인이 형성된 영역의 상부면 중간 위치에 형성되는데, 반도체 집적화에 따른 채널폭의 감소에 따라 상기 게이트 전극의 폭도 감소하여야 한다. 하지만 노광장비의 한계를 극복하기 어렵다는 문제점이 있다.
또한 상기 층간절연막은 위로 돌출된 게이트 전극에 의해 표면단차를 가지고 형성되고, 따라서 비아홀을 형성하기 위한 패턴을 형성하기 위해서는 상기 층간절연막의 표면단차를 CMP 공정으로 평탄화해야 한다. 하지만 상술한 바와 같이 게이트 전극이 하부에 위치한 영역과 위치하지 않은 영역에서의 CMP에 의한 식각량이 차이를 보이는 디싱이 발생하게 된다.
이러한 디싱이 발생된 경우 CMP 공정을 진행한 후 후속공정을 진행하기 위한 세정공정 단계에서 도전층에 대한 어택(attack) 발생의 요인이 되며, 후속공정이 층간절연막상에 도전층을 형성하는 공정인 경우 주변영역의 도전층 단락이 발생되는 문제점도 발생된다.
따라서, 본 발명은 상기와 같은 종래 기술의 문제점을 해결하기 위한 것으로, 실리콘 기판의 트렌치에 스페이서를 구비한 게이트 전극을 형성함으로써 게이트의 미세선폭 구현을 용이하게 하고 공정의 단순화를 이룰 수 있는 방법을 제공함에 본 발명의 목적이 있다. 또한 실리콘 기판과 표면단차가 없는 게이트 전극을 형성함으로써 CMP 공정에 의한 디싱 문제와 게이트 전극의 우선식각에 의한 손상을 방지하는 방법을 제공함에 본 발명의 목적이 있다.
본 발명의 상기 목적은 실리콘 기판에 트렌치를 형성하는 단계; 상기 트렌치에 게이트 산화막을 형성하고 제 1 절연막을 증착하는 단계; 상기 제 1 절연막을 식각하여 상기 트렌치의 측벽에 게이트 스페이서를 형성하는 단계; 상기 게이트 스페이서를 포함한 기판 전체에 게이트 도전막을 증착하고 에치백하여 게이트 전극을 형성하는 단계; 상기 게이트 전극의 양측부에 소오스/드레인 영역을 형성하는 단계; 상기 게이트 전극를 포함한 기판 전체에 제 2 절연막을 증착하고 비아홀 패턴을 형성하는 단계; 및 상기 패턴을 식각마스크로 하여 복수개의 비아홀을 형성하는 단계로 이루어진 반도체 소자의 게이트 전극 형성방법에 의해 달성된다.
본 발명의 상기 목적과 기술적 구성 및 그에 따른 작용효과에 관한 자세한 사항은 본 발명의 바람직한 실시예를 도시하고 있는 도면을 참조한 이하 상세한 설명에 의해 보다 명확하게 이해될 것이다.
먼저, 도 2a는 실리콘 기판(20)에 소자분리막(22)제 산화막(21)이 형성된 공정 시작물을 보여주고 있다.
다음, 도 2b는 게이트 패턴(23)을 형성하는 단계를 보여주는 단면도이다. 보다 자세하게는, 상기 산화막의 상부에 게이트 전극이 형성될 영역을 개방하는 포토레지스트 패턴을 형성한다.
다음, 도 2c는 게이트 트렌치를 형성하는 단계를 보여주는 단면도이다. 즉, 상기 게이트 패턴을 식각마스크로 하여 소정 깊이의 트렌치를 형성한다. 이후 식각 불순물을 세정공정으로 제거하고 다시 산화막을 형성한다. 이때 형성되는 산화막은 게이트 전극 산화막 역할을 한다.
다음, 도 2d는 스페이서 절연막(24)을 증착하는 단계를 보여주는 단면도이다. 즉, 게이트 스페이서(spacer)로서 작용할 질화막과 같은 절연막을 상기 트렌치가 형성된 기판의 상부 전면에 증착한다.
다음, 도 2e는 게이트 스페이서(25)를 형성하는 단계를 보여주는 단면도이다. 상기 절연막을 건식식각으로 제거하여 상기 트렌치의 측벽에 게이트 스페이서를 형성한다. 상기 스페이서의 형성은 그 선폭을 용이하게 조절할 수 있기 때문에, 게이트 채널의 길이를 쉽게 변경할 수 있다. 따라서 게이트의 미세선폭 구현을 용 이하게 실현할 수 있는 단계이다.
다음, 도 2f는 게이트 도전막(26)을 증착하는 단계를 보여주는 단면도이다. 상기 도전막은 바람직하게는 폴리실리콘과 같은 도전율이 높은 물질을 사용하여 형성될 수 있다.
다음, 도 2g는 에치백(etch-back) 공정을 통해 게이트 전극(27)을 형성하는 단계를 보여주는 단면도이다. 이후 형성된 게이트 전극과 양측의 소자분리막을 마스크로 하여 소오스/드레인 영역(28)을 형성하기 위한 이온주입을 실시한다.
다음, 도 2h는 비아홀 패턴(29)을 형성하는 단계를 보여주는 단면도이다. 우선 층간절연막(30)을 증착하고, 소오스/드레인 그리고 게이트 전극의 상부를 개방하는 복수개의 비아홀을 형성하기 위한 패턴을 형성한다. 이때 상기 층간절연막은 단차가 없는 게이트 전극의 상부에 증착되었기 때문에 증착 후 CMP 공정을 진행할 필요가 없다. 따라서 종래기술의 문제점에서 지적한 바와 같이 비아컨택 크기 변화의 원인이되는 디싱이 발생하지 않게 되어, 소자의 신뢰도를 향상할 수 있다.
다음, 도 2i는 복수개의 비아홀(31) 형성이 완료된 단계를 보여주는 단면도이다. 상기 비아홀 패턴을 식각마스크로 하여 상기 층간절연막을 건식식각하여 비아홀 형성을 완료한다. 이때 상기 복수개의 비아홀은 소오스/드레인 영역의 상부와 게이트 전극의 상부에 동시에 형성되며, 게이트 전극의 표면단차가 없기 때문에 게이트 전극이 우선 식각되어 손상되지 않는다.
상세히 설명된 본 발명에 의하여 본 발명의 특징부를 포함하는 변화들 및 변형들이 당해 기술 분야에서 숙련된 보통의 사람들에게 명백히 쉬워질 것임이 자명 하다. 본 발명의 그러한 변형들의 범위는 본 발명의 특징부를 포함하는 당해 기술 분야에 숙련된 통상의 지식을 가진 자들의 범위 내에 있으며, 그러한 변형들은 본 발명의 청구항의 범위 내에 있는 것으로 간주된다.
따라서, 본 발명의 반도체 소자의 게이트 전극 형성방법은 실리콘 기판의 트렌치에 스페이서를 구비한 게이트 전극을 형성함으로써 게이트의 미세선폭 구현을 용이하게 하고 공정의 단순화를 이룰 수 있는 효과가 있다.
또한 게이트 전극이 위로 돌출되어 있지 않기 때문에 CMP 공정을 진행할 필요가 없고 따라서 비아컨택 크기 변화의 원인이 되는 디싱이 발생하지 않게 되어, 소자의 신뢰도를 향상할 수 있다.
또한 게이트 전극이 위로 돌출되어 있지 않기 때문에 비아홀 형성을 위한 식각공정시 상기 게이트 전극이 우선 식각되어 손상되는 문제를 방지할 수 있다.
Claims (5)
- 반도체 소자의 게이트 전극 형성방법에 있어서,실리콘 기판에 트렌치를 형성하는 단계;상기 트렌치에 게이트 산화막을 형성하고 제 1 절연막을 증착하는 단계;상기 제 1 절연막을 식각하여 게이트 스페이서를 형성하는 단계;상기 게이트 스페이서를 포함한 기판 전체에 게이트 도전막을 증착하고 에치백하여 게이트 전극을 형성하는 단계;상기 게이트 전극의 양측부에 소오스/드레인 영역을 형성하는 단계;상기 게이트 전극을 포함한 기판 전체에 제 2 절연막을 증착하고 비아홀 패턴을 형성하는 단계; 및상기 패턴을 식각마스크로 하여 복수개의 비아홀을 형성하는 단계를 포함하여 이루어짐을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 트렌치는 상기 실리콘 기판의 상부 양측에 소정거리 이격되어 위치한 소자분리막의 중간에 형성됨을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 게이트 스페이서는 상기 트렌치의 측벽부에 아래로 볼록한 형상으로 형성됨을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 제 1 절연막은 질화막임을 특징으로 반도체 소자의 게이트 전극 형성방법.
- 제 1항에 있어서,상기 복수개의 비아홀은 소오스/드레인 영역의 상부와 게이트 전극의 상부에 동시에 형성되어, 컨택영역의 크기가 동일함을 특징으로 하는 반도체 소자의 게이트 전극 형성방법.
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| A201 | Request for examination | ||
| N231 | Notification of change of applicant | ||
| E902 | Notification of reason for refusal | ||
| E701 | Decision to grant or registration of patent right | ||
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