KR100618805B1 - 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법 - Google Patents

선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법 Download PDF

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Abstract

본 발명은 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법이다. 이 방법에 따르면, 셀 영역 내의 게이트 스페이서 사이에 먼저 폴리실리콘막 패드를 형성하고, 그 위에 에피택셜층을 형성하여 폴리실리콘막 패드와 에피택셜층으로 이루어진 하부 컨택 패드를 형성한다. 다음에 그 위에 절연막을 형성한다. 그리고 셀 영역에만 식각 저지막을 형성한다. 다음에 셀 영역 및 코어 영역을 동시에 식각하여 상기 셀 영역에서의 에피택셜층을 노출시키는 컨택 홀과 상기 코어 영역에서의 반도체 기판을 노출시키는 컨택 홀을 형성한다. 그리고 상기 컨택 홀을 도전층으로 채워서 셀 영역의 상부 컨택 패드를 형성한다.

Description

선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법{Method for forming self aligned contact pad of semiconductor device using selective epitaxial growth method}
도 1a 내지 도 1c는 종래의 자기 정렬된 컨택 패드 형성 방법에 의해 보이드가 형성되는 문제점을 설명하기 위하여 나타내 보인 단면도들이다.
도 2는 종래의 자기 정렬된 컨택 패드 형성 방법에 의해 컨택 저항이 감소되는 문제점을 설명하기 위하여 나타내 보인 단면도이다.
도 3a 및 도 3b는 종래의 자기 정렬된 컨택 패드 형성 방법에 의해 셀 영역에서 컨택 패드와 게이트 스택 사이에서의 숏(short)이 발생되는 문제점을 설명하기 위하여 나타내 보인 단면도들이다.
도 4는 선택적 에피택셜 성장법을 이용한 자기 정렬된 컨택 공정의 문제점을 나타내 보인 레이아웃도이다.
도 5 내지 도 13은 본 발명에 따른 선택적 에피택셜 성장법을 이용한 자기 정렬된 컨택 패드 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
본 발명은 반도체 소자의 제조 방법에 관한 것으로서, 보다 상세하게는 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법에 관한 것이다.
반도체 소자의 집적도가 급격히 높아지며 사진 식각 공정의 오정렬 마진(misalign margin)이 매우 협소해지고 있다. 이에 따라, 최근에는 오정렬 마진 확보를 위해서 자기 정렬된 컨택(SAC : Self Aligned Contact) 공정이 이용된다. 그러나, 반도체 소자의 집적도가 보다 더 높아지면서, 자기 정렬된 컨택 공정을 수행하더라도 여러가지 문제점들이 점점 심각하게 발생되고 있다. 이를 도면을 참조하면서 보다 상세히 설명하기로 한다.
도 1a 내지 도 1c는 종래의 자기 정렬된 컨택 패드 형성 방법에 의해 보이드가 형성되는 문제점을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 1a를 참조하면, 반도체 기판(100) 상에 게이트 절연막(101)을 개재하여 게이트 스택(gate stack)(110)을 형성한다. 게이트 스택(110)은 폴리실리콘막(111), 텅스텐 실리사이드(112) 및 실리콘 질화막(113)이 순차적으로 적층되어 이루어진다. 이 게이트 스택(110) 측면에는 게이트 스페이서(120)를 형성한다. 다음에 게이트 스택(110)이 완전히 덮이도록 절연막, 예컨대 산화막(130)을 형성하고, 그 위에 폴리실리콘막으로 이루어진 마스크막 패턴(140)을 형성한다.
다음에 도 1b를 참조하면, 상기 마스크막 패턴(140)을 식각 마스크로 게이트 스페이서(120) 사이의 반도체 기판(100) 표면이 노출되도록 산화막(130)의 노출 부분을 식각한다. 다음에 세정을 수행하여 마스크막 패턴(140)을 제거하는데, 이때 산화막과 폴리실리콘막 사이의 식각률 차이로 인하여 산화막(130)의 측부(A)가 도면에서 점선으로 표시된 부분까지 리세스된다.
다음에 도 1c를 참조하면, 상기 세정이 끝난 후에 하부 컨택 패드 형성을 위한 폴리실리콘막(150)을 컨택 내에 채우는데, 이 경우에 상기 산화막(130)의 리세스 부분(A)으로 인하여 폴리실리콘막(150) 내에는 보이드(155)가 발생된다.
도 2는 종래의 자기 정렬된 컨택 패드 형성 방법에 의해 컨택 저항이 감소되는 문제점을 설명하기 위하여 나타내 보인 단면도이다. 설명의 간단을 위하여 상기 보이드가 발생되지 않았다고 가정하기로 한다.
도 2를 참조하면, 도 1a 내지 도 1c를 참조하면서 설명한 바와 같이, 폴리실리콘막(150)을 형성한 후에는 상부 컨택 패드, 예컨대 커패시터용 BC(buried Contact) 패드(160)와 비트 라인용 DC(Direct Contact) 패드(170)를 각각 폴리실리콘막(150)과 접촉되도록 형성한다. 그런데 이때 소자의 집적도 증가에 의해 미스얼라인(misalign)이 발생하며, 이 미스얼라인에 의해 BC 패드(160)가 원래 형성될 위치(160'; 도면에서 점선으로 표시)에서 이탈되어 형성된다. 이 경우 BC 패드(160)가 폴리실리콘막(150)이 접촉되는 면(S)의 면적이 작아지며, 결국 폴리실리콘막(150)과 BC 패드(160) 사이의 접촉 저항이 증가하여 소자의 전기적인 특성이 열화된다.
도 3a 및 도 3b는 종래의 자기 정렬된 컨택 패드 형성 방법에 의해 셀 영역에서 컨택 패드와 게이트 스택 사이에서의 숏(short)이 발생되는 문제점을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 3a를 참조하면, 도 1a 내지 도 1c를 참조하면서 설명한 바와 같이, 셀 영역에 자기 정렬된 컨택 공정을 수행하고 폴리실리콘막(150)을 형성한 후에, 셀 영역과 코어 영역에 절연막, 예컨대 산화막(180)을 형성한다. 이때 코어 영역의 게이트 스택(110) 및 게이트 스페이서(120) 위에는 식각 저지막(210)이 이미 형성되어 있다. 이어서 셀 영역 및 코어 영역에 마스크막 패턴, 예컨대 포토레지스트막 패턴(190)을 형성한다.
다음에 도 3b를 참조하면, 상기 포토레지스트막 패턴(190)을 형성한 후에 상부 컨택 패드, 예컨대 DC 컨택 패드(200) 형성을 위한 컨택 홀을 형성시킨다. 즉 상기 포토레지스트막 패턴(190)을 식각 마스크로 하여 셀 영역 및 코어 영역에 동시에 식각 공정을 수행한다. 이때 셀 영역에서 식각되어야 할 산화막(180)의 최대 두께(d1)보다 코어 영역에서 식각되어야 할 산화막(180)의 최대 두께(d2)가 더 크므로, 코어 영역에서의 산화막(180)이 충분히 식각되는 동안 셀 영역에서는 식각되지 않아야 할 실리콘 질화막(113) 및 게이트 스페이서(120)도 식각된다. 결국 실리콘 질화막(113) 및 게이트 스페이서(120)의 식각에 의해 게이트 스택(110)의 텅스텐 실리사이드(112)가 노출되며, 이 상태에서 후속 공정인 DC 컨택 패드(200) 형성 공정을 수행하게 되면 DC 컨택 패드(200)와 게이트 스택(110)이 숏되는 문제가 발생된다(도면에서 B로 표시).
이와 같이 반도체 소자의 고집적도에 따른 자기 정렬된 컨택 공정에서의 문제점들을 해결하기 위하여 선택적 에피택셜 성장법을 이용한 자기 정렬된 컨택 공정이 제안된 바 있다. 이 선택적 에피택셜 성장법을 이용한 자기 정렬된 컨택 공 정은 게이트 스택 및 게이트 스페이서를 형성한 후에, 게이트 스페이서 사이의 반도체 기판 표면 위에 에피택셜층을 성장시키는 공정이다. 그러나 이 공정은 충분한 높이만큼 에피택셜층을 성장시킬 수 없다는 문제가 있는데 이를 도면을 참조하면서 보다 상세히 설명한다.
도 4는 선택적 에피택셜 성장법을 이용한 자기 정렬된 컨택 공정의 문제점을 나타내 보인 레이아웃도이다.
도 4를 참조하면, 각 액티브 영역(400)들이 상호 소자 분리되어 있다. 그러나 게이트 스페이서 사이의 반도체 기판 표면 위에 에피택셜층(410)을 성장시키는 과정에서, 에피택셜층(410)의 등방성 성장 특성으로 인하여 상면뿐만 아이라 측면으로도 함께 성장되며, 심하게는, 도면에서 C로 표시한 바와 같이, 인접되어 소자 분리된 액티브 영역(400)들이 이 에피택셜층(410)의 측면 성장에 의해 서로 숏되는 문제가 발생된다.
본 발명이 이루고자 하는 기술적 과제는, 자기 정렬된 컨택 패드를 형성하는 과정에서 보이드 발생, 미스얼라인에 의한 컨택 저항 증가, 컨택 패드와 게이트 스택 사이의 숏 및 인접된 액티브 영역 사이의 숏을 방지할 수 있는 선택적 에피택셜 성장법을 이용한 자기 정렬된 컨택 패드 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위하여, 본 발명에 따른 선택적 에피택셜 성장법을 이용한 자기 정렬된 컨택 패드 형성 방법은, 셀 영역 및 코어 영역을 갖는 반 도체 기판 위에 게이트 절연막을 개재하여 게이트 스택이 형성된 반도체 소자 내에 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법에 있어서, 상기 셀 영역 및 코어 영역의 상기 반도체 기판의 노출 표면 및 상기 게이트 스택 위에 게이트 스페이서용 질화막을 형성하는 단계; 상기 코어 영역 내의 게이트 스페이서용 질화막을 에치 백하여 상기 코어 영역의 게이트 스택 측면에 게이트 스페이서를 형성하는 단계: 상기 셀 영역의 게이트 스페이서용 질화막 및 상기 코어 영역의 게이트 스페이서와 게이트 스택을 덮는 제1 식각 저지막을 형성하는 단계: 상기 셀 영역 및 코어 영역의 제1 식각 저지막을 모두 덮는 제1 절연막을 형성하는 단계; 상기 제1 절연막의 전면을 평탄화하여 상기 셀 영역 및 코어 영역에서의 게이트 스택 위의 상기 제1 식각 저지막들이 노출되도록 하는 단계; 소정의 제1 마스크막 패턴을 이용하여 상기 셀 영역내의 제1 식각 저지막 사이에 남아있는 제1 절연막을 제거하는 단계; 상기 제1 마스크막 패턴을 제거하고 상기 셀 영역의 제1 식각 저지막 및 게이트 스페이서용 질화막을 에치 백하여 상기 게이트 스택의 측면에 게이트 스페이서를 형성하는 단계; 상기 셀 영역의 게이트 스페이서 사이에 폴리실리콘막을 형성하는 단계; 상기 폴리실리콘막 위에 에피택셜층을 형성하는 단계; 상기 셀 영역의 에피택셜층의 노출 표면 및 상기 셀 영역의 게이트 스택의 노출 표면 위에 제2 식각 저지막을 형성하는 단계; 상기 셀 영역의 제2 식각 저지막 및 상기 코어 영역의 제1 절연막과 제1 식각 저지막을 덮는 제2 절연막을 형성하는 단계; 소정의 제2 마스크막 패턴을 이용한 식각 공정을 수행하여, 상기 셀 영역에서는 상기 에피택셜층을 노출시키는 컨택 홀을 형성하고 상기 코어 영역에서는 상기 반도체 기판을 노출시키는 컨택 홀을 형성하는 단계; 및 상기 제2 마스크막 패턴을 제거하고, 상기 셀 영역의 컨택 홀과 상기 코어 영역의 컨택 홀에 도전층을 채워서 컨택 패드를 형성하는 단계를 포함하는 것을 특징으로 한다.
상기 제1 식각 저지막 및 제2 식각 저지막은 상기 제1 및 제2 절연막과의 식각 선택비를 갖는 물질로 형성하는 것이 바람직한데, 상기 제1 및 제2 절연막은 산화막이고, 상기 제1 및 제2 식각 저지막은 실리콘 질화막일 수 있다.
상기 제1 절연막을 평탄화하는 단계는 전면 화학적 기계적 폴리싱법을 사용하여 수행하는 것이 바람직하다. 그리고 상기 제1 마스크막 패턴은 폴리실리콘막 패턴인 것이 바람직하다.
상기 제2 식각 저지막을 형성하는 단계는, 상기 셀 영역의 에피택셜층 및 게이트 스택의 노출 표면 위와 상기 코어 영역의 제1 절연막 및 게이트 스택 위의 제1 식각 저지막 위에 제2 식각 저지막을 형성하는 단계; 상기 셀 영역의 제2 식각 저지막은 덮고 상기 코어 영역의 제2 식각 저지막은 노출시키는 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 식각 마스크로 상기 코어 영역의 제2 식각 저지막을 제거하는 단계; 및 상기 포토레지스트막 패턴을 제거하는 단계를 포함하는 것이 바람직하다.
상기 셀 영역 및 코어 영역에 컨택 홀을 형성하는 단계는, 상기 셀 영역 및 코어 영역의 제2 절연막 위에 포토레지스트막 패턴을 형성하는 단계; 상기 포토레지스트막 패턴을 식각 마스크로 상기 셀 영역의 제2 절연막을 식각하고, 동시에 상 기 코어 영역의 제2 절연막 및 제1 절연막을 식각하여, 상기 셀 영역의 제2 식각 저지막과 상기 코어 영역의 제1 식각 저지막이 노출되도록 하는 단계; 및 상기 노출된 셀 영역의 제2 식각 저지막과 상기 코어 영역의 제1 식각 저지막을 제거하여, 셀 영역에서는 상기 에피택셜층을 노출시키는 컨택 홀을 형성하고 코어 영역에서는 상기 반도체 기판을 노출시키는 컨택 홀을 형성하는 단계를 포함하는 것이 바람직하다.
이하 첨부 도면을 참조하면서 본 발명의 바람직한 실시예를 상세히 설명한다. 다음에 설명되는 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 아래에서 상술되는 실시예에 한정되는 것은 아니다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되는 것이다.
도 5 내지 도 13은 본 발명에 따른 선택적 에피택셜 성장법을 이용한 자기 정렬된 컨택 패드 형성 방법을 설명하기 위하여 나타내 보인 단면도들이다.
먼저 도 5를 참조하면, 셀 영역 및 코어 영역 모두, 반도체 기판(500) 상에 게이트 절연막(501)을 개재하여 게이트 스택(gate stack)(510)들을 형성한다. 게이트 스택(510)은 폴리실리콘막(511), 금속 실리사이드(512) 및 실리콘 질화막(513)이 순차적으로 적층되어 이루어진다. 이어서 게이트 스택(510)들 사이의 반도체 기판(500) 노출 표면과 게이트 스택(510)을 덮도록 게이트 스페이서 형성용 실리콘 질화막(520')을 형성한다.
다음에 도 6을 참조하면, 코어 영역 내의 게이트 스페이서 형성용 실리콘 질 화막(520')을 에치 백하여 코어 영역 내의 게이트 스택(510) 측면에 게이트 스페이서(520)를 형성한다. 다음에 셀 영역 및 코어 영역 모두에 제1 식각 저지막(530)을 형성한다. 이 제1 식각 저지막(530)은 실리콘 질화막으로 형성한다. 셀 영역 내에서는 게이트 스페이서 형성용 실리콘 질화막(520') 위에 제1 식각 저지막(530)이 형성되고, 코어 영역에서는 반도체 기판(500)의 노출 표면, 게이트 스택(510)의 실리콘 질화막(513) 및 게이트 스페이서(520) 위에 제1 식각 저지막(530)이 형성된다. 이어서 셀 영역 및 코어 영역 모두 제1 식각 저지막(530) 위에 제1 절연막(540)을 형성한다.
다음에 도 7을 참조하면, 셀 영역 및 코어 영역 모두 평탄화 공정을 사용하여 게이트 스택(510) 위의 제1 식각 저지막(530)이 노출될 때까지 제1 절연막(540)을 제거한다. 상기 평탄화 공정은 전면 화학 기계적 폴리싱(full CMP:Chemical Mechanical Polishing) 방법을 사용하여 수행한다. 평탄화 공정이 종료되면, 셀 영역에서 제1 절연막(540)은 게이트 스택(510) 측부의 제1 식각 저지막(530) 사이에 남으며, 코어 영역에서도 게이트 스페이서(520)를 덮는 제1 식각 저지막(530) 사이에만 남는다. 다음에 전면에 폴리실리콘막으로 이루어진 마스크막(550)을 셀 영역과 코어 영역 모두 형성한다. 그리고 셀 영역에서만 마스크막을 패터닝하여 제1 식각 저지막(530)의 모서리 부분과 산화막(540)을 노출시키는 마스크막 패턴(555)을 형성한다.
다음에 도 8을 참조하면, 상기 셀 영역의 마스크막 패턴(도 7의 555)을 식각 마스크로 제1 절연막(도 7의 540)을 제거한다. 이때 전면 평탄화 공정을 수행한 후에 마스크막 패턴(도 7의 555)을 형성하였으므로, 제1 절연막(도 7의 540) 제거시에 리세스되는 부분이 발생하지 않으며, 따라서 후속 공정에서 폴리실리콘막 패드를 형성하더라도 보이드가 만들어지지 않는다. 이어서 코어 영역의 마스크막(550)은 남겨두고 셀 영역의 마스크막 패턴(555)만을 제거한다. 그리고 셀 영역의 제1 식각 저지막(530)과 게이트 스페이서 형성용 실리콘 질화막(530')을 순차적으로 에치 백하여 셀 영역에도 게이트 스페이서(520)를 형성한다. 게이트 스페이서(520)를 형성한 후에는 셀 영역에 폴리실리콘막(560)을 형성한다.
다음에 도 9를 참조하면, 셀 영역의 폴리실리콘막(560)과 코어 영역의 마스크막(550)을 에치 백하여, 셀 영역에서는 게이트 스페이서(520) 사이에 폴리실리콘막 패드(565)가 형성되도록 하고 코어 영역에서는 마스크막(550)이 제거되어 게이트 스택(510) 위의 제1 식각 저지막(530)과 제1 절연막(540)이 노출되도록 한다. 다음에 셀 영역의 폴리실리콘막 패드(565) 위에 선택적 에피택셜 성장법을 사용하여 에피택셜층(567)을 형성한다. 그러면 셀 영역에서는 에피택셜층(567)과 폴리실리콘막 패드(565)에 의해 하부 컨택 패드가 형성된다. 이 하부 컨택 패드는 상부의 에피택셜층(567)에 의해 보다 넓은 표면적을 갖는다. 따라서 후속 공정인 상부 컨택 패드 형성시에 미스얼라인이 발생하더라도 상부 컨택 패드와 에피택셜층(567)의 접촉 면적의 감소량이 작아져서 컨택 저항 증가를 억제할 수 있다.
다음에 도 10을 참조하면, 셀 영역 및 코어 영역 전면에 제2 식각 저지막(570)을 형성한다. 이 제2 식각 저지막(570)은 실리콘 질화막으로 형성한다. 다음에 포토레지스트막 패턴(580)을 형성하는데, 이 포토레지스트막 패턴(580)은 셀 영역을 완전히 덮고 코어 영역은 완전히 노출시킨다.
다음에 도 11을 참조하면, 포토레지스트막 패턴(도 10의 580)을 식각 마스크로 하여 코어 영역의 제2 식각 저지막(570)을 제거한다. 그리고 셀 영역의 상기 포토레지스트막 패턴(580)을 제거한다. 다음에 셀 영역 및 코어 영역 전면에 제2 절연막(590)을 형성한다. 이 제2 절연막(590)은 산화막으로 형성한다. 다음에 제2 절연막(590) 위에 마스크막 패턴(600)을 형성시킨다. 상기 마스크막 패턴(600)은 셀 영역 및 코어 영역에 각각 DC 컨택 홀과 같은 상부 컨택 홀을 형성하기 위한 것이다. 즉 셀 영역 및 코어 영역에 각각 상부 컨택 홀을 형성하기 위하여, 상기 마스크막 패턴(600)은, 셀 영역에서 에피택셜층(567) 위의 제2 절연막(590)을 노출시키는 개구부를 가지며, 코어 영역에서는 게이트 스페이서(520) 및 반도체 기판(500)의 일부 표면 위의 제2 절연막(590)을 노출시키는 개구부를 갖는다.
다음에 도 12를 참조하면, 상기 마스크막 패턴(도 11의 600)을 식각 마스크로 셀 영역에서는 제2 절연막(590)의 노출 부분을 식각하고, 코어 영역에서는 제2 절연막(590)의 노출 부분을 식각한 후에 순차적으로 제1 절연막(540)의 일부를 식각한다. 이때 셀 영역에서 식각되어야 할 절연막 두께와 코어 영역에서 식각되어야 할 절연막 두께가 상이하다. 즉 셀 영역에서 식각되어야 할 절연막 두께보다 코어 영역에서 식각되어야 할 절연막 두께가 더 크다. 따라서 코어 영역에서 제2 절연막(590) 및 제1 절연막(540)이 순차적으로 식각되는 동안, 셀 영역에서는 제2 절연막(590)이 식각된 후에도 계속 식각이 이루어진다. 그러나 셀 영역내의 제2 식각 저지막(567)에 의해 더 이상의 식각이 이루어지지 않으며, 따라서 종래에 게이트 스택(510)의 실리콘 질화막(513) 및 게이트 스페이서가 식각되어 금속 실리사이드(512)가 노출되는 현상이 발생하지 않게 된다. 이와 같이 셀 영역 및 코어 영역에 상부 컨택 홀(611, 612)을 각각 형성한 후에는 마스크막 패턴(600)을 제거한다.
다음에 도 13을 참조하면, 셀 영역의 제2 절연막(590) 사이에서 노출되어 있는 제2 식각 저지막(570)과 코어 영역에서 노출되어 있는 제1 식각 저지막(530)을 제거한다. 그리고 셀 영역 및 코어 영역의 상부 컨택 홀 내에 도전막을 채움으로써 상부 컨택 패드(620)를 각각 형성한다.
이상의 설명에서와 같이, 본 발명에 따른 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법에 의하면 다음과 같은 이점들이 있다.
첫째로, 셀 영역의 게이트 스택 위에 게이트 스페이서용 질화막과 식각 저지막을 순차적으로 형성한 후에 절연막을 형성하고, 이어서 전면 평탄화 공정을 수행한 후에 폴리실리콘막 패드를 형성하므로 폴리실리콘막 패드내의 보이드 발생을 방지할 수 있다.
둘째로, 셀 영역의 게이트 스페이서 사이에 폴리실리콘막 패드를 형성하고, 그 위에 에피택셜층을 형성시킴으로써 후속 공정에서의 컨택 패드 형성시에 미스얼라인이 발생하더라도 형성되는 컨택 패드와 에피택셜층 사이의 접촉 면적 감소를 최소화하여 컨택 저항의 증가를 억제할 수 있다.
그리고 셋째로, 셀 영역에만 식각 저지막을 형성한 후에 컨택 패드 형성을 위한 컨택 홀을 형성하므로, 셀 영역과 코어 영역에서 식각되어야 할 절연막의 두께가 다르더라도 셀 영역의 상기 식각 저지막에 의해 게이트 스택이 노출되는 문제가 방지된다.

Claims (7)

  1. 셀 영역 및 코어 영역을 갖는 반도체 기판 위에 게이트 절연막을 개재하여 게이트 스택이 형성된 반도체 소자 내에 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법에 있어서,
    상기 셀 영역 및 코어 영역의 상기 반도체 기판의 노출 표면 및 상기 게이트 스택 위에 게이트 스페이서용 질화막을 형성하는 단계;
    상기 코어 영역 내의 게이트 스페이서용 질화막을 에치 백하여 상기 코어 영역의 게이트 스택 측면에 게이트 스페이서를 형성하는 단계:
    상기 셀 영역의 게이트 스페이서용 질화막 및 상기 코어 영역의 게이트 스페이서와 게이트 스택을 덮는 제1 식각 저지막을 형성하는 단계:
    상기 셀 영역 및 코어 영역의 제1 식각 저지막을 모두 덮는 제1 절연막을 형성하는 단계;
    상기 제1 절연막의 전면을 평탄화하여 상기 셀 영역 및 코어 영역에서의 게이트 스택 위의 상기 제1 식각 저지막들이 노출되도록 하는 단계;
    소정의 제1 마스크막 패턴을 이용하여 상기 셀 영역내의 제1 식각 저지막 사이에 남아있는 제1 절연막을 제거하는 단계;
    상기 제1 마스크막 패턴을 제거하고 상기 셀 영역의 제1 식각 저지막 및 게이트 스페이서용 질화막을 에치 백하여 상기 게이트 스택의 측면에 게이트 스페이서를 형성하는 단계;
    상기 셀 영역의 게이트 스페이서 사이에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 위에 에피택셜층을 형성하는 단계;
    상기 셀 영역의 에피택셜층의 노출 표면 및 상기 셀 영역의 게이트 스택의 노출 표면 위에 제2 식각 저지막을 형성하는 단계;
    상기 셀 영역의 제2 식각 저지막 및 상기 코어 영역의 제1 절연막과 제1 식각 저지막을 덮는 제2 절연막을 형성하는 단계;
    소정의 제2 마스크막 패턴을 이용한 식각 공정을 수행하여, 상기 셀 영역에서는 상기 에피택셜층을 노출시키는 컨택 홀을 형성하고 상기 코어 영역에서는 상기 반도체 기판을 노출시키는 컨택 홀을 형성하는 단계; 및
    상기 제2 마스크막 패턴을 제거하고, 상기 셀 영역의 컨택 홀과 상기 코어 영역의 컨택 홀에 도전층을 채워서 컨택 패드를 형성하는 단계를 포함하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법.
  2. 제1항에 있어서,
    상기 제1 식각 저지막 및 제2 식각 저지막은 상기 제1 및 제2 절연막과의 식각 선택비를 갖는 물질로 형성하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법.
  3. 제2항에 있어서,
    상기 제1 및 제2 절연막은 산화막이고, 상기 제1 및 제2 식각 저지막은 실리콘 질화막인 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법.
  4. 제1항에 있어서,
    상기 제1 절연막을 평탄화하는 단계는 전면 화학적 기계적 폴리싱법을 사용하여 수행하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법.
  5. 제1항에 있어서,
    상기 제1 마스크막 패턴은 폴리실리콘막 패턴인 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법.
  6. 제1항에 있어서, 상기 제2 식각 저지막을 형성하는 단계는,
    상기 셀 영역의 에피택셜층 및 게이트 스택의 노출 표면 위와 상기 코어 영 역의 제1 절연막 및 게이트 스택 위의 제1 식각 저지막 위에 제2 식각 저지막을 형성하는 단계;
    상기 셀 영역의 제2 식각 저지막은 덮고 상기 코어 영역의 제2 식각 저지막은 노출시키는 포토레지스트막 패턴을 형성하는 단계;
    상기 포토레지스트막 패턴을 식각 마스크로 상기 코어 영역의 제2 식각 저지막을 제거하는 단계; 및
    상기 포토레지스트막 패턴을 제거하는 단계를 포함하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법.
  7. 제1항에 있어서, 상기 셀 영역 및 코어 영역에 컨택 홀을 형성하는 단계는,
    상기 셀 영역 및 코어 영역의 제2 절연막 위에 포토레지스트막 패턴을 형성하는 단계;
    상기 포토레지스트막 패턴을 식각 마스크로 상기 셀 영역의 제2 절연막을 식각하고, 동시에 상기 코어 영역의 제2 절연막 및 제1 절연막을 식각하여, 상기 셀 영역의 제2 식각 저지막과 상기 코어 영역의 제1 식각 저지막이 노출되도록 하는 단계; 및
    상기 노출된 셀 영역의 제2 식각 저지막과 상기 코어 영역의 제1 식각 저지막을 제거하여, 셀 영역에서는 상기 에피택셜층을 노출시키는 컨택 홀을 형성하고 코어 영역에서는 상기 반도체 기판을 노출시키는 컨택 홀을 형성하는 단계를 포함 하는 것을 특징으로 하는 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기 정렬된 컨택 패드 형성 방법.
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