KR20080074529A - 반도체 소자의 콘택 형성 방법 - Google Patents

반도체 소자의 콘택 형성 방법 Download PDF

Info

Publication number
KR20080074529A
KR20080074529A KR1020070013802A KR20070013802A KR20080074529A KR 20080074529 A KR20080074529 A KR 20080074529A KR 1020070013802 A KR1020070013802 A KR 1020070013802A KR 20070013802 A KR20070013802 A KR 20070013802A KR 20080074529 A KR20080074529 A KR 20080074529A
Authority
KR
South Korea
Prior art keywords
region
contact
mask pattern
layer
forming
Prior art date
Application number
KR1020070013802A
Other languages
English (en)
Inventor
김채령
홍창기
윤보언
신성호
권병호
Original Assignee
삼성전자주식회사
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by 삼성전자주식회사 filed Critical 삼성전자주식회사
Priority to KR1020070013802A priority Critical patent/KR20080074529A/ko
Publication of KR20080074529A publication Critical patent/KR20080074529A/ko

Links

Images

Classifications

    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105—After-treatment
    • H01L21/311—Etching the insulating layers by chemical or physical means
    • H01L21/31144—Etching the insulating layers by chemical or physical means using masks
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/7684—Smoothing; Planarisation
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
    • H01L21/76877—Filling of holes, grooves or trenches, e.g. vias, with conductive material
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
    • H—ELECTRICITY
    • H01—ELECTRIC ELEMENTS
    • H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/77—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate
    • H01L21/78—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices
    • H01L21/82—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components
    • H01L21/822—Manufacture or treatment of devices consisting of a plurality of solid state components or integrated circuits formed in, or on, a common substrate with subsequent division of the substrate into plural individual devices to produce devices, e.g. integrated circuits, each consisting of a plurality of components the substrate being a semiconductor, using silicon technology
    • H01L21/8232—Field-effect technology
    • H01L21/8234—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type
    • H01L21/823475—MIS technology, i.e. integration processes of field effect transistors of the conductor-insulator-semiconductor type interconnection or wiring or contact manufacturing related aspects

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • General Physics & Mathematics (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)

Abstract

본 발명은 자기정렬 이중패터닝 방법에 있어서, 패턴 밀도가 동일하지 않은 DC 콘택을 동시에 형성할 수 있고 패턴 밀도차에 의해 발생하는 단차를 방지할 수 있는 반도체 소자의 콘택 형성 방법을 개시한다. 본 발명의 반도체 소자의 콘택 형성 방법은 서로 선 폭이 다른 제1 DC(direct contact) 영역과 제2 DC 영역을 구비하는 반도체 기판을 제공하고, 그 상에 절연막을 형성하고, 절연막 상에 제1 DC 영역 상의 제1 콘택 패턴부 및 제1 콘택 패턴부에 비하여 작은 패턴 밀도를 갖는 제2 DC 영역 상의 제2 콘택 패턴부를 포함하는 제 1 마스크 패턴을 형성한다. 제 1 마스크 패턴 상에, 소자층에 연결될 콘택의 폭을 한정하는 두께를 가지며, 제1 DC 영역에 대응하는 상부에 홈을 갖는 희생층과 희생층의 홈을 매립하는 제 2 마스크 패턴을 형성하고, 그 상에 제 3 마스크 패턴을 형성한다. 제3 마스크 패턴을 식각 마스크로서 사용하여, 희생층과 절연막을 식각하여, 제1 DC 영역 및 제2 DC 영역의 절연막 내에 각각 제1 및 제2 콘택홀을 형성하고, 제 3 마스크 패턴을 제거하고, 제1 및 제2 콘택홀을 매립하는 도전층을 형성하고, 절연막을 일정한 높이까지 평탄화 한다.
DC(direct contact) 콘택, 플래시 메모리, 자기정렬 이중패터닝(SADP)

Description

반도체 소자의 콘택 형성 방법{Method of manufacturing contact}
도 1a 내지 도 1d는 종래 기술에 따른 자기정렬 이중 패터닝(self aligned double patterning; SADP) 방법에 관한 콘택 형성 방법을 도시하는 단면도이다.
도 2a 내지 도 2f는 본 발명에 따른 자기정렬 이중 패터닝 방법에 관한 콘택 형성 방법을 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
110: 반도체 기판 120: 소자층
130: 절연층 140: 제1 마스크 패턴
150: 희생층 160: 제2 마스크 패턴
170: 제 3 마스크 패턴 180: 도전층
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로서, 더욱 상세하게는, 자기정렬 이중패터닝(self aligned double patterning; SADP) 방법에 의한 콘택 형성 방법에 관한 것이다.
최근 반도체 집적 기술의 발전에 의한 디자인 룰의 축소에 의하여, 디램 또 는 플래시 메모리와 같은 반도체 메모리 소자의 기억 용량은 수 Gb에 달하고 있다. 디자인 룰의 축소에 따라 이들 반도체 메모리 소자의 배선 구조는 더욱 복잡해지고 있으며, 절연 구조인 층간 절연막의 두께는 점차 증가하고 있는 추세이다. 현재 디자인 룰의 축소에 따라 포토리소그래피 공정에서 ArF를 이용한 공정이 필수적으로 요구되고 있으며, 이러한 ArF 공정에서 사용되는 포토레지스트층의 두께는 고정밀 미세 패터닝을 위하여 점차적으로 감소되고 있다. 그에 따라, ArF 공정에 기초한 포토리소그래피 공정에 의해 두꺼운 층간 절연막을 관통하는 미세 콘택을 형성하는 것은 점점 어려워 질 것으로 예상된다. 이와 같이 두꺼운 층간 절연막 내에 미세 콘택을 형성할 수 있는 기술로서, 포토리소그래피 공정을 대체할 수 있는 자기정렬 이중패터닝 방법이 제안되었다.
도 1a 내지 도 1d는 종래 기술에 따른 자기정렬 이중 패터닝(self aligned double patterning; SADP) 방법에 관한 콘택 형성 방법을 도시하는 단면도이다.
도 1a를 참조하면, 반도체 기판(10) 상에 소자층(20) 및 소자층(20)을 절연시키는 절연막(30)을 형성한다. 반도체 기판은 셀 영역 및 주변 영역을 구비할 수 있으며, 주변 영역은 DC(direct contact) 콘택이 있는 부분과 없는 부분을 같이 가질 수 있다. 또한, 주변 영역의 DC 콘택은 셀 영역의 DC 콘택과 비교하여 CD(critical dimension)이 클 수도 있다. 따라서, 이하에서는 CD가 상대적으로 작은 영역을 제1 DC 영역, 상대적으로 큰 영역을 제2 DC 영역, 그리고 DC가 없는 영역으로 나누어 예시적으로 설명하기로 한다. 제1 영역 및 제2 영역은 각각 셀 영역 및 주변 영역이거나 또는 모두 셀 영역에 포함되거나, 또는 모두 주변 영역에 포함될 수 있다. 소자층(20)은 예를 들면, 셀 영역에 형성된 디램 셀의 어레이 또는 비휘발성 메모리 셀의 어레이와 같은 소자(D1)와 주변 영역에 형성된 상기 디램 셀의 어레이 또는 비휘성 메모리 셀의 어레이를 구동시키는 구동 회로 또는 이를 처리하는 논리 회로와 같은 소자(D2)로 이루어질 수 있다.
이어서, 절연막(30) 상에 콘택을 형성하기 위하여 제1 마스크 패턴(40)을 형성한다. 제1 마스크 패턴(40)은 제1 DC 영역에 제1 DC 콘택을 형성하기 위한 패턴 밀도를 갖는다. 도시된 바와 같이, 제1 마스크 패턴(40)에서는, 제1 DC 영역의 패턴 형상과 제2 DC 영역 및 DC 없는 영역의 패턴 형상 및 패턴 밀도가 동일하지 않다. 제1 마스크 패턴(40)이 형성된 절연막(30) 상에 제1 마스크 패턴(40)과 식각 선택비를 갖는 희생층(50)을 증착한다. 희생층(50)의 두께는 DC 콘택의 폭을 한정하며, 희생층(50)의 상부에 홈이 형성된다. 희생층(50)의 홈을 매립하도록, 희생층(50) 상에 폴리실리콘으로 이루어진 제2 마스크 패턴층을 증착하고 평탄화하여, 제2 마스크 패턴(60)을 형성한다.
도 1b를 참조하면, 희생층(50) 및 제2 마스크 패턴(60) 상에 제1 DC 영역의 제1 DC 콘택이 형성될 영역을 노출시키는 제1 포토레지스트 패턴(70)을 형성한다. 식각마스크로서 제1 포토레지스트 패턴(70)을 사용하여, 노출된 영역, 즉 제1 DC 영역의 희생층(50) 및 희생층(50) 하부의 절연막(30) 일부를 제거함으로써, 제1 DC 콘택을 위한 제1 콘택홀(V1)을 형성한다. 제1 포토레지스트 패턴(70)에 의해 노출된 제1 DC 영역의 절연막(30) 내에 소자층(20)까지 연장된 제1 콘택홀(V1)이 형성된다.
도 1c를 참조하면, 제1 DC 콘택을 위한 제1 콘택홀(V1)을 형성한 후 제1 포토레지스트 패턴(70)을 제거하고, 희생층(50) 및 제2 마스크 패턴(60) 상에 제2 DC 영역의 제2 DC 콘택이 형성될 영역을 노출시키는 제2 포토레지스트 패턴(80)을 형성한다. 식각마스크로서 제2 포토레지스트 패턴(80)을 사용하여, 노출된 영역, 즉 제2 DC 영역의 희생층(50) 및 희생층(50) 하부의 절연막(30) 일부를 제거함으로써, 제2 DC 콘택을 위한 제2 콘택홀(V2)을 형성한다. 제2 포토레지스트 패턴(80)에 의해 노출된 제2 DC 영역의 절연막(30) 내에 소자층(20)까지 연장된 제2 콘택홀(V2)이 형성된다.
도 1d를 참조하면, 제1 DC 콘택을 위한 제1 콘택홀(V1) 및 제2 DC 콘택을 위한 제2 콘택홀(V2)을 형성한 후 제2 포토레지스트 패턴(80)을 제거하고, 제1 콘택홀(V1) 및 제2 콘택홀(V2)을 매립하는 도전층(90)을 형성한다. 이어서, 절연막(30) 내에 점선으로 표시한 수준(점선 F-F로 도시됨)까지, 화학기계적연마(chemical mechanical polishing, CMP) 공정을 수행하여, 도전층(90)과 희생층(50), 제1 마스크 패턴(40), 제2 마스크 패턴(60) 및 절연막(30)의 일부를 제거할 수 있다. 이와 같은 평탄화 공정에 의해 절연층을 관통하여 소자층에 연결되는 서로 다른 DC를 갖는 제1 DC 콘택과 제2 DC 콘택이 제공된다.
상술한 바와 같이, 종래 기술에 따르면, DC 콘택의 두께 또는 폭에 따라 포토레지스트 공정을 포함한 식각 공정을 별도로 수행하여야 한다. 또한, 도 1d에 도시된 바와 같이 도전층(90)이 연마되는 화학기계적연마 공정이 진행되는 과정인 일정 수준(점선 A-A로 도시됨)을 고려할 때, 노출된 제1 DC 영역, 제2 DC 영역, 및 DC 없는 영역의 패턴층의 밀도에 차이가 발생할 수 있다. 이는 평탄화 공정시 희생층(50)과 제1 마스크 패턴(60) 및 제2 마스크 패턴(60)의 식각 선택비에 의해 영역 간에 단차를 야기할 수 있다. 예를 들어, 제1 마스크 패턴(40) 및 제2 마스크 패턴(60)이 폴리실리콘이고, 희생층(50)이 실리콘 산화막인 경우, 이들 사이의 연마 선택비가 존재하므로, 폴리실리콘을 식각하는 연마 공정시 DC 없는 영역, 제2 DC 영역, 및 제1 DC 영역의 순으로 식각이 더 진행될 수 있으며, 이에 따라 각 영역간에 단차가 발생할 수 있다. 이와 같은 단차는 영역 간의 경계면에 형성되는 소자 성능에 대하여 산포를 초래하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 화학기계적연마 공정에 의해 DC 콘택을 형성하는 자기정렬 이중패터닝 방법에 있어서, 패턴 밀도가 동일하지 않은 DC 콘택을 동시에 형성할 수 있고 패턴 밀도차에 의해 발생하는 단차를 방지할 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 형성 방법은, 서로 선 폭이 다른 제1 DC(direct contact) 영역과 제2 DC 영역을 구비하는 반도체 기판을 제공하는 단계, 상기 반도체 기판 상에, 소자층 및 상기 소자층을 절연시키는 절연막을 형성하는 단계, 상기 절연막 상에, 상기 제1 DC 영역 상의 제1 콘택 패턴부 및 상기 제1 콘택 패턴부에 비하여 작은 패턴 밀도를 갖는 상기 제2 DC 영역 상의 제2 콘택 패턴부를 포함하는 제 1 마스크 패턴을 형성하는 단계, 상기 제 1 마스크 패턴이 형성된 절연막 상에, 상기 소자층에 연결될 콘택의 폭을 한정하는 두께를 가지며, 상기 제1 DC 영역에 대응하는 상부에 홈을 갖는 희생층을 형성하는 단계, 상기 희생층의 상기 홈을 매립하는 제 2 마스크 패턴을 형성하는 단계, 상기 희생층 및 상기 제 2 마스크 패턴 상에, 상기 제1 DC 영역 및 제2 DC 영역의 콘택이 형성될 영역을 노출시키는 제 3 마스크 패턴을 형성하는 단계, 상기 제 3 마스크 패턴을 식각 마스크로서 사용하여, 상기 희생층의 노출된 부분 및 상기 희생층의 상기 노출된 부분의 하부에 배치된 상기 절연막 부분을 연속적으로 식각하여, 상기 제1 DC 영역 및 제2 DC 영역의 절연막 내에 각각 제1 및 제2 콘택홀을 형성하는 단계, 상기 제 3 마스크 패턴을 제거하는 단계, 상기 제1 및 제2 콘택홀이 형성된 반도체 기판 상에, 상기 제1 및 제2 콘택홀을 매립하는 도전층을 형성하는 단계, 및 상기 절연막의 일정한 높이까지 평탄화 공정을 수행하는 단계를 포함한다.
또는, 상기 기술적 과제를 달성하기 위한 본 발명에 따른 반도체 소자의 콘택 형성 방법은, 서로 선 폭이 다른 제1 DC 영역과 제2 DC 영역, 및 DC 없는 영역을 구비하는 반도체 기판을 제공하는 단계, 상기 반도체 기판 상에, 소자층 및 상기 소자층을 절연시키는 절연막을 형성하는 단계, 상기 절연막 상에, 상기 제1 DC 영역 상의 제1 콘택 패턴부, 상기 제1 콘택 패턴부에 비하여 작은 패턴 밀도를 갖는 상기 제2 DC 영역 상의 제2 콘택 패턴부, 및 상기 제1 콘택 패턴부와 동일한 패턴 밀도를 갖는 상기 DC 없는 영역 상의 더미 패턴부를 포함하는 제 1 마스크 패턴을 형성하는 단계, 상기 제 1 마스크 패턴이 형성된 절연막 상에, 상기 소자층에 연결될 콘택의 폭을 한정하는 두께를 가지며, 상기 제1 DC 영역 및 상기 DC 없는 영역에 대응하는 상부에 홈을 갖는 희생층을 형성하는 단계, 상기 희생층의 상기 홈을 매립하는 제 2 마스크 패턴을 형성하는 단계, 상기 희생층 및 상기 제 2 마스크 패턴 상에, 상기 제1 DC 영역 및 제2 DC 영역의 콘택이 형성될 영역을 노출시키는 제 3 마스크 패턴을 형성하는 단계, 상기 제 3 마스크 패턴을 식각 마스크로서 사용하여, 상기 희생층의 노출된 부분 및 상기 희생층의 상기 노출된 부분의 하부에 배치된 상기 절연막 부분을 연속적으로 식각하여, 상기 제1 DC 영역 및 제2 DC 영역의 절연막 내에 각각 제1 및 제2 콘택홀을 형성하는 단계, 상기 제 3 마스크 패턴을 제거하는 단계, 상기 제1 및 제2 콘택홀이 형성된 반도체 기판 상에, 상기 제1 및 제2 콘택홀을 매립하는 도전층을 형성하는 단계, 및 상기 절연막의 일정한 높이까지 평탄화 공정을 수행하는 단계를 포함한다.
또한, 본 발명의 일 실시예에 있어서, 상기 제 2 마스크 패턴을 형성하는 단계는, 상기 희생층 상에 상기 홈을 매립하는 제 2 마스크 패턴층을 형성하는 단계, 및 상기 제 1 마스크 패턴의 높이와 동일할 때까지 상기 제 2 마스크 패턴층을 식각하는 단계를 포함할 수 있다.
상기 절연막 및 상기 희생층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 복합막을 포함할 수 있고, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 상기 희생층에 대하여 식각 선택비를 갖는 물질, 예를 들어, 폴리실리콘을 포함할 수 있다. 상기 희생층은 원자층 기상증착법에 의하여 형성될 수 있다. 또한, 상기 콘택홀은 DC 콘택을 형성하기 위하여 소자층까지 연장될 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 개재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제1, 제2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제1 부재, 부품, 영역, 층 또는 부분은 본 발명의 가르침으로부터 벗어나지 않고서도 제2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 2a 내지 도 2f는 본 발명에 따른 자기정렬 이중 패터닝 방법에 관한 콘택 형성 방법을 도시하는 단면도이다.
도 2a를 참조하면, 반도체 기판(110) 상에 소자층(120) 및 소자층(120)을 절연시키는, 예를 들어, 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 복합막을 포함하는 절연막(130)을 형성한다. 반도체 기판(110)은 서로 선 폭이 다른 제1 DC(direct contact) 영역과 제2 DC 영역을 구비한다. 또한, 반도체 기판(110)은 DC 없는 영역을 더 구비할 수도 있다. 본 실시예에서는 배선 선폭이 상대적으로 작은 영역을 제1 DC 영역, 상대적으로 큰 영역을 제2 DC 영역으로 정의하기로 한다. 또한, 본 발명의 간명한 설명을 위하여 두 종류의 배선 선폭을 도시하였으나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 즉, 두 가지 이상의 배선 선폭을 가지는 복수의 DC 영역에도 본 발명이 적용될 수 있음은 자명하다. 제1 DC 영역과 제2 DC 영역은 모두 셀 영역에 포함되거나, 또는 제1 DC 영역은 셀 영역에 포함되고 제2 DC 영역은 주변 영역에 포함될 수 있다. 또는, 제1 DC 영역과 제2 DC 영역은 셀 영역에 포함되고 DC 없는 영역은 주변 영역에 포함되거나, 또는 제1 DC 영역은 셀 영역에 포함되고 제2 DC 영역 및 DC 없는 영역은 주변 영역에 포함될 수 있다. 상술한 셀 영역에는, 예를 들어, 트랜지스터와 캐패시터로 이루어진 디램 셀의 어레이 또는 SONOS와 같은 비휘발성 메모리 셀의 어레이와 같은 소자(DC1)가 소자층(120)에 포함될 수 있다. 주변 영역에는, 예를 들면 상기 디램 셀의 어레이 또는 비휘성 메모리 셀의 어레이를 구동시키는 구동 회로 또는 데이터 처리를 위한 논리 회로와 같은 소자(DC2)가 소자층(120)을 구성할 수 있다.
이어서, 절연막(130) 상에, 제1 DC 및 제2 영역에 콘택을 형성하기 위한 제1 마스크 패턴(140)을 형성한다. 제1 마스크 패턴(140)은 상기 콘택을 한정하기 위 한 제1 DC 영역 상의 제1 콘택 패턴부 및 제1 콘택 패턴부에 비하여 작은 패턴 밀도를 갖는 제2 DC 영역 상의 제2 콘택 패턴부를 포함한다. 또한, 제1 마스크 패턴(140)은 선택적으로 상기 제1 콘택 패턴부와 동일한 패턴 밀도를 갖는 DC 없는 영역 상의 더미 패턴부를 포함할 수 있다. 상기 제1 콘택 패턴부의 제1 패턴간격(d1)에 비하여 상기 제2 콘택 패턴부의 제2 패턴간격(d2)는 작게 형성하는 것이 바람직하며, 이에 대하여는 하기에서 상세하게 설명하기로 한다. 상기 더미 패턴부의 제3 패턴간격(d3)는 제1 패턴간격(d1)과 동일하거나, 또는 제2 패턴간격(d2)과 동일할 수 있으나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 또한, 상기 제1 콘택 패턴부, 제2 콘택 패턴부, 및 더미 패턴부를 구성하는 패턴의 폭은 서로 동일할 수도 있다. 그러나, 이는 예시적이며, 반드시 이에 한정되는 것은 아니다. 또한, 제 1 마스크 패턴(400)은 절연막(300)과 식각 선택비를 갖는 물질로서, 예를 들면 폴리실리콘을 포함할 수 있다.
또한, 식각 마스크로서 제1 마스크 패턴(140)을 사용하여, 절연막(130)을 소정의 두께만큼 식각하여 리세스 영역(R)을 형성할 수 있다. 선택적으로는, 제1 마스크 패턴(140)을 형성하기 위한 패터닝 공정에서, 절연막(130)까지 과식각함으로써, 절연막(130) 상에 리세스 영역(R)을 형성할 수도 있다. 그 결과, 후술하는 희생층(150)이 절연막(130)의 리세스 영역(R)에 매립되어, 제 1 마스크 패턴(140)의 높이와 동일한 높이를 갖는 제 2 마스크 패턴(160)이 형성될 수 있다.
도 2b를 참조하면, 제1 마스크 패턴(140) 및 절연막(130)의 리세스 영역(R) 상에 제1 마스크 패턴(140)과 식각 선택비를 갖는 희생층(150)을 형성한다. 희생 층(150)의 두께에 의해 절연막(300) 내에 형성될 콘택의 폭이 한정될 수 있다. 제1 DC 영역의 희생층(150)의 상부 및 선택적으로 DC 없는 영역의 희생층(150)의 상부에 홈(G)이 형성된다. 그러나, 제2 DC 영역의 희생층(150)의 상부에는 홈이 형성되지 않는다. 즉, 상술한 바와 같이 제2 DC 영역의 제1 마스크 패턴(140)은 희생층(150)에 의하여 완전히 매립될 수 있도록 제1 마스크 패턴(140)의 제2 패턴간격(d2)을 선택하여야 한다. 이는 이후에 형성되는 제2 DC 영역의 DC 콘택 배선의 폭과 직접적으로 상관된다. 즉, 제2 DC 영역의 DC 콘택 배선의 폭이 넓은 수록 제2 패턴간격(d2)이 넓어지지만 제1 DC 영역이나 DC 없는 영역의 희생층(150)의 상부에 형성되는 홈(G)이 형성되지 않도록 하여야 한다. 희생층(150)은 예를 들면, 제1 마스크 패턴(140)과 식각 선택비를 갖는 물질을 포함하며, 예를 들어 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 복합막을 포함할 수 있다. 이와 같은 희생층(150)은 우수한 스텝 커버리지 특성을 제공할 수 있는 원자층 기상증착(atomic layer deposition; ALD) 공정에 의해 형성될 수 있다.
도 2c를 참조하면, 희생층(150) 상에 홈(G)을 매립하는 제2 마스크 패턴(160)을 형성한다. 이를 예시적으로 설명하면, 홈(G)을 매립하도록 희생층(150) 상에 폴리실리콘층을 증착한 후, 홈(G)을 매립하는 상기 폴리실리콘층의 높이가 제1 마스크 패턴(140)의 높이와 동일할 때까지 플라즈마를 이용한 에치백(etch-back) 또는 케미칼(chemical)을 이용한 습식 식각을 수행하여, 제2 마스크 패턴(160)을 형성할 수 있다. 상술한 바와 같이, 제2 DC 영역에는 희생층(150)에 홈(G)이 형성되지 않으므로 제2 마스크 패턴(160)이 형성되지 않는다. 또한, 제2 마스크 패 턴(160)은 희생층(150)과 식각 선택비를 갖는 물질을 포함하며, 예를 들어 폴리실리콘을 포함할 수 있다.
도 2d를 참조하면, 희생층(150) 및 제2 마스크 패턴(160) 상에 제1 DC 영역과 제2 DC 영역 상에 콘택이 형성될 영역을 노출시키는 제3 마스크 패턴(170)을 형성한다. 제3 마스크 패턴(170)은 예를 들어 포토레지스트를 사용할 수 있다.
도 2e를 참조하면, 제3 마스크 패턴(170)을 식각마스크로 사용하여, 제1 DC 영역에는 제1 콘택홀(V1), 및 제2 DC 영역에는 제2 콘택홀(V2)을 절연막(130) 내에 형성한다. 제1 및 제2 콘택홀(V1, V2)은 DC 콘택을 형성하기 위하여 소자층(120)까지 연장될 수 있다. 상술한 바와 같이, 희생층(150)과 절연막(130)이 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 복합막을 포함하고, 제1 마스크 패턴(140)과 제2 마스크 패턴(160)이 폴리실리콘막을 포함하는 경우, 제1 마스크 패턴(140)과 제2 마스크 패턴(160)에 대하여 희생층(150)과 절연막(130)만을 선택적으로 제거할 수 있다.
도 2f를 참조하면, 제3 마스크 패턴(170)을 제거하고, 제1 및 제2 콘택홀(V1, V2)을 매립하는 도전층(180)을 형성한다. 이어서, 절연막(130) 내에 점선으로 표시한 수준(점선 F-F로 도시됨C)까지, 화학기계적연마(chemical mechanical polishing, CMP) 공정을 수행한다. 이와 같은 평탄화 공정에 의해 절연층을 관통하여 소자층에 연결되는 DC 콘택이 제공될 수 있다. 도시된 바와 같이, 제1 및 제2 콘택홀(V1, V2)이 폭이 서로 상이한 경우에도 하나의 패터닝 공정으로 형성할 수 있다. 제2 콘택홀(V1)의 두께는 상기 제1 마스크 패턴(140)의 제2 패턴간격(d2)를 조절하여 원하는 크기를 갖도록 할 수 있다.
본 발명의 실시예에 따르면, DC 콘택의 두께 또는 폭이 동일하지 않거나, DC 콘택이 형성되지 않은 영역, 예를 들어 셀 영역과 주변 영역에서의 제1 마스크 패턴(140), 제2 마스크 패턴(160), 및 희생층(150)으로 이루어지는 물질층이 동일한 패턴 밀도를 가질 수 있다. 상술한 화학기계적연마 공정이 거치는 중간 경로(점선 A-A로 도시됨)에서 물질층의 밀도가 동일하거나 또는 그 차이가 크지 않으므로, 선택비가 서로 다른 물질이 셀 영역과 주변 영역에 각각 존재하여도 셀 영역과 주변 영역에서 균일한 연마 속도를 확보할 수 있다. 따라서, 본 발명에 따르면 화학기계적연마 공정시 셀 영역과 주변 영역 사이에 단차의 발생을 감소할 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 반도체 소자의 콘택 형성 방법은, 평탄화 공정에 의해 콘택을 형성하는 자기정렬 이중패터닝 방법에 있어서, DC 콘택의 두께 또는 폭이 동일하지 않거나, DC 콘택이 형성되지 않은 영역을 하나의 마스크를 사용하여 동시에 패터닝할 수 있다. 또한, DC 콘택의 두께 또는 폭이 상이한 영역 상의 콘택 패턴부의 패턴 밀도를 근접하게 형성할 수 있으며, 또한 DC 콘택이 형성되지 않는 영역의 패턴 밀도 또한 동일하게 형성할 수 있다. 이에 따라, 본 발명에 따르면, 평탄화 공정 시, DC 콘택의 두께 또는 폭이 동일하지 않거나, DC 콘택이 형성되지 않은 영역에서 균일한 연마 속도를 확보함으로써 평탄화 공정시 나타나는 단차 발생을 감소시킬 수 있다.

Claims (10)

  1. 서로 선 폭이 다른 제1 DC(direct contact) 영역과 제2 DC 영역을 구비하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에, 소자층 및 상기 소자층을 절연시키는 절연막을 형성하는 단계;
    상기 절연막 상에, 상기 제1 DC 영역 상의 제1 콘택 패턴부 및 상기 제1 콘택 패턴부에 비하여 작은 패턴 밀도를 갖는 상기 제2 DC 영역 상의 제2 콘택 패턴부를 포함하는 제 1 마스크 패턴을 형성하는 단계;
    상기 제 1 마스크 패턴이 형성된 절연막 상에, 상기 소자층에 연결될 콘택의 폭을 한정하는 두께를 가지며, 상기 제1 DC 영역에 대응하는 상부에 홈을 갖는 희생층을 형성하는 단계;
    상기 희생층의 상기 홈을 매립하는 제 2 마스크 패턴을 형성하는 단계;
    상기 희생층 및 상기 제 2 마스크 패턴 상에, 상기 제1 DC 영역 및 제2 DC 영역의 콘택이 형성될 영역을 노출시키는 제 3 마스크 패턴을 형성하는 단계;
    상기 제 3 마스크 패턴을 식각 마스크로서 사용하여, 상기 희생층의 노출된 부분 및 상기 희생층의 상기 노출된 부분의 하부에 배치된 상기 절연막 부분을 연속적으로 식각하여, 상기 제1 DC 영역 및 제2 DC 영역의 절연막 내에 각각 제1 및 제2 콘택홀을 형성하는 단계;
    상기 제 3 마스크 패턴을 제거하는 단계;
    상기 제1 및 제2 콘택홀이 형성된 반도체 기판 상에, 상기 제1 및 제2 콘택홀을 매립하는 도전층을 형성하는 단계; 및
    상기 절연막의 일정한 높이까지 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  2. 서로 선 폭이 다른 제1 DC 영역과 제2 DC 영역, 및 DC 없는 영역을 구비하는 반도체 기판을 제공하는 단계;
    상기 반도체 기판 상에, 소자층 및 상기 소자층을 절연시키는 절연막을 형성하는 단계;
    상기 절연막 상에, 상기 제1 DC 영역 상의 제1 콘택 패턴부, 상기 제1 콘택 패턴부에 비하여 작은 패턴 밀도를 갖는 상기 제2 DC 영역 상의 제2 콘택 패턴부, 및 상기 제1 콘택 패턴부와 동일한 패턴 밀도를 갖는 상기 DC 없는 영역 상의 더미 패턴부를 포함하는 제 1 마스크 패턴을 형성하는 단계;
    상기 제 1 마스크 패턴이 형성된 절연막 상에, 상기 소자층에 연결될 콘택의 폭을 한정하는 두께를 가지며, 상기 제1 DC 영역 및 상기 DC 없는 영역에 대응하는 상부에 홈을 갖는 희생층을 형성하는 단계;
    상기 희생층의 상기 홈을 매립하는 제 2 마스크 패턴을 형성하는 단계;
    상기 희생층 및 상기 제 2 마스크 패턴 상에, 상기 제1 DC 영역 및 제2 DC 영역의 콘택이 형성될 영역을 노출시키는 제 3 마스크 패턴을 형성하는 단계;
    상기 제 3 마스크 패턴을 식각 마스크로서 사용하여, 상기 희생층의 노출된 부분 및 상기 희생층의 상기 노출된 부분의 하부에 배치된 상기 절연막 부분을 연속적으로 식각하여, 상기 제1 DC 영역 및 제2 DC 영역의 절연막 내에 각각 제1 및 제2 콘택홀을 형성하는 단계;
    상기 제 3 마스크 패턴을 제거하는 단계;
    상기 제1 및 제2 콘택홀이 형성된 반도체 기판 상에, 상기 제1 및 제2 콘택홀을 매립하는 도전층을 형성하는 단계; 및
    상기 절연막의 일정한 높이까지 평탄화 공정을 수행하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  3. 제1 또는 제2 항에 있어서, 상기 제 2 마스크 패턴을 형성하는 단계는,
    상기 희생층 상에 상기 홈을 매립하는 제 2 마스크 패턴층을 형성하는 단계; 및
    상기 제 1 마스크 패턴의 높이와 동일할 때까지 상기 제 2 마스크 패턴층을 식각하는 단계를 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  4. 제1 항에 있어서, 상기 제1 DC 영역과 상기 제2 DC 영역은 모두 셀 영역에 포함되거나, 또는 상기 제1 DC 영역은 셀 영역에 포함되고 상기 제2 DC 영역은 주변 영역에 포함되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  5. 제2 항에 있어서, 상기 제1 DC 영역과 상기 제2 DC 영역은 셀 영역에 포함되 고 상기 DC 없는 영역은 주변 영역에 포함되거나, 또는 상기 제1 DC 영역은 셀 영역에 포함되고 상기 제2 DC 영역 및 상기 DC 없는 영역은 주변 영역에 포함되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  6. 제1 또는 제2 항에 있어서, 상기 절연막 및 상기 희생층은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물, 또는 이들의 복합막을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  7. 제1 또는 제2 항에 있어서, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 상기 희생층에 대하여 식각 선택비를 갖는 물질로 이루어진 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  8. 제 7 항에 있어서, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 폴리실리콘을 포함하는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  9. 제1 또는 제2 항에 있어서, 상기 희생층은 원자층 기상증착법에 의하여 형성되는 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
  10. 제1 또는 제2 항에 있어서, 상기 콘택홀은 DC 콘택을 형성하기 위하여 소자층까지 연장된 것을 특징으로 하는 반도체 소자의 콘택 형성 방법.
KR1020070013802A 2007-02-09 2007-02-09 반도체 소자의 콘택 형성 방법 KR20080074529A (ko)

Priority Applications (1)

Application Number Priority Date Filing Date Title
KR1020070013802A KR20080074529A (ko) 2007-02-09 2007-02-09 반도체 소자의 콘택 형성 방법

Applications Claiming Priority (1)

Application Number Priority Date Filing Date Title
KR1020070013802A KR20080074529A (ko) 2007-02-09 2007-02-09 반도체 소자의 콘택 형성 방법

Publications (1)

Publication Number Publication Date
KR20080074529A true KR20080074529A (ko) 2008-08-13

Family

ID=39883846

Family Applications (1)

Application Number Title Priority Date Filing Date
KR1020070013802A KR20080074529A (ko) 2007-02-09 2007-02-09 반도체 소자의 콘택 형성 방법

Country Status (1)

Country Link
KR (1) KR20080074529A (ko)

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942074B1 (ko) * 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR20110028971A (ko) * 2009-09-14 2011-03-22 삼성전자주식회사 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법
US8802551B1 (en) 2013-02-21 2014-08-12 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using voids in a sacrificial layer
US9159560B2 (en) 2013-02-07 2015-10-13 Samsung Electronics Co., Ltd. Methods of forming hole patterns of semiconductor devices
CN112701034A (zh) * 2020-12-25 2021-04-23 上海华力集成电路制造有限公司 栅极的制造方法

Cited By (8)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100942074B1 (ko) * 2007-12-27 2010-02-12 주식회사 하이닉스반도체 반도체 소자의 미세 패턴 형성 방법
KR20110028971A (ko) * 2009-09-14 2011-03-22 삼성전자주식회사 사이즈가 구별되는 2종의 콘택 홀을 1회 포토 공정으로 형성하는 반도체 소자의 제조방법
US8309460B2 (en) 2009-09-14 2012-11-13 Samsung Electronics Co., Ltd. Methods of manufacturing semiconductor devices
US9159560B2 (en) 2013-02-07 2015-10-13 Samsung Electronics Co., Ltd. Methods of forming hole patterns of semiconductor devices
US8802551B1 (en) 2013-02-21 2014-08-12 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using voids in a sacrificial layer
US9129903B2 (en) 2013-02-21 2015-09-08 Samsung Electronics Co., Ltd. Methods of fabricating a semiconductor device using voids in a sacrificial layer
CN112701034A (zh) * 2020-12-25 2021-04-23 上海华力集成电路制造有限公司 栅极的制造方法
CN112701034B (zh) * 2020-12-25 2024-04-26 上海华力集成电路制造有限公司 栅极的制造方法

Similar Documents

Publication Publication Date Title
KR100817090B1 (ko) 반도체 소자의 제조 방법
US6709972B2 (en) Methods for fabricating semiconductor devices by forming grooves across alternating elongated regions
KR101920536B1 (ko) 반도체 디바이스 및 그 제조 방법
US8216938B2 (en) Method for forming semiconductor device
US8574988B2 (en) Method for forming semiconductor device
KR20080074529A (ko) 반도체 소자의 콘택 형성 방법
US7846825B2 (en) Method of forming a contact hole and method of manufacturing a semiconductor device having the same
US20080081463A1 (en) Method for fabricating storage node contact in semiconductor device
KR100568452B1 (ko) 얼라인먼트 키를 갖는 반도체 소자의 제조방법 및 그에의하여 제조된 반도체 소자.
KR100791012B1 (ko) 반도체 소자의 콘택 형성 방법
KR100618805B1 (ko) 선택적 에피택셜 성장법을 이용한 반도체 소자의 자기정렬된 컨택 패드 형성방법
KR100390838B1 (ko) 반도체 소자의 랜딩 플러그 콘택 형성방법
US20230386836A1 (en) Methods of forming patterns using hard mask
US8030203B2 (en) Method of forming metal line of semiconductor device
KR100871369B1 (ko) 반도체소자의 제조방법
KR20110026757A (ko) 반도체 소자 및 그의 형성 방법
KR100382545B1 (ko) 반도체 소자의 제조방법
KR100955263B1 (ko) 반도체 소자의 제조방법
KR100506050B1 (ko) 반도체소자의 콘택 형성방법
KR20010005303A (ko) 자기정렬적인 콘택 형성방법
US7790619B2 (en) Method for fabricating semiconductor device having narrow channel
KR100799123B1 (ko) 반도체 소자의 높은 종횡비를 갖는 콘택 플러그 형성 방법
KR20030049479A (ko) 다마신 기법으로 비트라인을 형성하는 반도체 소자의 제조방법
KR20040024685A (ko) 매립형 비트라인을 구비한 반도체 소자의 제조 방법
KR20080069428A (ko) 반도체 소자의 제조방법

Legal Events

Date Code Title Description
A201 Request for examination
E701 Decision to grant or registration of patent right
NORF Unpaid initial registration fee