KR100791012B1 - 반도체 소자의 콘택 형성 방법 - Google Patents
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- 238000004519 manufacturing process Methods 0.000 title 1
- 238000000034 method Methods 0.000 claims abstract description 55
- 230000002093 peripheral effect Effects 0.000 claims abstract description 33
- 239000004065 semiconductor Substances 0.000 claims abstract description 23
- 239000000758 substrate Substances 0.000 claims abstract description 14
- 238000005530 etching Methods 0.000 claims abstract description 8
- 229910021420 polycrystalline silicon Inorganic materials 0.000 claims description 9
- 229920005591 polysilicon Polymers 0.000 claims description 9
- 239000000463 material Substances 0.000 claims description 7
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 claims description 6
- 229910052814 silicon oxide Inorganic materials 0.000 claims description 6
- 238000007740 vapor deposition Methods 0.000 claims description 2
- 238000005498 polishing Methods 0.000 abstract description 7
- 239000010410 layer Substances 0.000 description 101
- 238000000059 patterning Methods 0.000 description 8
- 239000000126 substance Substances 0.000 description 8
- 229920002120 photoresistant polymer Polymers 0.000 description 6
- 238000007517 polishing process Methods 0.000 description 6
- 238000013461 design Methods 0.000 description 3
- 239000011229 interlayer Substances 0.000 description 3
- 238000000206 photolithography Methods 0.000 description 3
- 238000000231 atomic layer deposition Methods 0.000 description 2
- 238000012545 processing Methods 0.000 description 2
- 239000003990 capacitor Substances 0.000 description 1
- 238000000151 deposition Methods 0.000 description 1
- 238000011161 development Methods 0.000 description 1
- 239000006185 dispersion Substances 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 238000012986 modification Methods 0.000 description 1
- 230000004048 modification Effects 0.000 description 1
- 230000000149 penetrating effect Effects 0.000 description 1
- 238000001020 plasma etching Methods 0.000 description 1
- 229920000642 polymer Polymers 0.000 description 1
- 238000003860 storage Methods 0.000 description 1
- 238000006467 substitution reaction Methods 0.000 description 1
- 238000001039 wet etching Methods 0.000 description 1
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
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- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76897—Formation of self-aligned vias or contact plugs, i.e. involving a lithographically uncritical step
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- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
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- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31144—Etching the insulating layers by chemical or physical means using masks
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76838—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the conductors
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- H—ELECTRICITY
- H10—SEMICONDUCTOR DEVICES; ELECTRIC SOLID-STATE DEVICES NOT OTHERWISE PROVIDED FOR
- H10B—ELECTRONIC MEMORY DEVICES
- H10B12/00—Dynamic random access memory [DRAM] devices
- H10B12/01—Manufacture or treatment
- H10B12/09—Manufacture or treatment with simultaneous manufacture of the peripheral circuit region and memory cells
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- Computer Hardware Design (AREA)
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Abstract
본 발명은 자기정렬 이중패터닝 방법에 의한 반도체 소자의 콘택 형성 방법에 관한 것이다. 본 발명의 일실시예에 따른 반도체 소자의 콘택 형성 방법은, 셀 영역 및 주변 영역을 구비하는 반도체 기판을 제공하는 단계; 반도체 기판 상에, 소자층 및 소자층을 절연시키는 절연막을 형성하는 단계; 절연막 상에, 셀 영역 상의 콘택 패턴부 및 콘택 패턴부와 동일한 패턴 밀도를 갖는 주변 영역 상의 더미 패턴부를 포함하는 제 1 마스크 패턴을 형성하는 단계; 제 1 마스크 패턴이 형성된 절연막 상에, 소자층에 연결될 콘택의 폭을 한정하는 두께를 가지며, 상부에 홈을 갖는 희생층을 형성하는 단계; 희생층의 홈을 매립하는 제 2 마스크 패턴을 형성하는 단계; 희생층 및 상기 제 2 마스크 패턴 상에, 셀 영역의 콘택이 형성될 영역을 노출시키는 제 3 마스크 패턴을 형성하는 단계; 식각 마스크로서 제 3 마스크 패턴을 사용하여, 제 1 희생층의 노출된 부분 및 희생층의 노출된 부분의 하부에 배치된 절연막 부분을 연속적으로 식각하여, 절연막 내에 콘택홀을 형성하는 단계; 제 3 마스크 패턴을 제거하는 단계; 콘택홀이 형성된 반도체 기판 상에, 콘택홀을 매립하는 도전층을 형성하는 단계; 및 절연막의 소정 높이까지 평탄화 공정을 수행하는 단계를 포함한다.
DC(direct contact) 콘택, 플래시 메모리, 자기정렬 이중패터닝(self aligned double patterning; SADP)
Description
도 1a 내지 도 1d는 일반적인 자기정렬 이중 패터닝 방법에 관한 콘택 형성 방법을 도시하는 사시도이다.
도 2a 및 도 2b는 콘택홀을 도시하기 위하여 각각 도 1d의 선(ⅡA-ⅡA') 및 선(ⅡB-ⅡB')을 따라 절취한 단면도이다.
도 3a 및 도 3b는 각각 도 2a 및 도 2b에 도시된 콘택홀로부터 얻어진 콘택의 형성 방법을 도시하는 단면도이다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 콘택 형성 방법을 도시하는 사시도이다.
도 5a 및 도 5b는 콘택홀을 도시하기 위하여 각각 도 4d의 선(ⅤA-ⅤA') 및 선(ⅤB-ⅤB')을 따라 절취한 단면도이다.
도 6a 및 도 6b는 각각 도 5a 및 도 5b에 도시된 콘택홀로부터 얻어진 콘택의 형성 방법을 도시하는 단면도이다.
* 도면의 주요부분에 대한 부호의 설명 *
100: 반도체 기판 200: 소자층
300: 절연층 400: 제 1 마스크 패턴
500: 희생층 600: 제 2 마스크 패턴
700: 제 3 마스크 패턴 800: 도전층
본 발명은 반도체 소자의 콘택 형성 방법에 관한 것으로서, 더욱 상세하게는, 자기정렬 이중패터닝(self aligned double patterning; SADP) 방법에 의한 콘택 형성 방법에 관한 것이다.
최근 반도체 집적 기술의 발전에 의한 디자인 룰의 축소에 의하여, 디램 또는 플래시 메모리와 같은 반도체 메모리 소자의 기억 용량은 수 Gb에 달하고 있다. 디자인 룰의 축소에 따라 이들 반도체 메모리 소자의 배선 구조는 더욱 복잡해지고 있으며, 절연 구조인 층간 절연막의 두께는 점차 증가하고 있는 추세이다.
현재 디자인 룰의 축소에 따라 포토리소그래피 공정에서 ArF를 이용한 공정이 필수적으로 요구되고 있으며, 이러한 ArF 공정에서 사용되는 포토레지스트층의 두께는 고정밀 미세 패터닝을 위하여 점차적으로 감소되고 있다. 그에 따라, ArF 공정에 기초한 포토리소그래피 공정에 의해 두꺼운 층간 절연막을 관통하는 미세 콘택을 형성하는 것은 점점 어려워 질 것으로 예상된다. 이와 같이 두꺼운 층간 절연막 내에 미세 콘택을 형성할 수 있는 기술로서, 포토리소그래피 공정을 대체할 수 있는 자기정렬 이중패터닝 방법이 제안되었다.
도 1a 내지 도 1d는 일반적인 자기정렬 이중 패터닝 방법에 관한 콘택 형성 방법을 도시하는 사시도이다.
도 1a를 참조하면, 셀 영역 및 주변 영역을 구비하는 반도체 기판(10) 상에 소자층(20) 및 소자층(20)을 절연시키는 절연막(30)을 형성한다. 소자층(20)은 예를 들면, 셀 영역에 형성된 디램 셀의 어레이 또는 비휘발성 메모리 셀의 어레이와 같은 소자(D1)와 주변 영역에 형성된 상기 디램 셀의 어레이 또는 비휘성 메모리 셀의 어레이를 구동시키는 구동 회로 또는 이를 처리하는 논리 회로와 같은 소자(D2)로 이루어질 수 있다.
이후, 절연막(30) 상에 콘택을 형성하기 위하여 제 1 마스크 패턴(40)을 형성한다. 제 1 마스크 패턴(40)은 셀 영역에 DC(direct contact) 콘택을 형성하기 패턴 밀도를 갖는다. 도시된 바와 같이, 제 1 마스크 패턴(40)에서는, 셀 영역의 패턴 형상과 주변 영역의 패턴 형상이 상이하여, 셀 영역의 패턴 밀도와 주변 영역의 패턴 밀도가 상이하다.
도 1b를 참조하면, 제 1 마스크 패턴(40)이 형성된 절연막(30) 상에 제 1 마스크 패턴(40)과 식각 선택비를 갖는 희생층(50)을 증착한다. 희생층(50)의 두께는 후술하는 DC 콘택의 폭을 한정하며, 희생층(50)의 상부에 홈(G)이 형성된다.
도 1c를 참조하면, 희생층(50)의 홈(G)을 매립하도록, 희생층(50) 상에 폴리실리콘으로 이루어진 제 2 마스크 패턴층을 증착하고 평탄화하여, 제 2 마스크 패턴(60)을 형성한다.
도 1d를 참조하면, 이후, 희생층(50) 및 제 2 마스크 패턴(60) 상에 셀 영역의 콘택이 형성될 영역을 노출시키는 포토레지스트 패턴(70)을 형성한다. 다음으로, 식각마스크로서 포토레지스트 패턴(70)을 사용하여, 노출된 영역의 희생층 및 희생층 하부의 절연막(30) 일부를 제거함으로써, DC 콘택을 위한 콘택홀(V)을 형성한다.
도 2a 및 도 2b는 콘택홀을 도시하기 위하여 각각 도 1d의 선(ⅡA-ⅡA') 및 선(ⅡB-ⅡB')을 따라 절취한 단면도이다. 도 2a 및 도 2b를 참조하면, 포토레지스트 패턴(70)에 의해 노출된 셀 영역의 절연막(30) 내에 소자층(20)까지 연장된 콘택홀(V)이 형성된다.
도 3a 및 도 3b는 각각 도 2a 및 도 2b에 도시된 콘택홀(V)로부터 얻어진 콘택의 형성 방법을 도시하는 단면도이다.
도 3a 및 도 3b를 참조하면, DC 콘택을 위한 콘택홀(V)을 형성한 후 포토레지스트 패턴(70)을 제거하고, 콘택홀(V)을 매립하는 도전층(80)을 형성한다.
절연막(30) 내에 점선으로 표시한 수준(FC)까지, 화학기계적연마 공정을 수행하여, 도전층(80)과 희생층(50), 제 1 마스크 패턴(40), 제 2 마스크 패턴(60) 및 절연막(30)의 일부를 제거할 수 있다. 이와 같은 평탄화 공정에 의해 절연층을 관통하여 소자층에 연결되는 DC 콘택이 제공된다.
상술한 바와 같이, 화학기계적연마에 의한 평탄화 공정에 의해 DC 콘택을 형성하는 경우, 도 3a 도시된 바와 같이 도전층(80)이 연마된 후, 화학기계적연마 공정이 진행되는 과정인 일정 수준(IC)을 고려할 때, 노출된 셀 영역과 주변 영역의 패턴층의 밀도가 상이하다. 즉, 셀 영역은 주변 영역에 비하여 희생층(50)이 제 1 마스크 패턴(40)및 제 2 마스크 패턴(60)보다 더 많이 존재한다.
콘택홀(V)이 형성된 반도체 기판(10)의 대부분의 영역이 도 3a와 같은 단면 을 가지므로, 평탄화 공정시 희생층(50)과 제 1 마스크 패턴(60) 및 제 2 마스크 패턴(60)의 식각 선택비에 의해 셀 영역과 주변 영역에 단차가 발생할 수 있다. 예를 들어, 제 1 마스크 패턴(40) 및 제 2 마스크 패턴(60)이 폴리실리콘이고, 희생층(50)이 실리콘 산화막인 경우, 이들 사이의 연마 선택비가 존재하므로, 폴리실리콘을 식각하는 연마 공정시 셀 영역보다 주변 영역이 더 많이 식각될 수 있다.
그에 따라, 셀 영역과 주변 영역 사이에 단차가 발생할 수 있다. 이와 같은 단차는 셀 영역과 페리 영역의 경계면에 형성되는 소자 성능에 대하여 산포를 초래하는 문제점이 있다.
따라서, 본 발명이 이루고자 하는 기술적 과제는, 화학기계적연마 공정에 의해 DC 콘택을 형성하는 자기정렬 이중패터닝 방법에 있어서, 셀 영역과 주변 영역에 형성되는 제 1 마스크 패턴, 제 2 마스크 패턴과 제 2 절연막의 패턴 밀도차에 의해 발생하는 셀 영역과 주변 영역에 초래되는 불균일을 방지할 수 있는 반도체 소자의 콘택 형성 방법을 제공하는 것이다.
상기 기술적 과제를 달성하기 위한 본 발명의 일실시예에 따른 반도체 소자의 콘택 형성 방법은, 셀 영역 및 주변 영역을 구비하는 반도체 기판을 제공하는 단계; 상기 반도체 기판 상에, 소자층 및 상기 소자층을 절연시키는 절연막을 형성하는 단계; 상기 절연막 상에, 상기 셀 영역 상의 콘택 패턴부 및 상기 콘택 패턴부와 동일한 패턴 밀도를 갖는 상기 주변 영역 상의 더미 패턴부를 포함하는 제 1 마스크 패턴을 형성하는 단계; 상기 제 1 마스크 패턴이 형성된 절연막 상에, 상기 소자층에 연결될 콘택의 폭을 한정하는 두께를 가지며, 상부에 홈을 갖는 희생층을 형성하는 단계; 상기 희생층의 상기 홈을 매립하는 제 2 마스크 패턴을 형성하는 단계; 상기 희생층 및 상기 제 2 마스크 패턴 상에, 상기 셀 영역의 콘택이 형성될 영역을 노출시키는 제 3 마스크 패턴을 형성하는 단계; 식각 마스크로서 상기 제 3 마스크 패턴을 사용하여, 상기 제 1 희생층의 노출된 부분 및 상기 희생층의 상기 노출된 부분의 하부에 배치된 상기 절연막 부분을 연속적으로 식각하여, 상기 절연막 내에 콘택홀을 형성하는 단계; 상기 제 3 마스크 패턴을 제거하는 단계; 상기 콘택홀이 형성된 반도체 기판 상에, 상기 콘택홀을 매립하는 도전층을 형성하는 단계; 및 상기 절연막의 소정 높이까지 평탄화 공정을 수행하는 단계를 포함한다.
본 발명의 일부 실시예에 있어서, 상기 절연막 및 상기 희생층은 실리콘 산화물일 수 있다. 또한, 본 발명의 일부 실시예들에 있어서, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 상기 희생층에 대하여 식각 선택비를 갖는 물질로 이루어질 수 있다. 예를 들면, 상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 폴리실리콘일 수 있다. 본 발명의 일부 실시예에 있어서, 상기 희생층은 원자층 기상증착법에 의하여 형성될 수 있다. 상기 콘택홀은 DC 콘택을 형성하기 위하여 소자층까지 연장될 수 있다.
본 발명의 실시예에 따른 반도체 소자의 콘택 형성 방법은, 절연막 상에, 셀 영역 상의 콘택 패턴부 및 상기 콘택 패턴부와 동일한 패턴 밀도를 갖는 주변 영역 상의 더미 패턴부를 포함하는 제 1 마스크 패턴을 형성함으로써, 셀 영역과 주변 영역에 동일한 패턴 밀도를 제공할 수 있다. 이로 인하여, 본 발명에 따르면, 상기 평탄화 공정시, 셀 영역과 주변 영역에서 균일한 연마 속도를 확보함으로써 평탄화 공정시 나타나는 셀 영역과 주변 영역 사이의 단차 발생을 감소시킬 수 있다.
이하, 첨부된 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다.
본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이며, 하기 실시예는 여러 가지 다른 형태로 변형될 수 있으며, 본 발명의 범위가 하기 실시예에 한정되는 것은 아니다. 이하의 설명에서 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 제3의 층이 게재될 수도 있다. 또한, 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 위하여 과장된 것이며, 도면상에서 동일 부호는 동일한 요소를 지칭한다. 본 명세서에서 사용된 바와 같이, 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 제 1, 제 2 등의 용어가 다양한 부재, 부품, 영역, 층들 및/또는 부분들을 설명하기 위하여 사용되지만, 이들 부재, 부품, 영역, 층들 및/또는 부분들은 이들 용어에 의해 한정되어서는 안됨은 자명하다. 이들 용어는 하나의 부재, 부품, 영역, 층 또는 부분을 다른 영역, 층 또는 부분과 구별하기 위하여만 사용된다. 따라서, 이하 상술할 제 1 부재, 부품, 영역, 층 또는 부분은 본 발명 의 가르침으로부터 벗어나지 않고서도 제 2 부재, 부품, 영역, 층 또는 부분을 지칭할 수 있다.
도 4a 내지 도 4d는 본 발명의 실시예들에 따른 콘택 형성 방법을 도시하는 사시도이다.
도 4a를 참조하면, 셀 영역 및 주변 영역을 구비하는 반도체 기판(100) 상에 소자층(200) 및 소자층(200)을 절연시키는, 예를 들면, 실리콘 산화물로 이루어진 절연막(300)을 형성한다. 예를 들면, 셀 영역에는, 트랜지스터와 캐패시터로 이루어진 디램 셀의 어레이 또는 SONOS와 같은 비휘발성 메모리 셀의 어레이와 같은 소자(D1)가 소자층(20)에 포함될 수 있다. 주변 영역에는, 예를 들면 상기 디램 셀의 어레이 또는 비휘성 메모리 셀의 어레이를 구동시키는 구동 회로 또는 데이터 처리를 위한 논리 회로와 같은 소자(D2)가 소자층(20)을 구성할 수 있다.
이후, 절연막(300) 상에, 셀 영역에 콘택을 형성하기 위한 제 1 마스크 패턴(400)을 형성한다. 제 1 마스크 패턴(400)은 상기 콘택을 한정하기 위한 셀 영역 상의 콘택 패턴부와 상기 콘택 패턴부와 동일한 패턴 밀도를 갖는 주변 영역 상의 더미 패턴부를 포함한다. 제 1 마스크 패턴(400)은 절연막(300)과 식각 선택비를 갖는 물질로서, 예를 들면 폴리실리콘으로 이루어질 수 있다.
상기 더미 패턴부는 상기 콘택 패턴부와 동일한 패턴 밀도를 갖기 위하여, 상기 콘택 패턴부를 구성하는 패턴과 동일한 형상의 패턴을 가질 수 있다. 예를 들면, 도 4a에 도시된 바와 같이, 더미 패턴부는, 콘택 패턴부의 폭 및 간격과 동일한 폭 및 간격을 가질 수 있다.
도 4b를 참조하면, 식각 마스크로서 제 1 마스크 패턴(400)을 사용하여, 절연막(300)을 소정의 두께만큼 식각하여 리세스 영역(R)을 형성할 수 있다. 선택적으로는, 제 1 마스크 패턴(400)을 형성하기 위한 패터닝 공정시, 절연막(300)까지 과식각함으로써, 절연막(300) 상에 리세스 영역(R)을 형성할 수도 있다. 그 결과, 후술하는 희생층(500)이 절연막(300)의 리세스 영역(R)에 매립되어, 제 1 마스크 패턴(400)의 높이와 동일한 높이를 갖는 제 2 마스크 패턴(600)이 형성될 수 있다.
도 4c를 참조하면, 제 1 마스크 패턴(400) 및 절연막(300)의 리세스 영역 (R) 상에 제 1 마스크 패턴(400)과 식각 선택비를 갖는 희생층(500)을 소정의 두께로 형성한다. 그에 따라, 희생층(500)의 상기 두께에 의해 절연막(300) 내에 형성될 콘택의 폭이 한정될 수 있으며, 희생층(500)의 상부에는 홈(G)이 형성된다.
희생층(500)은 예를 들면, 제 1 마스크 패턴(400)과 식각 선택비를 갖는 물질로서, 실리콘 산화물로 이루어질 수 있다. 이와 같은 희생층(500)은 우수한 스텝 커버리지 특성을 제공할 수 있는 원자층 기상증착(atomic layer deposition; ALD) 공정에 의해 형성될 수 있다.
이후, 희생층(500) 상에 홈(G)을 매립하는 제 2 마스크 패턴(600)을 형성한다. 예를 들면, 먼저 홈을(G)을 매립하도록 희생층(500) 상에 폴리실리콘층을 증착한 후, 홈(G)을 매립하는 상기 폴리실리콘층의 높이가 제 1 마스크 패턴(400)의 높이와 동일할 때까지 플라즈마를 이용한 에치백 공정 또는 케미컬을 이용한 습식 식각을 수행함으로써, 제 2 마스크 패턴(600)이 형성될 수 있다.
도 4d를 참조하면, 희생층(500) 및 제 2 마스크 패턴(600) 상에 셀 영역 상 에 콘택이 형성될 영역을 노출시키는 제 3 마스크 패턴(700)을 형성한다. 제 3 마스크 패턴(700)으로서, 포토레지스트를 사용할 수 있다. 식각마스크로서, 제 3 마스크 패턴(700)을 사용하여, 절연막(300) 내에 콘택홀(V)을 형성한다.
도 5a 및 도 5b는 콘택홀을 도시하기 위하여 각각 도 4d의 선(ⅤA-ⅤA') 및 선(ⅤB-ⅤB')을 따라 절취한 단면도이다.
도 5a 및 도 5b를 참조하면, 제 3 마스크 패턴(700)에 의해 노출된 셀 영역의 절연막(300) 내에 소자층(200)에 연결된 콘택홀(V)이 형성된다. 노출된 셀 영역에서, 제 1 마스크 패턴(400)과 제 2 마스크 패턴(600)에 대하여, 희생층(500)과 희생층(500)의 하부에 배치된 절연막(300)이 선택적으로 식각됨으로써 콘택홀(V)이 형성될 수 있다. 콘택홀(V)은 DC 콘택을 형성하기 위하여 소자층까지 연장될 수 있다.
상술한 바와 같이, 희생층(500)과 절연막(300)이 실리콘 산화물로 이루어지고, 제 1 마스크 패턴(400)과 제 2 마스크 패턴(600)이 폴리실리콘막으로 이루어진 경우, 제 1 마스크 패턴(400)과 제 2 마스크 패턴(600)에 대하여 희생층(500)과 절연막(300)만을 선택적으로 제거할 수 있게 된다.
도 6a 및 도 6b는 각각 도 5a 및 도 5b에 도시된 콘택홀(V)로부터 얻어진 콘택의 형성 방법을 도시하는 단면도이다.
도 6a 및 도 6b를 참조하면, 상술한 바와 같이 콘택홀(V)을 형성한 후, 제 3 마스크 패턴(700)을 제거하고, 콘택홀(V)을 매립하는 도전층(800)을 형성한다. 이후, 절연막(300) 내에 점선으로 표시한 수준(FC)까지, 화학기계적연마 공정을 수행 한다. 이와 같은 평탄화 공정에 의해 절연층을 관통하여 소자층에 연결되는 DC 콘택이 제공될 수 있다.
본 발명의 실시예에 따르면, 도 6a에 도시된 바와 같이, 셀 영역과 주변 영역에서, 제 1 마스크 패턴 및 제 2 마스크 패턴 그리고 희생층으로 이루어지는 물질층이 동일한 패턴 밀도를 가질 수 있다. 반도체 기판 상의 대부분의 영역이 도 6a와 같은 단면을 가지므로, 화학기계적연마 공정이 거치는 중간 경로(IC)에서 물질층의 밀도가 동일하여 선택비가 서로 다른 물질이 셀 영역과 주변 영역에 각각 존재하여도 셀 영역과 주변 영역에서 균일한 연마 속도를 확보할 수 있다. 따라서, 본 발명에 따르면 화학기계적연마 공정시 셀 영역과 주변 영역 사이에 단차의 발생이 감소될 수 있다.
이상에서 설명한 본 발명이 전술한 실시예 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러가지 치환, 변형 및 변경이 가능하며, 본 발명이 특히 NAND 플래시 제품의 DC 콘택의 형성 방법으로서 응용될 수 있음은 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
본 발명의 반도체 소자의 콘택 형성 방법은, 평탄화 공정에 의해 콘택을 형성하는 자기정렬 이중패터닝 방법에 있어서, 셀 영역 상의 콘택 패턴부 및 상기 콘택 패턴부와 동일한 패턴 밀도를 갖는 주변 영역 상의 더미 패턴부를 포함하는 제 1 마스크 패턴을 형성함으로써, 셀 영역과 주변 영역에 동일한 패턴 밀도를 제공할 수 있다. 이로 인하여, 본 발명에 따르면, 평탄화 공정시, 셀 영역과 주변 영역에서 균일한 연마 속도를 확보함으로써 평탄화 공정시 나타나는 셀 영역과 주변 영역 사이의 단차 발생을 감소시킬 수 있다.
Claims (10)
- 셀 영역 및 주변 영역을 구비하는 반도체 기판을 제공하는 단계;상기 반도체 기판 상에, 소자층 및 상기 소자층을 절연시키는 절연막을 형성하는 단계;상기 절연막 상에, 상기 셀 영역 상의 콘택 패턴부 및 상기 콘택 패턴부와 동일한 패턴 밀도를 갖는 상기 주변 영역 상의 더미 패턴부를 포함하는 제 1 마스크 패턴을 형성하는 단계;상기 제 1 마스크 패턴이 형성된 절연막 상에, 상기 소자층에 연결될 콘택의 폭을 한정하는 두께를 가지며, 상부에 홈을 갖는 희생층을 형성하는 단계;상기 희생층의 상기 홈을 매립하는 제 2 마스크 패턴을 형성하는 단계;상기 희생층 및 상기 제 2 마스크 패턴 상에, 상기 셀 영역의 콘택이 형성될 영역을 노출시키는 제 3 마스크 패턴을 형성하는 단계;식각 마스크로서 상기 제 3 마스크 패턴을 사용하여, 상기 제 1 희생층의 노출된 부분 및 상기 희생층의 상기 노출된 부분의 하부에 배치된 상기 절연막 부분을 연속적으로 식각하여, 상기 절연막 내에 콘택홀을 형성하는 단계;상기 제 3 마스크 패턴을 제거하는 단계;상기 콘택홀이 형성된 반도체 기판 상에, 상기 콘택홀을 매립하는 도전층을 형성하는 단계; 및상기 절연막의 소정 높이까지 평탄화 공정을 수행하는 단계를 포함하는 반도 체 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 절연막 및 상기 희생층은 실리콘 산화물인 반도체 소자의 콘택 형성 방법.
- 제 2 항에 있어서,상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 상기 희생층에 대하여 식각 선택비를 갖는 물질로 이루어진 반도체 소자의 콘택 형성 방법.
- 제 3 항에 있어서,상기 제 1 마스크 패턴 및 상기 제 2 마스크 패턴은 폴리실리콘인 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 콘택 패턴부와 상기 더미 패턴부는 동일한 패턴 형상을 갖는 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 제 1 마스크 패턴을 형성하는 단계 이후에, 상기 제 1 마스크 패턴이 덮지 않는 상기 절연막 상에 리세스 영역을 형성하는 단계를 더 포함하는 반도체 소자의 콘택 형성 방법.
- 제 6 항에 있어서,상기 희생층은 상기 리세스 영역을 매립하는 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 희생층은 원자층 기상증착법에 의하여 형성되는 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서, 상기 제 2 마스크 패턴을 형성하는 단계는,상기 희생층 상에 상기 홈을 매립하는 제 2 마스크 패턴층을 형성하는 단계; 및상기 제 1 마스크 패턴의 높이와 동일할 때까지 상기 제 2 마스크 패턴층을 식각하는 단계를 포함하는 반도체 소자의 콘택 형성 방법.
- 제 1 항에 있어서,상기 콘택홀은 DC 콘택을 형성하기 위하여 소자층까지 연장된 반도체 소자의 콘택 형성 방법.
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| Application Number | Priority Date | Filing Date | Title |
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| KR1020060128243A KR100791012B1 (ko) | 2006-12-14 | 2006-12-14 | 반도체 소자의 콘택 형성 방법 |
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| KR1020060128243A KR100791012B1 (ko) | 2006-12-14 | 2006-12-14 | 반도체 소자의 콘택 형성 방법 |
Publications (1)
| Publication Number | Publication Date |
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| KR100791012B1 true KR100791012B1 (ko) | 2008-01-04 |
Family
ID=39216464
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|---|---|---|---|
| KR1020060128243A KR100791012B1 (ko) | 2006-12-14 | 2006-12-14 | 반도체 소자의 콘택 형성 방법 |
Country Status (1)
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| KR (1) | KR100791012B1 (ko) |
Cited By (1)
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|---|---|---|---|---|
| KR101172310B1 (ko) | 2010-12-10 | 2012-08-14 | 에스케이하이닉스 주식회사 | 반도체 장치 제조 방법 |
Citations (3)
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| KR19980084296A (ko) | 1997-05-22 | 1998-12-05 | 윤종용 | 반도체장치의 디프 콘택 형성방법 |
| KR19990003871A (ko) | 1997-06-26 | 1999-01-15 | 김영환 | 더미패턴을 갖는 반도체 장치 제조 방법 |
| KR20060022573A (ko) | 2004-09-07 | 2006-03-10 | 주식회사 하이닉스반도체 | 반도체 소자의 콘택홀 형성 방법 |
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2006
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