TWI817521B - 半導體結構的製造方法 - Google Patents
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Abstract
一種半導體結構的製造方法包括：在位元線之間形成半導體層；圖案化半導體層以形成多個單元接觸和溝槽，其中溝槽隔開兩個單元接觸；在溝槽中形成隔離層。半導體層可形成在位元線之間，使得位元線之間可不形成犧牲層。可省略形成犧牲層的製程。
Description
本揭露係關於一種半導體結構的製造方法。
一般而言，單元接觸(cell contact，CC)製程通常在位元線之間會填充犧牲層。接著，濕蝕刻犧牲層以形成第一開口。隔離層可形成在第一開口中。接著，可去除犧牲層以形成第二開口。可在第二開口中形成半導體層。由於現有製程包括形成犧牲層的步驟，因此將增加製造成本。此外，由於半導體層形成於第二開口中，因此形成半導體層的面積較小，使得可能在形成半導體層時形成空隙，將不益於半導體結構。
本揭露之一技術態樣為一種半導體結構的製造方法。
根據本揭露一實施方式，一種半導體結構的製造方法包括：在位元線之間形成半導體層；圖案化半導體層以形成多個單元接觸和溝槽，其中溝槽隔開兩個單元接觸；在溝槽中形成隔離層。
在本揭露一實施方式中，上述方法更包括：回蝕半導體層；以及拋光半導體層。
在本揭露一實施方式中，上述形成單元接觸後形成隔離層。
在本揭露一實施方式中，上述在溝槽中形成隔離層包括：形成隔離層以覆蓋單元接觸及位元線，其中隔離層填充溝槽；以及回蝕隔離層以暴露單元接觸。
在本揭露一實施方式中，上述回蝕隔離層使得位元線不被隔離層覆蓋。
在本揭露一實施方式中，上述形成半導體層係使用化學氣相沉積(chemical vapor deposition，CVD)。
在本揭露一實施方式中，上述半導體層的材質包括多晶矽。
在本揭露一實施方式中，上述單元接觸形成在主動區上，且淺溝槽隔離圍繞主動區。
在本揭露一實施方式中，上述圖案化半導體層，使得單元接觸的寬度在20nm至40nm之間。
在本揭露一實施方式中，上述隔離層的寬度在25nm至45nm之間。
在本揭露一實施方式中，上述方法更包括在位元線的複數個側壁上形成介電層。
在本揭露一實施方式中，上述介電層的寬度在2nm至5nm之間。
在本揭露一實施方式中，上述形成介電層係使用原子層沉積(atomic layer deposition，ALD)，且形成隔離層係使用化學氣相沉積(CVD)。
在本揭露一實施方式中，上述介電層及隔離層的材質包括氮化矽。
在本揭露一實施方式中，上述隔離層的頂面大致共平面於位元線的頂面、介電層的頂面以及單元接觸的頂面。
在本揭露上述實施方式中，由於半導體層直接形成在位元線之間，因此位元線之間將不需形成犧牲層，進而可省略形成犧牲層的製程，因此可節省製造成本及時間。此外，由於半導體層形成在形成隔離層之前，因此可提供更大面積以形成半導體層，進而在形成半導體層時不會形成空隙，有益於半導體結構。
以下揭示之實施方式內容提供了用於實施所提供的標的之不同特徵的許多不同實施方式，或實例。下文描述了元件和佈置之特定實例以簡化本案。當然，該等實例僅為實例且並不意欲作為限制。此外，本案可在各個實例中重複元件符號及/或字母。此重複係用於簡便和清晰的目的，且其本身不指定所論述的各個實施方式及/或配置之間的關係。
諸如「在……下方」、「在……之下」、「下部」、「在……之上」、「上部」等等空間相對術語可在本文中為了便於描述之目的而使用，以描述如附圖中所示之一個元件或特徵與另一元件或特徵之關係。空間相對術語意欲涵蓋除了附圖中所示的定向之外的在使用或操作中的裝置的不同定向。裝置可經其他方式定向(旋轉90度或以其他定向)並且本文所使用的空間相對描述詞可同樣相應地解釋。
第1圖繪示根據本揭露一實施方式之半導體結構100的上視圖。第2圖繪示第1圖的半導體結構100沿線段2-2的剖面圖。同時參照第1圖與第2圖，半導體結構100包括基板110、位元線120、介電層130、多個單元接觸140和隔離層150。基板110包括主動區112、非主動區114和淺溝槽隔離116。基板110的主動區112和淺溝槽隔離116被基板110的非主動區114圍繞。基板110的非主動區114可由包括氮化矽的材料製成。介電層130位於位元線120的側壁122上。舉例來說，介電層130可形成在位元線120之間，並且可蝕刻介電層130使得介電層130位於位元線120的側壁122上。在一些實施方式中，介電層130的寬度W
1在2奈米(nm)到5奈米(nm)之間。介電層130可為位元線120提供保護效果，使得位元線120在執行其他製程時不會受到損害。介電層130可由包括氮化矽的材料製成。
此外，單元接觸140位於位元線120(見第1圖)之間並且在主動區112上方，主動區112被基板110的非主動區114和淺溝槽隔離116圍繞(見第2圖)。單元接觸140的寬度W
2在20nm到40nm之間。單元接觸140可提供導電效果以與電晶體(未示出)電性連接。隔離層150位於單元接觸140之間(見第1圖)，並且隔離層150位於基板110的非主動區114上方(見第2圖)。隔離層150可由包括氮化矽的材料製成。隔離層150的寬度W
3在25nm至45nm之間。隔離層150可為單元接觸140提供隔離效果。
已敘述的元件連接關係與材料將不重覆贅述，合先敘明。在以下敘述中，將說明半導體結構的形成方法。
第3圖繪示根據本揭露一實施方式之半導體結構的製造方法的流程圖。半導體結構的形成方法包括下列步驟。首先在步驟S1中，在位元線之間形成半導體層。接著在步驟S2中，圖案化半導體層以形成多個單元接觸和溝槽，其中溝槽隔開兩個單元接觸。之後在步驟S3中，在溝槽中形成隔離層。在以下敘述中，將詳細說明上述各步驟。
第4圖至第9圖繪示根據本揭露一實施方式之半導體結構的製造方法在不同階段的剖面圖。請參照第4圖，首先，製造方法還包括在位元線120的側壁122上形成介電層130。在一些實施方式中，介電層130可由包括氮化矽的材料製成。可藉由原子層沉積(ALD)形成介電層130。舉例來說，介電層130可形成在位元線120之間，並且可蝕刻介電層130以打開開口13，使得介電層130位於位元線120的側壁122上，如第4圖所示。
同時參照第5圖與第6圖，在介電層130位於位元線120的側壁122上之後，在位元線120之間的開口13(見第4圖)中形成半導體層14。製造方法還包括形成半導體層14以覆蓋位元線120和介電層130。在一些實施方式中，可藉由化學氣相沉積(CVD)形成半導體層14。 半導體層14可由包括多晶矽的材料製成。製造方法還包括回蝕半導體層14並拋光半導體層14。舉例來說，可藉由執行化學機械平坦化(chemical mechanical planarization，CMP)拋光半導體層14。此外，由於半導體層14形成在位元線120之間，因此位元線120之間無形成犧牲層。因此，可省略形成犧牲層的製程，進而節省製造成本及時間。
參照第7圖，在回蝕和拋光半導體層14後，藉由遮罩圖案化半導體層14以形成多個單元接觸140和溝槽15，其中溝槽15隔開兩個單元接觸140。
參照第7圖及第8圖，在形成單元接觸140和溝槽15之後，在溝槽15中形成隔離層150。製造方法還包括形成隔離層150以覆蓋單元接觸140和位元線120，並且隔離層150填充溝槽15。在一些實施例中，可藉由化學氣相沉積(CVD)形成隔離層150。隔離層150可由包括氮化矽的材料製成。
參照第8圖及第9圖，在形成隔離層150以覆蓋單元接觸140和位元線120之後，製造方法進一步包括回蝕隔離層150以暴露單元接觸140。回蝕隔離層150使得位元線120不被隔離層150覆蓋。此外，回蝕隔離層150使得隔離層150的頂面154大致共平面位元線120的頂面124、介電層130的頂面134以及單元接觸140的頂面144。由於半導體層14(見第6圖)形成在形成隔離層150之前，因此可提供更大面積以形成半導體層14。在一些實施方式中，隔離層150形成在形成單元接觸140後，使得在單元接觸140的中心和四個角落不形成空隙。
綜上所述，由於半導體層直接形成在位元線之間，因此位元線之間將不需形成犧牲層，進而可省略形成犧牲層的製程，因此可節省製造成本及時間。此外，由於半導體層形成在形成隔離層之前，因此可提供更大面積以形成半導體層，進而在形成半導體層時不會形成空隙，有益於半導體結構。
前述概述了幾個實施方式的特徵，使得本領域技術人員可以更好地理解本揭露的態樣。本領域技術人員應當理解，他們可以容易地將本揭露用作設計或修改其他過程和結構的基礎，以實現與本文介紹的實施方式相同的目的和/或實現相同的優點。本領域技術人員還應該認識到，這樣的等效構造不脫離本揭露的精神和範圍，並且在不脫離本揭露的精神和範圍的情況下，它們可以在這裡進行各種改變，替換和變更。
13:開口
14:半導體層
15:溝槽
100:半導體結構
110:基板
112:主動區
114:非主動區
116:淺溝槽隔離
120:位元線
122:側壁
124:頂面
130:介電層
134:頂面
140:單元接觸
144:頂面
150:隔離層
154:頂面
S1:步驟
S2:步驟
S3:步驟
W
1:寬度
W
2:寬度
W
3:寬度
2-2:線段
當結合隨附諸圖閱讀時，得自以下詳細描述最佳地理解本揭露之一實施方式。應強調，根據工業上之標準實務，各種特徵並未按比例繪製且僅用於說明目的。事實上，為了論述清楚，可任意地增大或減小各種特徵之尺寸。
第1圖繪示根據本揭露一實施方式之半導體結構的上視圖。
第2圖繪示第1圖的半導體結構沿線段2-2的剖面圖。
第3圖繪示根據本揭露一實施方式之半導體結構的製造方法的流程圖。
第4圖至第9圖繪示根據本揭露一實施方式之半導體結構的製造方法在不同階段的上視圖。
國內寄存資訊(請依寄存機構、日期、號碼順序註記)
無
國外寄存資訊(請依寄存國家、機構、日期、號碼順序註記)
無
100:半導體結構
120:位元線
122:側壁
130:介電層
140:單元接觸
150:隔離層
W
1:寬度
W
2:寬度
W
3:寬度
2-2:線段
Claims (14)
- 一種半導體結構的製造方法，包含：在複數個位元線之間形成一半導體層；圖案化該半導體層以形成多個單元接觸和多個溝槽，其中該些溝槽之其中一者隔開該些單元接觸之其中兩者；以及在該些溝槽中形成一隔離層，其中在該些溝槽中形成該隔離層包含：形成該隔離層以覆蓋該些單元接觸及該些位元線，其中該隔離層填充該些溝槽；以及回蝕該隔離層以暴露該些單元接觸。
- 如請求項1所述之方法，更包含：回蝕該半導體層；以及拋光該半導體層。
- 如請求項1所述之方法，其中形成該些單元接觸後形成該隔離層。
- 如請求項1所述之方法，其中回蝕該隔離層使得該些位元線不被該隔離層覆蓋。
- 如請求項1所述之方法，其中形成該半導體層係使用化學氣相沉積(chemical vapor deposition， CVD)。
- 如請求項1所述之方法，其中該半導體層的材質包含多晶矽。
- 如請求項1所述之方法，其中該些單元接觸形成在一主動區上，且一淺溝槽隔離圍繞該主動區。
- 如請求項1所述之方法，其中圖案化該半導體層，使得該些單元接觸的寬度在20nm至40nm之間。
- 如請求項1所述之方法，其中該隔離層的寬度在25nm至45nm之間。
- 如請求項1所述之方法，更包含：在該些位元線的複數個側壁上形成一介電層。
- 如請求項10所述之方法，其中該介電層的寬度在2nm至5nm之間。
- 如請求項10所述之方法，其中形成該介電層係使用原子層沉積(atomic layer deposition，ALD)，且形成該隔離層係使用化學氣相沉積(CVD)。
- 如請求項10所述之方法，其中該介電層及該隔離層的材質包括氮化矽。
- 如請求項10所述之方法，其中該隔離層的頂面大致共平面於該些位元線的頂面、該介電層的頂面以及該些單元接觸的頂面。
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