KR101602251B1 - 배선 구조물 및 이의 형성 방법 - Google Patents

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Abstract

배선 구조물 및 이의 형성 방법에서, 상기 배선 구조물은, 기판 상에 콘택홀을 포함하는 절연막이 구비된다. 상기 콘택홀을 채우는 제1 콘택 플러그 및 상기 절연막 상부면으로 돌출되는 도전성 라인이 일체로 이루어지고, 상기 도전성 라인 표면의 적어도 일부분은 금속 실리사이드를 포함하는 제1 배선을 포함한다. 상기 제1 배선 사이의 갭을 매립하는 층간 절연막이 구비된다. 또한, 상기 층간 절연막 및 상기 절연막을 관통하는 제2 콘택 플러그가 구비된다. 상기 배선 구조물은 금속 실리사이드를 포함하므로 낮은 저항을 갖는다.

Description

배선 구조물 및 이의 형성 방법{Wiring structure and method for the forming the same}
본 발명은 배선 구조물 및 이의 형성 방법에 관한 것이다. 보다 상세하게는, 콘택 플러그 및 콘택 플러그와 연결되는 도전성 라인을 포함하는 배선 구조물 및 이의 형성 방법에 관한 것이다.
최근에 반도체 소자가 고집적화됨에 따라, 반도체 소자 내에 포함되는 배선의 폭 및 상기 배선들 간의 간격이 급격하게 감소되고 있다. 또한, 상기 배선들은 좁은 선폭 및 간격을 가지면서도 저저항을 가져야 한다.
특히, 콘택 플러그 및 콘택 플러그와 연결되는 도전성 라인을 포함하는 배선의 경우, 상기 배선의 저항이 감소되도록 하기 위하여 상기 콘택 플러그와 도전성 라인간의 접촉 저항이 감소되어야 한다. 또한, 상기 배선의 선폭이 감소된 만큼 상승하는 저항을 보상해주기 위하여, 상기 배선의 높이는 더욱 증가되어야 한다. 이에 더하여, 상기 배선을 구성하는 물질은 저저항을 갖는 도전 물질로 사용되어야 한다.
그러나, 상기 배선의 높이가 증가될수록 콘택 플러그 및 도전성 라인간의 얼 라인(Align)이 용이하지 않을 뿐 아니라, 콘택 플러그 및 도전성 라인간의 접촉 면적도 매우 작아지는 문제가 있다. 또한, 상기 저저항을 갖는 금속 또는 금속 실리사이드 물질들 대부분은, 사진 식각 공정을 통해 용이하게 패터닝할 수 없기 때문에, 실질적으로 상기 저저항을 갖는 물질들을 배선에 적용하기는 어려운 문제가 있다.
본 발명의 목적은 저저항을 가지면서 높이가 낮은 배선 구조물을 제공하는데 있다.
본 발명의 다른 목적은 상기한 배선 구조물의 형성 방법을 제공하는데 있다.
본 발명의 목적은 상기한 배선 구조물을 포함하는 디램 소자를 제공하는데 있다.
본 발명의 다른 목적은 상기한 디램 소자의 제조 방법을 제공하는데 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 배선 구조물은, 기판 상에 콘택홀을 포함하는 절연막이 구비된다. 상기 콘택홀을 채우는 제1 콘택 플러그 및 상기 절연막 상부면으로 돌출되는 도전성 라인이 일체로 이루어지고, 상기 도전성 라인 표면의 적어도 일부분은 금속 실리사이드를 포함하는 제1 배선이 구비된다. 상기 제1 배선 사이의 갭을 매립하는 층간 절연막이 구비된다. 상기 층간 절연막 및 상기 절연막을 관통하는 제2 콘택 플러그를 포함한다.
본 발명의 일 실시예로, 상기 금속 실리사이드는 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드 및 플레티늄 실리사이드로 이루어지는 군에서 선택된 적어도 하나일 수 있다.
본 발명의 일 실시예로, 상기 제1 배선의 도전성 라인 상부면에는 하드 마스크 패턴이 구비될 수 있다.
본 발명의 일 실시예로, 상기 절연막은 상기 층간 절연막과 식각 선택비를 갖는 물질로 이루어질 수 있다.
본 발명의 일 실시예로, 상기 제2 콘택 플러그의 측벽에는 절연 물질로 이루어지는 측벽 스페이서가 구비될 수 있다.
본 발명의 일 실시예로, 상기 기판에는 게이트 트렌치가 구비되고, 상기 게이트 트렌치 내부에는 매립 게이트 전극이 구비될 수 있다. 상기 매립 게이트 전극은 상기 도전성 라인과 수직한 방향으로 연장되는 라인 형상을 가질 수 있다.
본 발명의 일 실시예로, 상기 제1 및 제2 콘택 플러그는 각각 상기 매립 게이트 전극 양 측에 위치하는 기판 표면과 접촉될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 배선 구조물의 형성 방법으로, 기판 상에 콘택홀을 포함하는 절연막을 형성한다. 상기 콘택홀을 채우면서 상기 절연막 상부면으로 돌출되는 부위가 라인 형상을 갖고, 폴리실리콘 물질을 포함하는 예비 도전 패턴을 형성한다. 상기 예비 도전 패턴 표면의 적어도 일부분을 실리시데이션시켜, 금속 실리사이드를 포함하고, 제1 콘택 플러그 및 도전성 라인으로 이루어진 제1 배선을 형성한다. 상기 제1 배선 사이의 갭을 매립하는 층간 절연막을 형성한다. 다음에, 상기 층간 절연막 및 상기 절연막을 관통하는 제2 콘택 플러그를 형성한다.
본 발명의 일 실시예로, 상기 예비 도전 패턴을 형성하기 위하여, 상기 콘택홀을 채우면서 상기 절연막 상에 폴리실리콘막을 형성한다. 상기 폴리실리콘막 상에 하드 마스크 패턴을 형성한다. 다음에, 상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막을 패터닝한다.
상기 제1 배선을 형성하는 공정에서, 상기 하드 마스크 패턴 아래의 예비 도전 패턴의 측벽을 실리시데이션시켜, 상기 금속 실리사이드를 형성할 수 있다.
상기 제2 콘택 플러그를 형성하기 위하여, 상기 층간 절연막 상에 상기 도전성 라인과 수직한 방향으로 연장되는 라인 형상의 포토레지스트 패턴을 형성한다. 상기 포토레지스트 및 하드 마스크 패턴을 식각 마스크로 사용하여 노출된 층간 절연막 및 절연막을 식각하여 제2 콘택홀을 형성한다. 상기 제2 콘택홀의 내부 측벽에 내벽 스페이서를 형성한다. 다음에, 상기 제2 콘택홀 내부에 도전 물질을 증착한다.
본 발명의 일 실시예로, 상기 제1 배선을 형성하기 위하여, 상기 예비 도전 패턴 표면 및 상기 절연막 상부면을 따라 금속 물질을 형성한다. 상기 금속 물질을 열처리하여 상기 예비 도전 패턴 표면 및 금속 물질을 반응시켜 상기 예비 도전 패턴의 표면의 적어도 일부분에 금속 실리사이드 물질을 형성한다. 다음에, 잔류하는 상기 금속 물질을 제거한다.
상기 금속 물질은 코발트, 티타늄, 탄탈륨, 니켈 및 플레티늄으로 이루어지 는 군에서 선택된 적어도 하나일 수 있다.
상기 열처리는 제1 온도에서 1차 열처리를 한 다음, 상기 제1 온도 보다 높은 제2 온도에서 2차 열처리를 할 수 있다.
상기 금속 물질 상에 캡핑막을 형성할 수도 있다.
본 발명의 일 실시예로, 상기 기판 상에 형성된 절연막은 상기 층간 절연막과 식각 선택비를 갖는 물질로 형성될 수 있다.
본 발명의 일 실시예로, 상기 예비 도전 패턴을 형성하기 위하여, 상기 절연막의 일부를 식각하여 상기 콘택홀 상에 상기 콘택홀과 연통하는 라인 형상의 트렌치를 형성한다. 상기 콘택홀 및 트렌치 내부에 폴리실리콘막을 형성한다. 다음에, 상기 절연막의 상부면이 노출되도록 상기 폴리실리콘막을 연마한다.
본 발명의 일 실시예로, 상기 기판에 게이트 트렌치를 형성하는 공정 및 상기 게이트 트렌치 내부에는 매립 게이트 전극을 형성하는 공정이 더 포함될 수 있다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 따른 디램 소자는, 기판에 선택 트랜지스터가 구비된다. 상기 선택 트랜지스터를 덮는 절연막이 구비된다. 상기 선택 트랜지스터의 제1 불순물 영역과 접촉하고, 비트 라인 콘택 및 비트 라인이 일체로 이루어지고, 상기 도전성 라인 표면의 적어도 일부분은 금속 실리사이드를 포함하는 비트 라인 구조물이 구비된다. 상기 비트 라인 구조물 사이의 갭을 매립하는 층간 절연막이 구비된다. 상기 층간 절연막 및 상기 절연막을 관통하는 스토리지 노드 콘택이 구비된다. 상기 스토리지 노드 콘택과 접촉하는 커패시터 가 구비된다.
상기한 목적을 달성하기 위한 본 발명의 일 실시예에 디램 소자의 제조 방법으로, 기판에 선택 트랜지스터를 형성한다. 상기 선택 트랜지스터를 덮는 절연막을 형성한다. 상기 선택 트랜지스터의 제1 불순물 영역과 접촉하고, 비트 라인 콘택 및 비트 라인이 일체로 이루어지고, 상기 도전성 라인 표면의 적어도 일부분은 금속 실리사이드를 포함하는 비트 라인 구조물을 형성한다. 상기 비트 라인 구조물 사이의 갭을 매립하는 층간 절연막을 형성한다. 다음에, 상기 층간 절연막 및 상기 절연막을 관통하는 제2 콘택 플러그를 형성한다.
설명한 것과 같이, 본 발명에 따른 배선 구조물은 콘택 플러그와 도전성 라인간의 계면의 접촉 저항이 감소된다. 또한, 상기 배선 구조물은 저저항을 갖는 금속 실리사이드를 포함하고 있어, 상기 배선 구조물 전체 저항이 감소되고, 상기 배선 구조물의 높이가 감소된다. 더구나, 상기 배선 구조물은 간단한 공정으로 형성될 수 있으므로, 상기 배선 구조물을 형성하는데 소요되는 공정 비용 및 공정 불량이 감소된다.
이하, 첨부한 도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하고자 한다.
본 발명의 각 도면에 있어서, 구조물들의 치수는 본 발명의 명확성을 기하기 위하여 실제보다 확대하여 도시한 것이다.
본 발명에서, 제1, 제2 등의 용어는 다양한 구성요소들을 설명하는데 사용될 수 있지만, 상기 구성요소들은 상기 용어들에 의해 한정되어서는 안 된다. 상기 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
본 발명에서 사용한 용어는 단지 특정한 실시예를 설명하기 위해 사용된 것으로, 본 발명을 한정하려는 의도가 아니다. 단수의 표현은 문맥상 명백하게 다르게 뜻하지 않는 한, 복수의 표현을 포함한다. 본 출원에서, "포함하다" 또는 "가지다" 등의 용어는 명세서 상에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것이 존재함을 지정하려는 것이지, 하나 또는 그 이상의 다른 특징들이나 숫자, 단계, 동작, 구성요소, 부품 또는 이들을 조합한 것들의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 이해되어야 한다.
본 발명에 있어서, 각 층(막), 영역, 전극, 패턴 또는 구조물들이 대상체, 기판, 각 층(막), 영역, 전극 또는 패턴들의 "상에", "상부에" 또는 "하부"에 형성되는 것으로 언급되는 경우에는 각 층(막), 영역, 전극, 패턴 또는 구조물들이 직접 기판, 각 층(막), 영역, 또는 패턴들 위에 형성되거나 아래에 위치하는 것을 의미하거나, 다른 층(막), 다른 영역, 다른 전극, 다른 패턴 또는 다른 구조물들이 대상체나 기판 상에 추가적으로 형성될 수 있다.
본문에 개시되어 있는 본 발명의 실시예들에 대해서, 특정한 구조적 내지 기능적 설명들은 단지 본 발명의 실시예를 설명하기 위한 목적으로 예시된 것으로, 본 발명의 실시예들은 다양한 형태로 실시될 수 있으며 본문에 설명된 실시예들에 한정되는 것으로 해석되어서는 안된다.
즉, 본 발명은 다양한 변경을 가할 수 있고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다. 그러나, 이는 본 발명을 특정한 개시 형태에 대해 한정하려는 것이 아니며, 본 발명의 사상 및 기술 범위에 포함되는 모든 변경, 균등물 내지 대체물을 포함하는 것으로 이해되어야 한다.
실시예 1
도 1은 본 발명의 실시예 1에 따른 배선 구조물을 나타내는 사시도이다. 도 2a는 본 발명의 실시예 1에 따른 배선 구조물을 나타내는 단면도이다. 도 2a에서 좌측부의 단면도는 도 1의 I-I'을 절단하였을 때의 단면이고, 우측부의 단면도는 도 1의 II-II'을 절단하였을 때의 단면이다.
도 1 및 도 2a를 참조하면, 기판(100) 상에 절연막(102)이 구비된다. 상기 절연막(102)에는 제1 콘택홀(104)이 마련된다. 도시되지는 않았지만, 상기 제1 콘택홀(104)은 오버 에치에 의해 상기 기판(100) 표면의 일부가 제거된 형상을 가질 수도 있다.
상기 절연막(102)은 층간 절연막(116)을 식각할 때 식각 저지막으로 사용된다. 그러므로, 상기 절연막(102)은 층간 절연막(116)에 대해 식각 선택비가 높은 물질로 이루어지는 것이 바람직하다. 따라서, 상기 절연막(102)은 실리콘 질화물로 이루어질 수 있다. 상기 절연막(102)의 상부면과 제1 콘택 플러그의 상부면은 동일한 높이에 위치할 수 있다. 본 실시예에서, 상기 절연막(102)은 100 내지 300Å의 얇은 두께를 가질 수 있다.
상기 제1 콘택홀(104) 내부에는 제1 콘택 플러그(110a)가 구비된다. 즉, 상기 제1 콘택 플러그(110a)는 별도의 하부 층간 절연막 내에 형성되는 것이 아니라, 식각 저지막으로 사용되는 절연막(102) 내에 구비된다. 그러므로, 상기 제1 콘택 플러그(110a)의 높이가 매우 낮다.
또한, 상기 절연막(102) 상부면에는 상기 제1 콘택 플러그(110a)와 일체로 구비되는 도전성 라인(110b)이 구비된다. 즉, 상기 제1 콘택 플러그(110a) 및 도전성 라인(110b)은 1회의 증착 공정을 통해 동시에 형성될 수 있다. 이하에서, 상기 제1 콘택 플러그(110a) 및 도전성 라인(110b)은 제1 배선(110)이라 한다. 상기 제1 배선(110)의 적어도 일부분은 저저항을 갖는 금속 실리사이드(S)로 이루어진다.
구체적으로, 도 1 및 도 2a에 도시된 것과 같이, 도전성 라인(110b)은 금속 실리사이드(S)로 이루어지고, 상기 제1 콘택 플러그(110a)는 폴리실리콘으로 이루어질 수 있다. 그러나, 이와는 달리, 상기 도전성 라인(110b)의 매우 일부분만이 금속 실리사이드로 이루어지거나, 또는 상기 도전성 라인(110b) 및 제1 콘택 플러그(110a) 모두 금속 실리사이드로 이루어질 수도 있다.
도 2b는 금속 실리사이드가 형성된 부위의 차이가 있는 다른 실시예의 배선 구조물을 나타내는 단면도이다. 도 2c는 금속 실리사이드가 형성된 부위의 차이가 있는 또 다른 실시예의 배선 구조물을 나타내는 단면도이다.
도 2b에 도시된 것과 같이, 상기 도전성 라인(110b)의 측벽 표면 부위는 금속 실리사이드(S)로 이루어지고, 나머지 부위는 폴리실리콘으로 이루어질 수 있다. 이와는 달리, 도 2c에 도시된 것과 같이, 상기 도전성 라인(110b) 및 제1 콘택 플러그(110a) 전체가 금속 실리사이드(S)로 이루어질 수 있다.
이와 같이, 상기 제1 배선(110)이 목표한 저항을 가질 수 있도록 상기 금속 실리사이드(S)의 두께가 변할 수 있다. 또한, 상기 금속 실리사이드(S)가 형성되는 부위가 달라질 수 있다.
상기 금속 실리사이드(S)는 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드, 플레티늄 실리사이드 등으로 이루어질 수 있다. 이들은 단독으로 형성되는 것이 바람직하지만, 2 이상이 적층될 수도 있다. 상기 제1 배선(110)에 포함되는 상기 금속 실리사이드(S)는 티타늄 질화물과 같은 금속 질화물이나, 텅스텐, 텅스텐 실리사이드에 비해 낮은 저항을 갖는 것이 바람직하다. 그러므로, 상기 금속 실리사이드(S)는 낮은 저항을 가지면서도 반도체 제조 공정에서 사용되기에 적합한 코발트 실리사이드로 이루어지는 것이 바람직하다. 상기 제1 배선(110)이 코발트 실리사이드를 포함하는 경우에는, 상기 제1 배선에 금속 질화물을 포함하는 것과 비교할 때 상기 제1 콘택 플러그(110a) 및 도전성 라인(110b)의 높이가 감소되더라도 충분히 낮은 저항을 가질 수 있다.
상기 도전성 라인(110b)의 상부면에는 하드 마스크 패턴(108)이 구비된다. 상기 하드 마스크 패턴(108)은 층간 절연막을 식각하기 위한 마스크로도 제공되기 때문에, 상기 하드 마스크 패턴(108)은 실리콘 산화물에 대해 높은 식각 선택비를 갖는 물질로 이루어진다. 일 예로, 상기 하드 마스크 패턴(108)은 실리콘 질화물로 이루어질 수 있다.
상기 제1 배선(110)들 사이의 갭을 매립하는 층간 절연막(116)이 구비된다. 상기 층간 절연막(116)의 상부면은 상기 하드 마스크 패턴(108)의 상부면과 동일한 평면 상에 위치할 수 있다. 그러나, 이와는 달리, 상기 층간 절연막의 상부면은 상기 하드 마스크 패턴의 상부면보다 높거나 또는 낮게 위치할 수도 있다.
상기 층간 절연막(116) 및 절연막(102)을 관통하여 기판(100)과 접촉하는 제2 콘택 플러그(126)가 구비된다. 상기 제2 콘택 플러그(126)는 상기 제1 배선(110)들 사이에 배치된다. 상기 제2 콘택 플러그(126)의 측벽에는 내벽 스페이서(124)가 개재된다. 따라서, 상기 내벽 스페이서(124)에 의해 상기 제1 배선(110)들 및 제2 콘택 플러그(126)가 서로 절연된다.
상기 제2 콘택 플러그(126)는 상기 기판(100)과 접촉하게 된다. 그러므로, 상기 제2 콘택 플러그(126)와 상기 기판(100)의 접촉 특성을 향상시키기 위하여, 상기 제2 콘택 플러그(126)는 폴리실리콘으로 이루어질 수 있다. 상기 내벽 스페이서(124)는 실리콘 산화물로 이루어지거나 또는 실리콘 질화물로 이루어질 수 있다.
설명한 것과 같이, 제1 콘택 플러그(110a) 및 도전성 라인(110b)은 1회 증착 공정에 의해 형성된 일체 배선이므로, 상기 제1 콘택 플러그(110a) 및 도전성 라인(110b) 사이의 계면 접촉 저항이 감소된다.
또한, 본 실시예의 제1 배선(110)은 금속 질화물 및 텅스텐에 비해 낮은 저항을 갖는 금속 실리사이드 물질이 포함되어 있으므로, 제1 배선의 높이가 낮아지더라도 충분히 낮은 저항을 가질 수 있다.
더구나, 상기 제1 배선(110) 상에 구비되는 하드 마스크 패턴(108)이 제2 콘 택 플러그(126)를 형성하기 위한 식각 마스크로 사용할 수 있으므로, 상기 제2 콘택 플러그(126)를 용이하게 형성할 수 있다.
도 3 내지 도 8, 도 10 및 도 11은 도 2a에 도시된 배선 구조물의 형성 방법을 나타내는 단면도이다.
도 9는 도 2a에 도시된 배선 구조물의 형성 방법을 나타내는 사시도이다.
도 3 내지 도 11의 단면도들에서, 좌측부의 단면도는 도 1의 I-I' 부위를 절단하였을 때 보여지는 것이고, 우측부의 단면도는 도 1의 II-II' 부위를 절단하였을 때 보여지는 것이다.
도 3을 참조하면, 기판(100) 상에 절연막(102)을 형성한다. 상기 절연막(102)은 후속 공정에서 층간 절연막을 식각할 때 식각 저지막으로 사용된다. 그러므로, 상기 절연막(102)은 상기 층간 절연막에 대해 식각 선택비가 높은 실리콘 질화물로 이루어질 수 있다. 또한, 상기 절연막(102)은 100 내지 300Å의 얇은 두께로 형성할 수 있다.
상기 절연막(102)의 일부분을 사진 식각 공정을 통해 제거하여 기판 (100) 표면을 노출하는 제1 콘택홀(104)을 형성한다.
도 4를 참조하면, 상기 제1 콘택홀(104)을 채우면서 상기 절연막(102) 상에 폴리실리콘막(106)을 형성한다.
상기 폴리실리콘막(106) 상에 하드 마스크막(도시안됨)을 형성한다. 상기 하드 마스크막은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 하드 마스크막을 사진 식각 공정을 통해 패터닝함으로써, 제1 방향으로 연장되는 라인 형상을 갖는 하드 마스크 패턴(108)을 형성한다. 상기 하드 마스크 패턴(108)은 상기 제1 콘택홀(104) 상부와 대향하게 배치된다.
도 5를 참조하면, 상기 하드 마스크 패턴(108)을 식각 마스크로 사용하여 상기 폴리실리콘막(106)을 패터닝함으로써, 예비 도전 패턴(109)을 형성한다.
상기 예비 도전 패턴(109)은 상기 제1 콘택홀(104) 내부에 채워진 예비 콘택 플러그(109a) 및 상기 예비 콘택 플러그(109a) 상부면과 일체로 형성되면서 라인 형상을 갖는 예비 라인 패턴(109b)을 포함한다. 바람직하게는, 상기 예비 라인 패턴(109b)은 상기 제1 콘택홀(104)에 채워진 예비 콘택 플러그(109a)의 상부면 전체를 덮는 형상을 갖도록 형성된다. 이 경우, 상기 예비 라인 패턴(109b)은 상기 예비 콘택 플러그(109a)의 상부면과 서로 어긋나는 부분이 없어서, 상기 예비 라인 패턴(109b)과 상기 예비 콘택 플러그(109a) 사이의 접촉 면적이 증가하게 된다.
도 6을 참조하면, 상기 예비 도전 패턴(109), 하드 마스크 패턴(108) 및 절연막(102) 상부면의 프로파일을 따라 금속막(112)을 형성한다. 상기 금속막(112)은 실리시데이션 공정을 통해 실리사이드화하였을 때 낮은 저항을 가질 수 있는 내열성 금속인 것이 바람직하다. 상기 금속막(112)으로 사용할 수 있는 물질의 예로는 코발트, 티타늄, 탄탈륨, 니켈, 플레티늄 등을 들 수 있다. 이들은 단독으로 사용하거나 또는 이들의 합금 물질을 사용할 수 있다. 본 실시예에서는 실리사이드화하였을 때 낮은 저항을 가지면서 열적 안정성이 우수한 코발트막을 형성한다. 한편, 상기 금속막(112)으로 텅스텐을 사용할 수도 있으나, 텅스텐 실리사이드의 경우 상 대적으로 저항이 높다. 때문에, 상기 금속막(112)으로 텅스텐을 사용하는 경우에는 충분히 낮은 저항을 갖는 배선 구조물을 구현하기가 어렵다.
도시하지는 않았지만, 상기 금속막(112) 상에 캡핑막을 형성하는 공정을 더 수행할 수 있다. 상기 캡핑막은 티타늄 질화물 또는 탄탈륨 질화물을 포함한다.
도 7을 참조하면, 상기 금속막(112)을 열처리하여 상기 금속막(112)과 상기 금속막(112)과 접촉하고 있는 폴리실리콘을 반응시켜, 금속 실리사이드를 형성한다. 즉, 상기 금속막(112) 및 예비 도전 패턴(109)의 측벽이 서로 반응하여 금속 실리사이드가 형성된다. 다음에, 반응하지 않은 금속막(112)을 제거한다.
이로써, 상기 금속 실리사이드(S)를 포함하는 제1 배선(110)이 형성된다. 상기 제1 배선(110)은 제1 콘택홀(104) 내부에 채워진 제1 콘택 플러그(110a)와, 상기 제1 콘택 플러그(110a)와 일체로 형성된 도전성 라인(110b)을 포함한다.
상기 열처리 공정 조건을 조절하여 상기 제1 배선(110)에 포함되는 금속 실리사이드의 양을 조절할 수 있다.
일 예로, 도 7 및 도 2a에 도시된 것과 같이, 상기 도전성 라인(110b)은 전체가 금속 실리사이드(S)가 되도록 하고, 상기 제1 콘택 플러그(110a)는 폴리실리콘이 남아있도록 할 수 있다.
이와는 다른 예로, 도 2b에 도시된 것과 같이, 상기 도전성 라인(110b)의 측벽 표면 부위에만 금속 실리사이드(S)가 형성되도록 하고, 나머지 부위의 도전성 라인(110b) 및 제1 콘택 플러그(110a)에는 폴리실리콘이 남아있도록 할 수 있다.
이와는 또 다른 예로, 도 2c에 도시된 것과 같이, 상기 도전성 라인(110b) 및 제1 콘택 플러그(110a) 전체가 금속 실리사이드(S)가 되도록 할 수도 있다.
이와 같이, 상기 제1 배선(110)에서 요구되는 저항값을 가질 수 있도록 상기 금속 실리사이드가 형성되는 양을 조절할 수 있다.
상기 금속 실리사이드를 형성하기 위한 열처리 공정은 1회만 수행할 수도 있고, 2회에 걸쳐 수행할 수도 있다. 그러나, 상기 금속 실리사이드가 저저항을 갖도록 하기 위해서는 상기 열처리 공정을 2회 수행하는 것이 더 바람직하다. 구체적으로, 2회의 열처리 공정을 통해 코발트 실리사이드를 형성하기 위한 공정에 대해 설명하면, 먼저 250 내지 550℃범위의 온도로 상기 금속막, 즉 코발트막이 형성된 구조물을 1차 열처리한다. 이 후, 반응하지 않고 남아있는 금속막을 스트립 공정을 통해 제거한다. 다음에, 600 내지 900℃범위의 온도로 2차 열처리한다. 상기와 같이, 2회의 열처리 공정을 수행하여, 저저항을 갖는 코발트 실리사이드를 형성할 수 있다.
상기에서 설명한 것과 같이, 본 실시예의 제1 배선(110)에 포함되는 제1 콘택 플러그(110a)와 도전성 라인(110b)은 1회의 증착 공정을 통해 일체로 형성된다. 때문에, 상기 제1 콘택 플러그(110a) 및 도전성 라인(110b)이 서로 어긋나는 미스얼라인 불량 발생이 감소된다. 또한, 상기 제1 콘택 플러그(110a)와 도전성 라인(110b) 간의 접촉 면적이 증가되고, 접촉 저항은 감소된다. 이로인해, 상기 제1 배선(110)의 전체 저항도 감소된다.
그리고, 상기 제1 배선(110)의 적어도 일부분은 저저항을 갖는 금속 실리사이드(S)를 포함하므로, 상기 제1 배선(110)의 저항이 감소된다. 더구나, 상기 금속 실리사이드는 상기 하드 마스크 패턴(108)을 식각 마스크로 하여 예비 도전성 라인(109b)을 형성한 후, 상기 예비 도전성 라인(109b) 측벽을 반응시킴으로써 형성된다. 이와 같이, 다마신 공정을 이용하지 않고도 상기 금속 실리사이드를 포함하는 라인 형상의 패턴을 형성할 수 있다. 특히, 통상적인 사진 식각 공정을 통해 거의 식각되지 않는 금속 실리사이드(예를들어, 코발트 실리사이드)의 경우에도 다마신 공정을 이용하지 않고 라인 형상의 패턴을 형성할 수 있다. 이로인해, 상기 제1 배선(110)을 형성하기 위한 공정이 간단해지고, 공정 비용이 감소된다.
또한, 상기 제1 배선(110)의 상부면에는 하드 마스크 패턴(108)이 구비된다. 상기 하드 마스크 패턴(108)은 후속의 식각 공정 시에 식각 마스크로 사용할 수 있다.
도 8 및 도 9를 참조하면, 상기 제1 배선(110) 사이를 채우면서 상기 하드 마스크 패턴(108)을 덮는 절연막을 형성한다. 상기 절연막은 실리콘 산화물을 증착시켜 형성할 수 있다. 상기 하드 마스크 패턴(108)의 상부면이 노출되도록 상기 절연막을 연마한다. 이로써, 상기 제1 배선(110b)들 사이를 채우는 층간 절연막(116)을 형성한다.
상기 층간 절연막(116) 상에 포토레지스트 패턴(120)을 형성한다. 도 9에 도시된 것과 같이, 상기 포토레지스트 패턴(120)은 상기 제1 방향과 수직하는 제2 방향으로 연장되는 라인 형상을 갖는다.
따라서, 상기 포토레지스트 패턴(120) 및 상기 하드 마스크 패턴(108)에 의해 덮혀 있지 않는 상기 층간 절연막(116) 부위가 선택적으로 노출된다.
도 10을 참조하면, 상기 포토레지스트 패턴(120) 및 하드 마스크 패턴(108)에 의해 노출된 부위의 층간 절연막(116)을 식각한다. 이 때, 저면에, 상기 절연막(102)이 노출되면 상기 층간 절연막(116)의 식각 공정을 정지한다. 다음에, 상기 절연막(102)을 제거하여 상기 실리콘 기판(100)을 노출시킨다. 이로써, 상기 층간 절연막(116)에 제2 콘택홀(122)을 형성한다.
본 실시예에서는 제1 배선(110) 상에 하드 마스크 패턴(108)이 형성되어 있다. 그러므로, 상기 포토레지스트 패턴(120)을 라인 형상으로 형성하면, 도 9에 도시된 것과 같이, 상기 하드 마스크 패턴(108) 및 포토레지스트 패턴(120)에 의해 고립된 부위의 층간 절연막(116)이 노출된다. 때문에, 상기 라인 형상의 포토레지스트 패턴(120)을 식각 마스크로 사용하여 식각 공정을 수행함으로써, 상기 제2 콘택홀(122)을 형성할 수 있다. 이와 같이, 상기 하드 마스크 패턴(108)에 의해 자기 정렬되어 제2 콘택홀(122)이 형성되기 때문에 상기 제2 콘택홀(122)의 포토 미스얼라인 불량이 감소된다. 또한, 넓은 저면부를 갖는 제2 콘택홀(122)을 형성할 수 있다.
도 11을 참조하면, 상기 제2 콘택홀(122)의 측벽에 절연 물질로 이루어진 내벽 스페이서(124)를 형성한다.
구체적으로, 상기 제2 콘택홀(122)의 측벽 및 저면과 상기 하드 마스크 패턴(108) 및 층간 절연막(116)을 따라 스페이서용 절연막(도시안됨)을 형성한다. 다음에, 상기 제2 콘택홀(122)의 저면에 기판이 노출되도록 상기 스페이서용 절연막을 이방성으로 식각함으로써, 상기 내벽 스페이서(124)를 형성한다. 상기 내벽 스 페이서(124)는 실리콘 산화물 또는 실리콘 질화물로 이루어질 수 있다.
다음에, 상기 제2 콘택홀(122) 내부에 도전 물질을 채워넣고, 상기 하드 마스크 패턴(108)의 상부면이 노출되도록 연마함으로써, 제2 콘택 플러그(126)를 형성한다. 상기 제2 콘택 플러그(126)는 상기 기판(100)과 직접 접촉된다. 그러므로, 상기 제2 콘택 플러그(126)에 포함되는 상기 도전 물질은 상기 기판(100)과의 접촉 특성을 향상시키기 위하여 폴리실리콘으로 형성되는 것이 바람직하다. 그러나, 이와는 달리, 상기 도전 물질은 베리어 금속막 및 금속막을 포함할 수도 있다.
상기 설명한 공정들을 수행함으로써, 본 실시예에 따른 배선 구조물을 형성할 수 있다. 또한, 상기 제1 배선은 제1 콘택 플러그와 도전성 라인이 일체로 이루어지므로, 접촉 저항이 낮다. 또한, 저저항을 갖는 금속 실리사이드가 포함되어 있으므로, 배선의 높이가 낮아지더라도 저저항을 가질 수 있다. 이와 같이, 상기 제1 배선은 낮은 높이를 가질 수 있고, 이로인해, 상기 제1 배선 공정 이 후에 진행되는 공정들을 용이하게 수행할 수 있다.
또한, 상기 제1 배선 상에 구비되는 하드 마스크 패턴이 제2 콘택 플러그를 형성하기 위한 식각 마스크로도 사용할 수 있으므로, 상기 제2 콘택 플러그를 형성할 때 미스얼라인의 발생을 감소시킬 수 있다.
본 실시예에 따른 배선 구조물은 디램 소자의 셀을 형성하는데에 적용될 수 있다.
도 12는 디램 소자에서 셀 부분의 회로도이다.
도 13은 도 1에 도시된 배선 구조물을 포함하는 디램 소자의 평면도이다. 도 14는 도 13에 도시된 디램 소자를 나타내는 단면도이다.
도 14의 단면도는 좌측부로부터 각각 도 13의 A-A', B-B' 및 C-C'을 절단하였을 때 보여지는 것이다.
도 12를 참조하면, 디램 소자의 단위 셀(C)은 워드 라인(W/L)에 의해 조정되는 하나의 NMOS 트랜지스터(10)와, 상기 NMOS 트랜지스터(10)와 연결되는 커패시터(12)를 포함한다. 여기서, NMOS 트랜지스터(10)의 불순물 영역 중 하나의 단자는 비트 라인(B/L)에 연결되고, 상기 NMOS 트랜지스터(10)의 불순물 영역 중 나머지 하나의 단자는 커패시터(12)의 하부 전극과 연결된다. 상기 커패시터(12)의 하부 전극은 전하가 저장되는 스토리지 노드가 된다. 상기 커패시터(12)의 상부 전극은 공통의 셀 플레이트 라인(도시안됨)에 연결되고, 상기 플레이트 라인을 통해 플레이트 전압이 인가된다. 또한, 래치형 비트 라인 센스 앰프(S/A)의 양 출력 단자는 비트 라인(B/L) 쌍에 연결된다.
도 12에 도시된 디램 소자의 셀들은 단결정 반도체 기판에 구현된다. 상기 디램 소자의 셀에서 트랜지스터의 불순물 영역과 비트 라인 및 커패시터 간의 전기적 연결을 위하여 배선 구조물이 구비되어야 한다.
이하에서는, 도 13 및 14를 참조하면서, 도 1에 도시된 배선 구조물을 포함하는 디램 소자에 대해 상세히 설명한다.
도 13 및 도 14를 참조하면, 액티브 영역(A) 및 소자 분리 영역이 구분되는 기판(200)이 마련된다. 상기 기판(200)에서 소자 분리 영역은 소자 분리용 트렌치 가 생성되어 있고 상기 소자 분리용 트렌치 내부에 소자 분리막(204)이 채워져 있다. 상기 액티브 영역은 고립된 형상을 가지면서 규칙적으로 배치된다.
상기 액티브 영역 및 소자 분리 영역에는 제1 방향으로 연장되는 라인 형상을 갖는 게이트 전극용 트렌치(206)가 생성되어 있다. 상기 게이트 전극용 트렌치(206)는 상기 액티브 영역(A)들을 가로지르면서 연장된다. 하나의 고립된 액티브 영역(A)에는 2개의 MOS 트랜지스터가 구비되므로, 상기 하나의 고립된 액티브 영역에는 2개의 게이트 전극용 트렌치(206)가 서로 나란하게 배치된다.
상기 액티브 영역(A)에 위치하는 상기 게이트 전극용 트렌치(206)의 측벽에는 게이트 산화막(208)이 구비된다. 상기 게이트 산화막(208)은 실리콘 산화물로 이루어지거나 고유전율을 갖는 금속 산화물로 이루어질 수 있다. 상기 고유전율을 갖는 금속 산화물은 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2) 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 게이트 전극용 트렌치(206)의 내부에는 도전막 패턴(210) 및 제1 하드 마스크 패턴(212)을 포함하는 게이트 구조물이 매립되어 있다. 상기 게이트 구조물의 상부면은 상기 기판(200) 표면보다 높게 돌출되지 않고, 상기 기판(200) 상부면과 평탄하거나 상기 기판(200) 상부면보다 낮게 위치한다. 상기 도전막 패턴(210)은 선택 트랜지스터의 게이트 전극으로 사용될 뿐 아니라, 디램 셀의 워드 라인으로도 사용된다.
상기 도전막 패턴(210)은 도핑된 폴리실리콘과 같은 실리콘 물질, 금속 물질 또는 금속 실리사이드 물질로 이루어질 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 사용할 수 있는 상기 금속 물질의 예로는 텅스텐, 티타늄 질화물, 탄탈륨 질화물 등을 들 수 있다. 상기 제1 하드 마스크 패턴(212)은 실리콘 질화물로 이루어질 수 있다.
상기 게이트 구조물 양측의 액티브 영역의 기판 표면 아래에는 제1 및 제2 불순물 영역(214a, 214b)이 구비된다. 상기 제1 및 제2 불순물 영역(214a, 214b)은 선택 트랜지스터의 소오스/드레인으로 사용된다.
상기 기판(200), 소자 분리막 패턴(204) 및 게이트 구조물의 상부면에 식각 저지막(218)이 구비된다. 상기 식각 저지막(218)은 층간 절연막(226)에 대해 식각 선택비가 높은 물질로 이루어지며, 일 예로 실리콘 질화물로 이루어질 수 있다. 상기 식각 저지막(218)에는 상기 제1 불순물 영역(214a)이 노출되는 제1 콘택홀이 생성되어 있다.
상기 제1 콘택홀 내부에는 비트 라인 콘택(224a)이 구비되고, 상기 식각 저지막(218) 상에는 상기 비트 라인 콘택(224a)과 일체로 비트 라인(224b)이 구비된다. 이하에서는, 상기 비트 라인 콘택(224a) 및 비트 라인(224b)을 비트 라인 구조물(224)이라 하면서 설명한다.
상기 비트 라인 구조물(224)의 표면의 적어도 일부분은 금속 실리사이드로 이루어진다. 보다 구체적으로, 상기 금속 실리사이드는 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드, 플레티늄 실리사이드 등으로 이 루어질 수 있다. 이들은 단독으로 형성되거나 또는 2 이상의 합금으로 이루어질 수도 있다.
상기 비트 라인 구조물(224)은 도 1 및 도 2a에 도시된 제1 배선과 동일한 구성을 가질 수 있다. 이와는 달리, 상기 비트 라인 구조물은 도 2b 또는 도 2c에 도시된 제1 배선과 동일한 구성을 가질 수도 있다. 상기 비트 라인 구조물(224) 상에는 실리콘 질화물로 이루어지는 제2 하드 마스크 패턴(222)이 구비된다.
본 실시예의 비트 라인 콘택(224a)은 층간 절연막 사이를 관통하지 않고, 식각 저지막(218)만을 관통하는 형상을 갖는다. 즉, 본 실시예의 비트 라인 콘택(224a)의 양 측에는 층간 절연막이 구비되지 않으므로, 상기 층간 절연막에 해당하는 높이만큼 높이가 낮다. 때문에, 상기 비트 라인 구조물(224)의 전체 높이도 매우 낮아지게 된다. 이와 같이, 상기 비트 라인 구조물(224)의 높이가 낮아지더라도 상기 비트 라인 구조물(224)을 이루는 도전 물질에 저저항의 금속 실리사이드가 포함되어 있으므로, 상기 비트 라인 구조물(224)은 디램 소자에서 요구하는 낮은 저항을 가질 수 있다.
상기 식각 저지막(218) 상에, 상기 비트 라인(224b)들 사이를 채우는 층간 절연막(226)이 구비된다.
상기 층간 절연막(226) 및 식각 저지막(218)을 관통하여 기판(100)의 제2 불순물 영역(214b)과 접촉하는 스토리지 노드 콘택(234)이 구비된다. 상기 스토리지 노드 콘택(234)의 양 측벽은 절연 물질로 이루어진다. 일 예로, 상기 스토리지 노드 콘택(234)의 측벽에는 내벽 스페이서(232) 및 절연 패턴(235)이 구비될 수 있 다. 상기 스토리지 노드 콘택(234)은 폴리실리콘으로 이루어질 수 있다.
상기 스토리지 노드 콘택(234) 상에 커패시터(240)가 구비된다. 상기 커패시터(240)는 높은 축적 용량을 갖는 실린더형의 커패시터인 것이 바람직하지만, 스택형 커패시터도 가능하다.
도 15 내지 18, 19a, 20a 및 21은 도 13에 도시된 디램 소자의 제조 방법을 나타내는 단면도이다.
도 15 내지 도 21에 도시된 단면도들은 좌측부로부터 각각 도 13의 A-A', B-B' 및 C-C' 부위를 절단하였을 때 보여지는 것이다.
도 15를 참조하면, 단결정 실리콘 기판(200)에 패드 산화막(도시안됨)을 형성한다. 이 후, 소자 분리용 트렌치를 형성할 시에 식각 마스크로 사용되는 하드 마스크 패턴(도시안됨)을 형성한다.
상기 하드 마스크 패턴을 식각 마스크로 사용하여 소자 분리 영역에 위치하는 패드 산화막 및 기판을 선택적으로 식각함으로서 소자 분리용 트렌치(202)를 형성한다. 상기 소자 분리 트렌치(202) 이외의 액티브 영역은 고립된 형상을 가지며 규칙적으로 배열되어야 한다.
상기 소자 분리용 트렌치(202)의 측면 및 저면에 노출된 실리콘을 열산화시켜 트렌치 내벽 산화막(도시안됨)을 형성한다. 그리고, 상기 트렌치 내벽 산화막 및 상기 하드 마스크 패턴의 표면에 질화막 라이너(도시안됨)를 형성한다. 이 후, 상기 소자 분리용 트렌치(202) 내부를 매립하면서 상기 하드 마스크 패턴을 덮도록 실리콘 산화막(도시안됨)을 증착한다. 상기 실리콘 산화막의 예로는 HDP 산화막, TEOS막, USG막, TOS막 등을 들 수 있다. 또한, 상기 소자 분리용 트렌치(202) 내에 질화물 또는 공기막이 더 포함될 수도 있다.
상기 하드 마스크 패턴이 노출되도록 상기 실리콘 산화막을 화학 기계적으로 연마하여 상기 소자 분리용 트렌치(202) 내부를 채우는 소자 분리막 패턴(204)을 형성한다.
다음에, 상기 하드 마스크 패턴 및 상기 소자 분리막 패턴(204) 상에 유기 반사 방지막(도시안됨)을 형성한다. 상기 유기 반사 방지막을 사진 식각 공정을 통해 패터닝하여 유기 반사 방지막 패턴(도시안됨)을 형성한다. 상기 유기 반사 방지막 패턴은 게이트 구조물 형성 영역을 선택적으로 노출한다.
이 후, 상기 유기 반사 방지막 패턴으로 상기 하드 마스크 패턴을 식각하고, 계속하여 패드 산화막을 식각한다. 이 후, 애싱 및 스트립 공정을 통해 상기 유기 반사 방지막 패턴을 제거한다.
상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 노출된 액티브 영역 및 소자 분리 영역의 기판(100) 표면을 이방성으로 식각함으로서 상기 게이트 전극용 트렌치(206)를 형성한다. 상기 게이트 전극용 트렌치(206)는 상기 액티브 영역을 가로지르는 방향으로 연장된다. 고립된 형상의 액티브 패턴 내에는 2개의 게이트 전극용 트렌치(206)가 형성된다.
도 16을 참조하면, 상기 게이트 전극용 트렌치(206)의 내벽에 노출된 기판(200) 표면에 게이트 산화막(208)을 형성한다. 상기 게이트 산화막(208)은 상기 기판을 열산화시켜 형성할 수 있다. 이와는 달리, 상기 게이트 산화막(208)은 고유전율을 갖는 금속 산화물을 원자층 적층 방법 또는 화학 기상 증착 방법을 통해 증착시켜 형성할 수 있다. 상기 고유전율을 갖는 금속 산화물은 알루미늄 산화물(Al2O3), 티타늄 산화물(TiO2), 탄탈륨 산화물(Ta2O5), 지르코늄 산화물(ZrO2), 하프늄 산화물(HfO2) 등을 들 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다.
상기 게이트 산화막(208) 상에 게이트 전극용 도전막(도시안됨)을 형성한다. 상기 도전막은 상기 게이트 전극용 트렌치(206) 내부를 완전히 매립하도록 형성한다. 상기 도전막은 도핑된 폴리실리콘과 같은 반도체 물질, 금속 실리사이드 물질 또는 금속 물질을 사용하여 형성할 수 있다. 이들은 단독 또는 혼합하여 사용할 수 있다. 사용할 수 있는 금속 물질의 예로는 텅스텐, 티타늄 질화물, 탄탈륨 질화물 등을 들 수 있다.
상기 게이트 전극용 트렌치(206) 내부에만 상기 도전막이 남아있도록 상기 도전막을 화학 기계적 연마 공정을 통해 제거한다. 이 후에, 습식 식각 공정 또는 건식 식각 공정을 통해 상기 도전막을 일부 제거함으로서 도전막 패턴(210)을 형성한다. 따라서, 상기 도전막 패턴(210)은 상기 게이트 전극용 트렌치(206) 내부를 부분적으로 채우는 형상을 갖게 된다.
설명한 것과 같이, 상기 도전막 패턴(210)은 사진 식각 공정에 의해 패터닝되는 것이 아니라, 다마신 공정을 통해 형성된다. 그러므로, 상기 도전막 패턴(210)은 사진 식각 공정으로 패터닝하기가 어려운 금속 물질로도 형성될 수 있 다.
상기 도전막 패턴(210) 상에 상기 게이트 전극용 트렌치(206) 내부를 완전히 매립하는 하드 마스크막(도시안됨)을 형성한다. 상기 하드 마스크막은 화학 기상 증착 공정에 의해 실리콘 질화물을 증착시켜 형성될 수 있다. 상기 게이트 전극용 트렌치(206) 내부에만 상기 하드 마스크막이 남아있도록 화학 기계적 연마 공정을 수행하여, 상기 하드 마스크막의 일부를 제거한다.
상기 연마 공정을 수행하면, 상기 게이트 전극용 트렌치(206) 내부에는 도전막 패턴(210) 및 제1 하드 마스크 패턴(212)이 적층된 게이트 구조물이 완성된다. 상기 제1 하드 마스크 패턴(212)은 게이트 전극 및 워드 라인으로 제공되는 상기 도전막 패턴(210)을 보호한다.
이와 같이, 상기 게이트 산화막(208), 도전막 패턴(210) 및 제1 하드 마스크 패턴(212)을 포함하는 상기 게이트 구조물은 상기 게이트 전극용 트렌치(206) 내부에 위치하며 상기 기판(200) 상부면보다 높게 돌출되지 않는다.
다음에, 이온 주입 공정을 통해 상기 액티브 영역의 기판(200) 표면 아래로 불순물을 주입함으로서 제1 및 제2 불순물 영역(214a, 214b)을 각각 형성한다. 이 때, 상기 게이트 구조물의 제1 하드 마스크 패턴(212)이 이온주입 마스크로 사용된다.
상기 공정들을 수행하면, 디램 소자의 셀에 포함되는 선택 트랜지스터가 완성된다.
도 17을 참조하면, 상기 선택 트랜지스터가 형성되어 있는 상기 기판 (200) 표면 상에 식각 저지막(218)을 형성한다. 상기 식각 저지막(218)은 실리콘 질화물을 증착시켜 형성한다.
다음에, 상기 식각 저지막(218)을 사진 식각하여, 상기 제1 불순물 영역(214a)의 기판을 노출시키는 제1 콘택홀(219)을 형성한다. 상기 제1 콘택홀(219)을 채우면서 상기 식각 저지막(218) 상에 폴리실리콘막(220)을 형성한다.
이 후, 상기 폴리실리콘막(220) 상에 비트 라인을 형성하기 위한 마스크로 사용되는 제2 하드 마스크 패턴(222)을 형성한다. 상기 제2 하드 마스크 패턴(222)은 상기 액티브 영역을 가로지르도록 제1 방향으로 연장되는 라인 형상을 갖는다. 상기 제2 하드 마스크 패턴(222)은 상기 게이트 전극의 연장 방향과 수직한 방향으로 연장된다. 또한, 상기 제2 하드 마스크 패턴(222)은 상기 액티브 영역들 사이의 소자 분리 영역을 지나면서, 상기 액티브 영역의 제1 불순물 영역(214a)의 상부를 덮도록 측방으로 돌출된 형상을 갖는다.
도 18을 참조하면, 상기 제2 하드 마스크 패턴(222)을 식각 마스크로 상기 폴리실리콘막(220)을 식각함으로써, 상기 제1 콘택홀(219) 내부를 채우면서 상기 식각 저지막(218)의 상부면으로 돌출되는 예비 도전 패턴(도시안됨)을 형성한다. 상기 예비 도전 패턴은 폴리실리콘 물질로 이루어진다.
다음에, 상기 예비 도전 패턴 및 식각 저지막 상에 금속막을 형성하고, 상기 금속막을 열처리함으로써 상기 예비 도전 패턴 표면의 적어도 일부분을 실리시데이션시킨다. 이로써, 적어도 일부분에 금속 실리사이드를 포함하고, 비트 라인 콘택(224a) 및 비트 라인(224b)이 적층된 비트 라인 구조물(224)을 형성한다. 상기 비트 라인 구조물(224)에 포함되는 비트 라인 콘택(224a) 및 비트 라인(224b)은 1회의 증착 공정을 통해 형성된 일체 배선이다.
상기에서 설명한 것과 같이, 상기 제2 하드 마스크 패턴(222)이 상기 액티브 영역들 사이의 소자 분리 영역을 지나면서, 상기 액티브 영역의 제1 불순물 영역(214a)의 상부를 덮도록 측방으로 돌출된 형상을 가지므로, 도 13에 도시된 것과 같이, 상기 비트 라인(224b)이 상기 액티브 영역의 제1 불순물 영역(214a)의 상부를 덮도록 측방으로 돌출된다.
상기 예비 도전 패턴의 형성 및 비트 라인 구조물(224)의 형성 방법은 도 5 내지 도 7을 참조로 설명한 것과 동일하다.
도 19a를 참조하면, 상기 비트 라인 구조물(224) 사이의 갭을 매립하는 층간 절연막(226)을 형성한다. 상기 층간 절연막(226)을 형성하는 공정은 도 8을 참조로 설명한 것과 동일하다.
다음에, 상기 층간 절연막(226) 상에 상기 제1 방향과 수직한 제2 방향으로 연장되는 라인 형상의 포토레지스트 패턴(228)을 형성한다. 상기 포토레지스트 패턴(228)은 상기 제2 불순물 영역(214b) 상부를 노출하면서 상기 제2 방향으로 연장되는 형상을 갖는다.
본 실시예에서는, 도시된 것과 같이, 상기 포토레지스트 패턴(228)이 상기 제1 불순물 영역(214a)의 기판을 마스킹한다. 그러므로, 상기 포토레지스트 패턴(228)에 의해 이웃하는 액티브 영역 사이의 소자 분리 영역도 함께 노출된다. 때문에, 2개의 액티브 영역에 각각 형성된 제2 불순물 영역(214b)의 상부가 동시에 노출되는 것이다. 상기 제2 불순물 영역(214b)의 상부 표면은 스토리지 노드 콘택이 형성되는 영역이다.
도 20a를 참조하면, 상기 포토레지스트 패턴(228) 및 제2 하드 마스크 패턴(222)에 의해 노출된 층간 절연막(226)을 식각한다. 계속하여, 상기 식각 저지막(218)을 제거하여 상기 실리콘 기판(200)을 노출시킨다. 이로써, 상기 층간 절연막(226)에 제2 콘택홀(230)을 형성한다.
상기 포토레지스트 패턴을 식각 마스크로 사용하여 상기 층간 절연막 및 식각 저지막을 식각하면, 서로 인접하는 2개의 스토리지 노드 콘택 영역 및 상기 스토리지 노드 콘택 영역들 사이의 소자 분리 영역을 한번에 노출하는 제2 콘택홀(230)을 형성할 수 있다.
상기 제2 콘택홀(230)의 측벽에 절연 물질로 이루어진 내벽 스페이서(232)를 형성한다. 이로써, 상기 비트 라인(222)과 스토리지 노드 콘택이 서로 절연된다.
다음에, 상기 제2 콘택홀(230) 내부에 도전 물질을 채워넣고, 상기 제2 하드 마스크 패턴(222)의 상부면이 노출되도록 연마함으로써, 예비 스토리지 노드 콘택(233)을 형성한다. 상기 도전 물질은 건식 식각 공정을 통해 용이하게 식각될 수 있는 물질이면 가능하며, 폴리실리콘으로 이루어질 수 있다.
하나의 예비 스토리지 노드 콘택(233)은 서로 다른 액티브 영역에 형성된 2개의 제2 불순물 영역(214b)의 상부면과 동시에 접속된다.
도 21을 참조하면, 상기 예비 스토리지 노드 콘택(233)이 제2 불순물 영역과 각각 접촉할 수 있도록 상기 예비 스토리지 노드 콘택(233)을 2개로 분리한다. 이 로써, 상기 제2 불순물 영역(214b)과 각각 접촉하는 스토리지 노드 콘택(234)을 형성한다.
보다 구체적으로 설명하면, 상기 예비 스토리지 노드 콘택(233) 및 층간 절연막(226) 상에 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴은 상기 예비 스토리지 노드 콘택(233)과 접하고 있는 소자 분리 영역을 노출하는 형상을 갖는다. 일 예로 상기 포토레지스트 패턴의 노출 부위는 라인 형상을 가질 수 있다. 다음에, 상기 포토레지스트 패턴을 식각 마스크로 사용하여, 상기 소자 분리 영역이 노출되도록 상기 예비 스토리지 노드 콘택(233)을 식각한다. 상기 식각 공정을 수행하면, 상기 예비 스토리지 노드 콘택(233)이 분리되어 상기 소자 분리 영역의 양 측으로 2개의 스토리지 노드 콘택(234)이 형성된다. 상기 분리된 각각의 스토리지 노드 콘택(234)은 서로 다른 액티브 영역에서 제2 불순물 영역(214b)과 접촉하게 된다.
다음에, 상기 분리된 각각의 스토리지 노드 콘택(234) 사이에 생성된 갭을 채우도록 절연물질을 형성하고 평탄화함으로써, 절연 패턴(235)을 형성한다. 일 예로, 상기 절연 패턴(235)은 실리콘 산화물로 이루어질 수 있다.
상기 공정에 의하면, 상기 절연 패턴(235)과 접하는 상기 스토리지 노드 콘택(234)의 측벽 부위에는 내벽 스페이서가 구비되지 않고, 나머지 부위의 스토리지 노드 콘택(234)의 측벽 부위에는 내벽 스페이서(232)가 구비된다. 즉, 상기 비트 라인 구조물(224)과 인접하는 스토리지 노드 콘택(234)의 측벽 부위에는 내벽 스페이서(232)가 구비된다.
상기 설명한 것과는 다른 예로, 별도의 스토리지 노드 콘택의 분리 공정 없이 스토리지 노드 콘택을 형성할 수 있다. 이에 대해서는, 도 19b 및 도 20b를 참조하여 간단히 설명한다.
도 19b 및 도 20b는 스토리지 노드 콘택을 형성하는 다른 방법을 설명하기 위한 단면도이다.
도 15 내지 도 18을 참조로 설명한 공정을 수행한 다음, 도 19b에 도시된 것과 같이, 상기 제2 콘택홀을 형성하기 위한 포토레지스트 패턴(228a)을 형성한다. 상기 포토레지스트 패턴(228a)은 상기 제1 불순물 영역(214a)의 기판 뿐 아니라, 상기 제1 방향으로 서로 이웃하는 액티브 영역들 사이의 소자 분리 영역을 마스킹하도록 형성하여야 한다.
도 20b를 참조하면, 상기 포토레지스트 패턴(228a)을 식각 마스크로 사용하여 상기 층간 절연막(226) 및 식각 저지막(218)을 순차적으로 식각하면, 제2 불순물 영역이 노출되는 제2 콘택홀이 형성된다. 상기 제2 콘택홀 내에 내벽 스페이서(232a)를 형성한다. 다음에, 상기 내벽 스페이서(232a)가 형성된 제2 콘택홀 내에 도전 물질을 채워넣고 평탄화함으로써, 제2 불순물 영역(214b)과 전기적으로 접촉하는 스토리지 노드 콘택(234)이 형성된다. 상기 공정을 통해 형성된 스토리지 노드 콘택(234)의 측벽에는 내벽 스페이서(232a)가 구비된다.
이 후, 도 14에 도시된 것과 같이, 상기 스토리지 노드 콘택(234)과 접속하도록 커패시터(240)를 형성한다. 상기 커패시터(240)는 실린더형 커패시터로 형성할 수도 있고, 스택형 커패시터로 형성할 수도 있다.
실시예 2
도 22는 본 발명의 실시예 2에 따른 디램 소자를 나타낸다.
실시예 2에 따른 디램 소자는 비트 라인에 형성된 금속 실리사이드의 형상을 제외하고는 도 14에 도시된 실시예 1의 디램 소자와 동일하다.
도 22에 도시된 것과 같이, 본 실시예의 디램 소자는 적어도 일부분에 금속 실리사이드(S)를 포함하고 비트 라인(224b) 및 비트 라인 콘택(224a)을 포함하는 비트 라인 구조물(224)을 포함한다.
상기 비트 라인(224b)의 측벽 표면 부위는 금속 실리사이드(S)로 이루어진다. 그리고, 상기 비트 라인(224b)의 나머지 부분 및 비트 라인 콘택(224a)은 폴리실리콘으로 이루어진다.
도 22에 도시된 디램 소자는 금속 실리사이드(S)를 형성하기 위한 공정을 제외하고는, 도 15 내지 도 20을 참조로 설명한 것과 동일한 공정을 통해 형성될 수 있다. 즉, 도 18에서 설명한 금속 실리사이드(S)를 포함하는 비트 라인(224b)의 형성 공정에서, 예비 도전 패턴의 측벽 부위만이 실리시데이션 반응이 일어나도록 금속막 증착 조건 및 실리시데이션을 위한 열처리 조건을 조절함으로써, 실시예 2에 따른 디램 소자를 형성할 수 있다.
실시예 3
도 23은 본 발명의 실시예 3에 따른 디램 소자를 나타낸다.
실시예 3에 따른 디램 소자는 비트 라인 구조물 전체가 금속 실리사이드로 이루어지는 것을 제외하고는 도 14에 도시된 실시예 1의 디램 소자와 동일하다.
도 23에 도시된 것과 같이, 본 실시예의 디램 소자는 비트 라인(224b) 및 비트 라인 콘택(224a) 전체가 금속 실리사이드(S)로 이루어지는 비트 라인 구조물(224)을 포함한다.
이와는 다른 예로, 도시하지는 않았지만, 비트 라인(224b) 전체 및 비트 라인 콘택(224a)의 상부가 금속 실리사이드로 이루어지는 비트 라인 구조물을 형성할 수도 있다.
상기 디램 소자의 제조에서, 상기 비트 라인 구조물에 포함되는 금속 실리사이드(S)는 상기 금속막 형성 공정 및 실리시데이션 반응이 일어나도록 하는 열처리 조건을 조절함으로써 다양한 두께 및 형상을 갖도록 할 수 있다.
실시예 4
도 24는 본 발명의 실시예 4에 따른 디램 소자를 나타낸다.
본 실시예의 디램 소자는 도 1에 도시된 배선 구조물을 포함한다.
도 24를 참조하면, 액티브 영역 및 소자 분리 영역이 구분되는 기판(200)이 마련된다. 상기 기판(200)의 소자 분리 영역에는 소자 분리용 트렌치가 생성되어 있고 상기 소자 분리용 트렌치 내부에 소자 분리막 패턴(204)이 채워져 있다.
상기 액티브 영역 및 소자 분리 영역의 기판(200) 상에는 제1 방향으로 연장 되는 라인 형상을 갖는 게이트 구조물들이 구비된다. 상기 게이트 구조물들은 상기 기판(200) 상부면으로부터 돌출되는 형상을 갖는다. 상기 게이트 구조물들은 게이트 산화막(250), 도전막 패턴(252) 및 제1 하드 마스크 패턴(254)이 적층된 형상을 갖는다. 상기 게이트 구조물의 양측벽에는 스페이서(256)가 구비된다. 도시하지는 않았지만, 상기 게이트 구조물은 상기 기판(200)에 포함된 리세스 내부를 채우면서 상기 기판(200) 표면 상으로 돌출되는 리세스 게이트의 형상을 가질 수도 있다.
상기 게이트 구조물 양측의 액티브 영역의 기판(200) 표면 아래에는 제1 및 제2 불순물 영역(214a, 214b)이 구비된다.
상기 게이트 구조물을 덮는 하부 층간 절연막(258)이 구비된다. 상기 하부 층간 절연막(258)의 상부면은 상기 제1 하드 마스크 패턴(254)의 상부면과 동일 평면 상에 위치할 수 있다. 이와는 달리, 도시하지는 않았지만, 상기 하부 층간 절연막(258)의 상부면이 상기 제1 하드 마스크 패턴(254)의 상부면보다 높게 위치할 수도 있다.
상기 하부 층간 절연막(258)을 관통하여 상기 제1 및 제2 불순물 영역(214a, 214b)과 접촉하는 제1 및 제2 패드 콘택(260a, 260b)이 각각 구비된다.
상기 하부 층간 절연막(258), 제1 및 제2 패드 콘택(260a, 260b) 상에는 식각 저지막(218)이 구비된다. 상기 식각 저지막(218)을 관통하여 상기 제1 패드 콘택(260a)과 접촉하는 비트 라인 콘택(224a)이 구비되고, 상기 식각 저지막(218) 상에는 상기 비트 라인 콘택(224a)과 일체로 비트 라인(224b)이 구비된다. 상기 비트 라인(224b)의 표면의 적어도 일부분은 금속 실리사이드로 이루어진다. 상기 비트 라인 콘택(224a) 및 비트 라인(224b)으로 이루어지는 비트 라인 구조물(224)은 도 1에 도시된 제1 배선과 동일한 구성을 가질 수 있다. 상기 비트 라인 구조물(224) 상에는 실리콘 질화물로 이루어지는 제2 하드 마스크 패턴(222)이 구비된다.
상기 비트 라인(224b)들 사이에는 층간 절연막(226)이 구비된다.
상기 층간 절연막(226) 및 식각 저지막(218)을 관통하여 상기 제2 패드 콘택(260b)의 적어도 일부분과 접촉하는 스토리지 노드 콘택(234)이 구비된다. 상기 스토리지 노드 콘택(234)의 측벽에는 절연 물질로 이루어지는 내벽 스페이서(232)가 구비된다.
상기 스토리지 노드 콘택(234) 상에 커패시터(240)가 구비된다.
도 25 내지 도 27은 도 24에 도시된 디램 소자의 제조 방법을 나타내는 단면도이다.
도 25를 참조하면, 단결정 실리콘 기판(200)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(204)을 형성함으로써, 상기 기판(200)을 액티브 영역 및 소자 분리 영역으로 구분한다.
상기 액티브 영역의 기판(200) 상에 게이트 산화막(250)을 형성한다. 상기 게이트 산화막(250) 상에 게이트 전극으로 형성되는 도전막(도시안됨)을 형성한다. 상기 도전막 상에 제1 하드 마스크막(도시안됨)을 형성한다. 상기 제1 하드 마스크막은 실리콘 질화물을 증착시켜 형성할 수 있다. 상기 하드 마스크막을 사진 식각 공정에 의해 패터닝함으로써, 상기 액티브 영역을 가로지르는 라인 형상의 제1 하 드 마스크 패턴(254)을 형성한다. 하나의 액티브 영역 상에는 2개의 제1 하드 마스크 패턴(254)이 배치된다.
상기 제1 하드 마스크 패턴(254)을 식각 마스크로 사용하여, 상기 도전막을 식각함으로써 도전막 패턴(252)을 형성한다. 상기 도전막 패턴(252)은 게이트 전극 및 워드 라인으로 사용된다. 이하에서는, 상기 게이트 산화막(250), 도전막 패턴(252) 및 제1 하드 마스크 패턴(254)의 적층 구조를 게이트 구조물이라고 한다.
상기 도전막 패턴(252), 제1 하드 마스크 패턴(254), 기판 표면을 따라 스페이서용 절연막(도시안됨)을 형성한다. 상기 스페이서용 절연막은 실리콘 질화물로 이루어질 수 있다. 상기 스페이서용 절연막을 이방성으로 식각함으로써, 상기 게이트 구조물의 측벽에 스페이서(256)를 형성한다. 또한, 상기 게이트 구조물 양측의 기판 표면 아래에 불순물을 주입함으로써, 제1 및 제2 불순물 영역(214a, 214b)을 형성한다.
상기 게이트 구조물들 사이 갭을 채우는 하부 층간 절연막(258)을 형성한다. 상기 하부 층간 절연막(258)은 실리콘 산화물을 증착한 후 상기 제1 하드 마스크 패턴(254)이 상부면에 노출되도록 상기 실리콘 산화물의 표면을 평탄화함으로써 형성할 수 있다.
다음에, 상기 하부 층간 절연막(258)의 일부분을 사진 식각 공정을 통해 식각함으로써 제1 및 제2 불순물 영역(214a, 214b)을 각각 노출하는 콘택홀들을 형성한다. 상기 콘택홀 내에 도전 물질을 채워넣고 평탄화함으로써 콘택 패드(260a, 260b)들을 형성한다.
즉, 상기 공정을 수행하면, 상기 하부 층간 절연막(258)을 관통하여 상기 제1 불순물 영역(214a)과 접촉하는 제1 패드 콘택(260a)과, 상기 하부 층간 절연막(258)을 관통하여 상기 제2 불순물 영역(214b)과 접촉하는 제2 패드 콘택(260b)이 각각 형성된다.
도 26을 참조하면, 상기 하부 층간 절연막(258), 제1 및 제2 패드 콘택(260a, 260b) 표면 상에 식각 저지막(218)을 형성한다.
상기 식각 저지막(218)의 일부분을 사진 식각을 통해 순차적으로 식각함으로써 제1 콘택홀을 형성한다. 상기 제1 콘택홀의 저면에는 제1 패드 콘택(260a)의 상부면이 노출된다. 상기 제1 콘택홀을 채우면서 상기 식각 저지막(218) 상에 폴리실리콘막(도시안됨)을 형성한다. 상기 폴리실리콘막 상에 비트 라인을 형성하기 위한 마스크로 사용되는 제2 하드 마스크 패턴(222)을 형성한다.
상기 제2 하드 마스크 패턴(222)을 식각 마스크로 상기 폴리실리콘막을 식각함으로써 예비 도전 패턴(도시안됨)을 형성한다. 이 후, 상기 예비 도전 패턴, 식각 저지막(218) 및 제2 하드 마스크 패턴(222) 표면 상에 금속막을 증착하고, 이를 실리시데이션시켜 상기 예비 도전 패턴의 적어도 일부분에 금속 실리사이드를 형성한다. 이로써, 금속 실리사이드를 포함하고, 비트 라인 콘택(224a) 및 비트 라인(224b)으로 구성되는 비트 라인 구조물을 형성한다.
상기 예비 도전 패턴 및 비트 라인 구조물을 형성하는 공정은 도 18을 참조로 설명한 것과 동일하다.
도 27을 참조하면, 상기 비트 라인 구조물(224) 사이의 갭을 매립하는 층간 절연막(226)을 형성한다.
상기 층간 절연막(226)의 일부 영역을 식각하고, 계속하여 상기 식각 저지막(218)을 식각함으로써 상기 제2 콘택 패드(260b) 상부면의 적어도 일부분을 노출하는 제2 콘택홀을 형성한다. 상기 층간 절연막(226) 형성 및 제2 콘택홀 형성 공정은 도 19 내지 21에서 설명한 것과 동일하다.
상기 제2 콘택홀에 내벽 스페이서(232)를 형성한다. 다음에, 상기 제2 콘택홀 내부에 도전 물질을 매립시켜 스토리지 노드 콘택(234)을 형성한다.
이 후, 도 24에 도시된 것과 같이, 상기 스토리지 노드 콘택(234)과 접속하도록 커패시터(240)를 형성한다.
실시예 5
도 28은 본 발명의 실시예 5에 따른 디램 소자를 나타내는 단면도이다.
본 실시예에 따른 디램 소자는 셀 영역에는 도 14에 도시된 것과 동일한 구조의 셀들이 구비된다. 또한, 디램 소자의 페리 회로 영역에는 플레너형의 트랜지스터를 포함한다.
도 28을 참조하면, 디램 소자의 셀 영역에는 도 14에 도시된 것과 동일한 구조의 셀들이 구비된다. 그러므로, 이하에서는 디램 소자의 페리 회로 영역에 구비되는 소자들을 설명한다.
페리 회로 영역의 기판(200)에는 소자 분리 영역 및 액티브 영역을 구분하는 소자 분리막 패턴(204)이 구비된다. 상기 페리 회로 영역의 기판 (200) 표면 상에 는 게이트 절연막(302), 제2 게이트 전극(304) 및 제3 하드 마스크 패턴(306)이 적층된 제2 게이트 구조물이 구비된다. 본 실시예에서, 상기 제2 게이트 전극(304)은 폴리실리콘(304a) 및 금속 실리사이드(304b)를 포함한다. 또한, 상기 제2 게이트 구조물 양측의 기판(200) 표면 아래로 소오스/드레인으로 사용되는 제3 및 제4 불순물 영역(310a, 310b)이 구비된다.
상기 제2 게이트 구조물은 상기 기판(200) 표면 상에 게이트 절연막(302)이 구비되는 것을 제외하고는 셀 영역에 형성된 비트 라인 콘택(224a), 비트 라인(224b) 및 제2 하드 마스크 패턴(222)과 동일한 적층 구조를 갖는다.
구체적으로, 상기 제2 게이트 구조물에 포함되는 제2 게이트 전극(304)은 상기 비트 라인 콘택(224a)을 이루는 물질 및 비트 라인(224b)을 이루는 물질이 적층된 구조를 갖는다. 그러므로, 상기 제2 게이트 전극(304)은 표면의 적어도 일부분이 금속 실리사이드로 이루어진다. 따라서, 상기 제2 게이트 전극(304)은 저저항을 가질 수 있다. 상기 제3 하드 마스크 패턴(306)은 상기 비트 라인(224b) 상에 구비되는 제2 하드 마스크 패턴(222)과 실질적으로 동일한 물질로 이루어지며, 일 예로, 실리콘 질화물로 이루어질 수 있다. 본 실시예에서, 상기 제2 및 제3 하드 마스크 패턴(222, 306) 의 상부면은 동일한 평면에 위치할 수 있다.
상기 제2 게이트 구조물들 사이의 갭 부위에 층간 절연막(226)이 구비된다. 상기 층간 절연막(226)은 상기 셀 영역에 형성된 층간 절연막(226)과 동일한 물질로 이루어진다.
상기 층간 절연막(226)을 관통하여 상기 제3 및 제4 불순물 영역(310a, 310b)과 접촉하는 제2 콘택 플러그(312)가 구비된다. 서로 이웃하는 제2 콘택 플러그 사이에는 절연 패턴(235)이 구비된다. 상기 제2 콘택 플러그(312) 및 층간 절연막(226) 상에는 상부 층간 절연막(314)이 구비된다.
도 29 내지 도 34는 도 28에 도시된 디램 소자의 제조 방법을 나타내는 단면도들이다.
도 29를 참조하면, 셀 영역 및 페리 회로 영역이 구분된 기판(200)에 셸로우 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(204)을 형성한다.
계속하여, 도 15 및 도 16을 참조로 설명한 것과 동일한 공정을 수행하여, 셀 영역의 기판(200)에 매립된 게이트를 포함하는 선택 트랜지스터를 형성한다.
상기 선택 트랜지스터가 형성되어 있는 상기 기판(200) 표면 상에 식각 저지막(218)을 형성한다. 상기 식각 저지막(218)을 사진 식각하여 제1 개구부들(219a)을 형성한다. 구체적으로, 상기 셀 영역의 기판에는 상기 제1 불순물 영역(214a)의 기판(200) 표면을 노출시키는 콘택홀을 형성한다. 또한, 상기 페리 회로 영역의 기판(200)에는 게이트 전극이 형성될 부위의 기판(200) 표면을 노출시키는 개구부를 형성한다.
상기 제1 개구부들(219a) 표면에 노출되어 있는 기판(200)을 열산화시켜 게이트 절연막(302)을 형성한다. 상기 게이트 절연막(302) 상에 상기 게이트 절연막(302)을 보호하기 위하여 예비 폴리실리콘막(303)을 형성한다. 상기 예비 폴리실리콘막(303)은 50 내지 200Å의 두께로 형성한다.
도 30을 참조하면, 상기 예비 폴리실리콘막(303) 상에 상기 셀 영역을 선택적으로 노출시키는 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴을 식각 마스크로 상기 셀 영역에 형성되어 있는 예비 폴리실리콘막 및 게이트 절연막을 모두 제거한다. 이로써, 상기 셀 영역에 형성되어 있는 콘택홀의 저면에는 기판(200) 표면이 노출된다.
다음에, 상기 제1 개구부들(219a) 내부를 채우면서 상기 셀 영역 및 페리 회로 영역의 상기 식각 저지막(218) 표면을 덮도록 상부 폴리실리콘막(219)을 형성한다. 이하에서는, 남아있는 예비 폴리실리콘막(303)과 상부 폴리실리콘막(219)을 폴리실리콘막(220)이라 하면서 설명한다.
상기 셀 영역에는 상기 제1 개구부(219a) 내에 형성되어 있는 폴리실리콘막(220)이 상기 기판(200) 표면과 접촉된다. 상기 페리 회로 영역에는 상기 제1 개구부(219a) 내에 형성되어 있는 예비 폴리실리콘막 상에 추가적으로 상부 폴리실리콘막(219)이 형성된다. 때문에, 상기 페리 회로 영역에 형성되는 폴리실리콘막(220)은 상기 기판(200) 표면과 접촉되지 않고, 상기 게이트 절연막(302) 표면과 접촉된다.
셀 영역 및 페리 회로 영역에 형성되어 있는 상기 폴리실리콘막(220) 상에 하드 마스크 패턴(222, 306)을 형성한다. 상기 셀 영역의 하드 마스크 패턴(222)은 비트 라인을 형성하기 위한 식각 마스크이고, 상기 페리 회로 영역의 하드 마스크 패턴(306)은 트랜지스터의 게이트를 형성하기 위한 식각 마스크이다.
도 31을 참조하면, 상기 하드 마스크 패턴(222, 306)을 식각 마스크로 사용 하여 상기 폴리실리콘막(220)을 식각함으로써, 제1 개구부(219a) 내부를 채우면서 상기 식각 저지막(218) 상부면보다 돌출되는 예비 도전 패턴(220a)을 형성한다.
상기 셀 영역에 형성되어 있는 예비 도전 패턴(220a)은 콘택 및 라인 패턴이 적층된 구조를 갖는다. 또한, 상기 페리 회로 영역에 형성되어 있는 예비 도전 패턴(220a)은 라인 형상 또는 고립된 형상을 가질 수 있다.
상기 식각 저지막(218), 예비 도전 패턴(220a) 및 하드 마스크 패턴(222, 306)을 따라 금속막(308)을 형성한다. 상기 금속막(308)은 실리사이드화되었을 때 금속 질화물 보다 낮은 저항을 갖는 물질로써 형성되는 것이 바람직하다. 상기 금속막(308)으로 사용될 수 있는 물질의 예로는 코발트, 티타늄, 탄탈륨, 니켈, 플레티늄 등을 들 수 있다. 이 때, 상기 금속막은 상기 예비 도전 패턴(220a)의 측벽 일부와 직접 접촉하게 된다.
도 32를 참조하면, 상기 금속막(308)을 열처리함으로써 상기 예비 도전 패턴(220a)의 적어도 일부분을 실리시데이션시킨다.
이로써, 상기 셀 영역에는 비트 라인 콘택(224a) 및 상기 비트 라인(224b)이 적층되고 금속 실리사이드를 포함하는 비트 라인 구조물(224)이 형성된다. 또한, 상기 페리 영역에는 금속 실리사이드(304b)를 포함하는 제2 게이트 전극(304)이 형성된다. 상기 실리시데이션 공정 조건을 조절함으로써, 상기 비트 라인 구조물(224) 및 제2 게이트 전극(304)에 포함되는 금속 실리사이드의 두께를 조절할 수 있다. 또한, 상기 금속 실리사이드의 두께를 조절하여 원하는 수준의 낮은 저항을 갖는 비트 라인 구조물(224) 및 게이트 전극(304)을 수득할 수 있다.
설명한 것과 같이, 본 실시예에 의하면, 1회의 실리시데이션 공정을 통해 금속 실리사이드를 포함하는 비트 라인 구조물(224) 및 페리 회로용 트랜지스터의 제2 게이트 전극(304)을 동시에 형성할 수 있다. 따라서, 상기 디램 소자의 제조 공정이 매우 단순해지게 된다.
다음에, 반응하지 않고 남아있는 금속막(308)을 제거한다.
도 33을 참조하면, 상기 페리 회로 영역의 기판(200)에 형성되어 있는 식각 저지막(218)을 선택적으로 제거한다. 상기 공정을 수행하면, 셀 영역의 기판(200) 표면 상에만 식각 저지막(218)이 남아있게 된다.
이 후, 상기 페리 영역의 기판(200)에 불순물을 주입함으로써, 상기 제2 게이트 전극(304) 양 측의 기판(200) 표면 아래에 제3 및 제4 불순물 영역(310a, 310b)을 형성한다. 상기 제3 및 제4 불순물 영역(310a, 310b)은 페리 회로용 트랜지스터의 소오스/드레인으로 제공된다.
도시하지는 않았지만, 상기 페리 영역의 기판에 불순물을 주입하는 공정을 수행하기 전, 후 또는 수행 중에, 상기 제2 게이트 전극(304)의 측벽에 스페이서를 형성하는 공정을 더 수행할 수도 있다.
도 34를 참조하면, 상기 하드 마스크 패턴(222, 306)이 모두 덮히도록 층간 절연막(226)을 형성한다. 상기 하드 마스크 패턴(222, 306)의 상부면이 노출되도록 상기 층간 절연막(226)의 상부면을 연마한다.
상기 셀 영역에 형성되어 있는 층간 절연막(226)을 관통하는 스토리지 노드 콘택(234)을 형성한다. 상기 스토리지 노드 콘택(234)을 형성하는 공정은 도 19 내 지 도 21을 참조로 설명한 것과 동일하다.
이 후, 상기 페리 회로 영역에 형성되어 있는 층간 절연막(226)의 일부를 식각하여 콘택홀을 형성하고, 상기 콘택홀 내에 도전 물질을 채워넣음으로써 상기 제3 및 제4 불순물 영역(310a, 310b)과 접촉하는 제3 콘택 플러그(312)를 형성한다.
다시, 도 28을 참조하면, 상기 페리 회로 영역을 덮는 상부 층간 절연막(314)을 형성한다. 또한, 상기 셀 영역에는 상기 스토리지 노드 콘택(234)과 접속하도록 커패시터(240)를 형성한다. 상기 커패시터는 실린더형 커패시터로 형성할 수도 있고, 스택형 커패시터로 형성할 수도 있다.
실시예 6
도 35는 본 발명의 실시예 6에 따른 디램 소자를 나타낸다.
본 실시예에 따른 디램 소자는 셀 영역에는 도 14에 도시된 것과 동일한 구조의 셀들이 구비된다. 또한, 디램 소자의 페리 회로 영역에는 플레너형의 트랜지스터를 포함한다.
도 35를 참조하면, 디램 소자의 셀 영역에는 도 14에 도시된 것과 동일한 구조의 셀들이 구비된다. 그러므로, 이하에서는 디램 소자의 페리 회로 영역에 구비되는 소자들을 설명한다.
페리 회로 영역의 기판(200)에는 소자 분리 영역 및 액티브 영역을 구분하는 소자 분리막 패턴(204)이 구비된다. 상기 페리 회로 영역의 기판 표면 상에는 게이트 절연막(330) 및 제2 게이트 전극(339)이 적층된 제2 게이트 구조물이 구비된다. 즉, 상기 제2 게이트 전극(339) 상에는 하드 마스크 패턴이 구비되지 않는다. 또한, 상기 제2 게이트 구조물 양측의 기판 표면 아래로 소오스/드레인으로 사용되는 제3 및 제4 불순물 영역(336a, 336b)이 구비된다. 상기 제2 게이트 구조물의 양 측벽에는 스페이서(334)가 구비된다.
상기 제2 게이트 전극(339)은 폴리실리콘 패턴(332) 및 금속 실리사이드(338)가 적층된 형상을 갖는다. 또한, 상기 스페이서(334) 양측에 위치하는 상기 제3 및 제4 불순물 영역(336a, 336b)의 기판(200) 상에는 상기 금속 실리사이드(342a, 342b)가 형성되어 있다. 상기 금속 실리사이드들(338, 342a, 342b)은 상기 셀 영역의 비트 라인 구조물에 포함되는 금속 실리사이드와 동일한 물질로 이루어진다.
상기 기판(200) 상에서 상기 제2 게이트 구조물들 사이의 갭 부위에는 층간 절연막(226)이 구비된다. 상기 층간 절연막(226)은 상기 셀 영역에 형성된 층간 절연막과 동일한 물질로 이루어진다.
상기 층간 절연막(226)을 관통하여 상기 제3 및 제4 불순물 영역(336a, 336b) 상의 금속 실리사이드(342a, 342b)와 접촉하는 제3 콘택 플러그(346)가 구비된다. 상기 제3 콘택 플러그(346) 및 층간 절연막(226) 상에는 상부 층간 절연막(348)이 구비된다.
도 36 내지 도 39는 도 35에 도시된 디램 소자의 제조 방법을 나타낸다.
도 36을 참조하면, 셀 영역 및 페리 회로 영역이 구분된 기판에 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(204)을 형성한다.
계속하여, 도 15 및 도 16을 참조로 설명한 것과 동일한 공정을 수행하여, 셀 영역의 기판에 매립된 게이트를 포함하는 선택 트랜지스터를 형성한다.
상기 선택 트랜지스터를 형성한 다음, 상기 페리 회로 영역의 기판(200) 상에 게이트 절연막(330) 및 폴리실리콘막 패턴(332)이 적층된 예비 게이트 구조물을 형성한다. 상기 예비 게이트 구조물 양 측벽에 스페이서(334)를 형성한다. 상기 예비 게이트 구조물 양 측의 기판 표면 아래로 불순물을 주입하여 제3 및 제4 불순물 영역(336a, 336b)을 형성한다. 이로써, 상기 페리 회로 영역의 기판(200)에는 예비 게이트 구조물, 스페이서(334) 및 불순물 영역들(336a, 336b)을 포함하는 예비 트랜지스터를 형성한다.
상기 셀 및 페리 회로 영역의 기판(200) 상에 식각 저지막(218)을 형성한다. 즉, 상기 셀 영역에 형성된 식각 저지막(218)은 상기 매립된 게이트를 포함하는 선택 트랜지스터를 덮는다. 또한, 상기 페리 회로 영역에 형성된 식각 저지막(218)은 상기 예비 트랜지스터를 덮는다.
도 37을 참조하면, 상기 식각 저지막(218)을 사진 식각하여 셀 영역의 제1 불순물 영역(214a)을 노출시키는 콘택홀(219)을 형성한다.
상기 콘택홀(219)을 채우면서 상기 식각 저지막(218) 표면을 덮도록 폴리실리콘막(도시안됨)을 형성한다.
셀 영역에 형성되어 있는 상기 폴리실리콘막 상에 하드 마스크 패턴(222)을 형성한다. 이 때, 상기 페리 회로 영역에는 상기 하드 마스크 패턴이 형성되지 않 는다. 상기 셀 영역의 하드 마스크 패턴(222)은 비트 라인을 형성하기 위한 식각 마스크로 사용된다.
상기 하드 마스크 패턴(222)을 식각 마스크로 사용하여 상기 폴리실리콘막을 식각한다. 이로써, 상기 셀 영역의 기판에는 상기 콘택홀 내부를 채우면서 상기 식각 저지막(218) 상부면보다 돌출되는 예비 도전 패턴(220a)을 형성한다. 또한, 상기 페리 회로 영역의 식각 저지막(218) 상에 형성되어 있는 폴리실리콘막은 모두 제거된다.
다음에, 사진 식각 공정을 통해, 상기 페리 회로 영역의 기판에 형성되어 있는 식각 저지막(218)을 제거한다. 따라서, 상기 페리 회로 영역에 형성된 예비 게이트 구조물의 표면이 노출된다. 또한, 상기 예비 게이트 구조물의 양 측으로는 상기 페리 회로 영역의 기판(200) 표면이 노출된다.
도 38을 참조하면, 상기 셀 영역 및 페리 회로 영역에 형성된 구조들의 표면을 따라 금속막(340)을 형성한다. 상기 셀 영역에서는 상기 식각 저지막(218), 예비 도전 패턴(220a), 하드 마스크 패턴(222)을 따라 금속막을 형성한다. 또한, 상기 페리 회로 영역에서는 상기 기판(200) 표면 및 예비 게이트 구조물의 표면을 따라 금속막(340)을 형성한다. 상기 금속막(340)은 실리사이드화되었을 때 금속 질화물보다 낮은 저항을 갖는 물질로써 형성되는 것이 바람직하다.
도 39를 참조하면, 상기 금속막(340)을 열처리함으로써 상기 셀 영역의 예비 도전 패턴(220a), 페리 회로 영역의 폴리실리콘 패턴(332), 제3 및 제4 불순물 영역(336a, 336b)의 기판(200) 표면의 적어도 일부분을 실리시데이션시킨다.
이로써, 상기 셀 영역에는 비트 라인 콘택(224a) 및 상기 비트 라인(224b)이 적층되고 금속 실리사이드를 포함하는 비트 라인 구조물이 형성된다. 상기 페리 회로 영역에는 금속 실리사이드(338)를 포함하는 제2 게이트 전극(339)이 형성된다. 또한, 상기 제3 및 제4 불순물 영역(336a, 336b) 표면에도 금속 실리사이드(342a, 342b)가 형성된다. 상기 실리시데이션 공정 조건을 조절함으로써, 상기 비트 라인 구조물, 제2 게이트 전극(339)에 포함되는 금속 실리사이드(224b, 338)와 제3 및 제4 불순물 영역(336a, 336b) 표면에 형성되는 금속 실리사이드(342a, 342b)의 두께를 조절할 수 있다. 또한, 상기 금속 실리사이드의 두께를 조절하여 원하는 수준의 낮은 저항을 갖는 비트 라인 구조물 및 제2 게이트 전극(339)을 수득할 수 있다. 또한, 페리 회로 트랜지스터의 소오스/드레인의 저항도 감소시킬 수 있다.
이와 같이, 본 실시예에 의하면, 1회의 실리시데이션 공정을 통해 금속 실리사이드를 포함하는 비트 라인 구조물, 페리 회로용 트랜지스터의 제2 게이트 전극 및 소오스/드레인을 동시에 형성할 수 있다.
다음에, 반응하지 않고 남아있는 금속막(340)을 제거한다.
다시, 도 35를 참조하면, 상기 비트 라인 구조물 및 제2 게이트 전극(339)을 덮는 층간 절연막(226)을 형성한다. 상기 셀 영역에 형성되어 있는 하드 마스크 패턴(222)의 상부면이 노출되도록 상기 층간 절연막(226)의 상부면을 연마한다.
상기 셀 영역에 형성되어 있는 층간 절연막(226)을 관통하는 스토리지 노드 콘택(234)을 형성한다. 상기 스토리지 노드 콘택(234)을 형성하는 공정은 도 19 내지 도 21을 참조로 설명한 것과 동일하다.
또한, 상기 페리 회로 영역에 형성되어 있는 층간 절연막(226)의 일부를 식각하여 콘택홀을 형성하고, 상기 콘택홀 내에 도전 물질을 채워넣는다. 이로써, 상기 제3 및 제4 불순물 영역(336a, 336b)상에 위치하는 금속 실리사이드(342a, 342b)와 접촉하는 제3 콘택 플러그(346)를 형성한다.
상기 페리 회로 영역을 덮는 상부 층간 절연막(348)을 형성한다. 또한, 상기 셀 영역에는 상기 스토리지 노드 콘택(234)과 접속하도록 커패시터(240)를 형성한다.
실시예 7
도 40은 본 발명의 실시예 7에 따른 배선 구조물을 나타내는 사시도이다. 도 41은 본 발명의 실시예 7에 따른 배선 구조물을 나타내는 단면도이다.
도 41에서, 좌측부의 단면도는 도 40의 I-I' 부위를 절단하였을 때 보여지는 것이고, 우측부의 단면도는 도 40의 II-II' 부위를 절단하였을 때 보여지는 것이다.
실시예 7에 따른 배선 구조물은, 실시예 1의 배선 구조물과는 달리,제1 배선 상에 하드 마스크 패턴이 구비되지 않는다.
도 40 및 도 41을 참조하면, 기판(100) 상에 식각 저지막(102) 및 하부 층간 절연막(142)이 구비된다. 상기 식각 저지막(102)에는 제1 콘택홀(143)이 마련되고, 상기 하부 층간 절연막(142)에는 상기 제1 콘택홀(143)과 연통하면서 연장되는 라인 형상의 트렌치(146)가 마련된다.
상기 제1 콘택홀(143) 내부에는 제1 콘택 플러그(150a)가 구비된다. 또한, 상기 하부 층간 절연막(142)에 포함된 트렌치(146) 내에는 상기 제1 콘택 플러그(150a)와 일체로 구비되는 도전성 라인(150b)이 구비된다. 상기 도전성 라인(150b)의 상부면은 상기 하부 층간 절연막(142)의 상부면보다 돌출되거나 또는 상기 하부 층간 절연막(142)의 상부면과 동일한 평면이 위치할 수 있다. 상기 제1 콘택 플러그(150a) 및 도전성 라인(150b)은 제1 배선(150)으로 제공된다. 상기 제1 배선(150)의 적어도 일부분은 금속 실리사이드(S)로 이루어진다.
상기 금속 실리사이드(S)는 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드, 플레티늄 실리사이드 등으로 이루어질 수 있다. 이들은 단독으로 형성되는 것이 바람직하지만, 2 이상이 적층될 수도 있다. 그러나, 상기 도전성 라인(150b)의 상부면에는 하드 마스크 패턴이 구비되지 않는다.
상기 도전성 라인(150b)들이 포함된 상기 제1 배선(150)과 상기 하부 층간 절연막(142)을 덮는 층간 절연막(152)이 구비된다. 상기 층간 절연막(152)의 상부면은 상기 도전성 라인(150b)의 상부면보다 높게 위치하여 상기 도전성 라인(150b)을 덮는다. 또한, 상기 층간 절연막(152)의 상부면은 평탄한 것이 바람직하다.
상기 층간 절연막(152), 하부 층간 절연막(142) 및 식각 저지막(102)을 관통하여 기판(100)과 접촉하는 제2 콘택 플러그(160)가 구비된다. 상기 제2 콘택 플러그(160)의 측벽에는 내벽 스페이서(158)가 구비될 수 있다. 상기 내벽 스페이서(158)는 실리콘 산화물로 이루어지거나 또는 실리콘 질화물로 이루어질 수 있다.
도 42 내지 도 46은 도 41에 도시된 배선 구조물의 형성 방법을 나타내는 단면도이다.
도 42 내지 도 46의 단면도들에서, 좌측부의 단면도는 도 40의 I-I' 부위를 절단하였을 때 보여지는 것이고, 우측부의 단면도는 도 40의 II-II' 부위를 절단하였을 때 보여지는 것이다.
도 42를 참조하면, 기판(100) 상에 식각 저지막(102) 및 하부 층간 절연막(142)을 형성한다. 상기 하부 층간 절연막(142) 및 식각 저지막(102)의 일부분을 사진 식각 공정을 통해 제거하여 기판(100) 표면을 노출하는 제1 콘택홀(143)을 형성한다.
상기 제1 콘택홀(143) 내부에 탄소를 포함하는 폴리머로 이루어지는 희생막(도시안됨)을 매립한다. 상기 희생막은 에싱 및 스트립 공정을 통해 용이하게 제거되는 물질로 형성하는 것이 바람직하다.
이 후, 상기 하부 층간 절연막(142)의 상부면이 노출되도록 상기 희생막을 화학기계적으로 연마함으로써, 상기 제1 콘택홀(143) 내에 희생막 패턴(144)을 형성한다.
도 43을 참조하면, 상기 하부 층간 절연막(142) 및 희생막 패턴(144) 상에 라인 형상을 갖는 포토레지스트 패턴(도시안됨)을 형성한다. 상기 포토레지스트 패턴은 하부에 희생막 패턴(144)이 노출되도록 형성된다.
상기 포토레지스트 패턴을 식각 마스크로 하여 상기 하부 층간 절연막(142)을 식각함으로써, 상기 하부 층간 절연막(142)에 트렌치(146)를 형성한다.
다음에, 상기 포토레지스트 패턴을 에싱 및 스트립 공정을 통해 제거한다. 상기 포토레지스트 패턴을 제거하는 공정에서 상기 희생막 패턴(144)도 제거된다. 그러므로, 상기 공정에 의해 상기 식각 저지막(102)에는 상기 제1 콘택홀(143)이 형성되고, 상기 하부 층간 절연막(142)에는 상기 제1 콘택홀(143)과 연통하는 트렌치(146)가 형성된다.
도 44를 참조하면, 상기 제1 콘택홀(143) 및 트렌치(146) 내부를 채우면서 상기 하부 층간 절연막(142) 상에 폴리실리콘막(도시안됨)을 형성한다. 다음에, 상기 하부 층간 절연막(142)의 상부면이 노출되도록 상기 폴리실리콘막을 에치백하거나 또는 화학기계적으로 연마한다. 상기 공정에 의해, 상기 제1 콘택홀(143) 내부에 채워진 예비 콘택 플러그와, 상기 예비 콘택 플러그 상부면과 일체로 형성되면서 라인 형상을 갖는 예비 라인 패턴을 포함하는 예비 도전 패턴(148)을 형성한다.
다음에, 상기 하부 층간 절연막(142)의 상부면을 일부 두께만큼 제거한다. 상기 제거는 에치백 공정을 통해 수행되거나 또는 습식 식각 공정을 통해 수행될 수 있다. 상기와 같이 하부 층간 절연막(142)을 일부 두께만큼 제거하면, 상기 예비 도전 패턴(148)의 상부가 돌출된다. 이와는 달리, 도시하지는 않았지만, 상기 하부 층간 절연막(142)을 추가로 제거하지 않을 수도 있고, 상기 하부 층간 절연막(142)을 모두 제거하여 상부면에 상기 식각 저지막(102)이 노출되도록 할 수도 있다.
도 45를 참조하면, 예비 도전 패턴(148) 및 하부 층간 절연막(142) 상부면을 따라 금속막(도시안됨)을 형성한다.
상기 금속막을 열처리하여, 상기 금속막과 상기 금속막과 접촉하고 있는 폴리실리콘을 반응시켜 금속 실리사이드(S)를 형성한다. 이 때, 상기 금속막 및 예비 도전 패턴(148)이 접촉된 부위가 서로 반응하여 금속 실리사이드(S)가 형성된다. 이로써, 상기 금속 실리사이드(S)를 포함하는 제1 배선(150)이 형성된다. 상기 제1 배선(150)은 제1 콘택홀(143) 내부에 채워진 제1 콘택 플러그(150a)와, 상기 제1 콘택 플러그(150a)와 일체로 형성된 도전성 라인(150b)을 포함한다.
본 실시예에서는, 상기 하부 층간 절연막(142) 위로 돌출되어 있는 상기 예비 도전 패턴의 측벽 및 상부면과, 상기 금속막이 반응하여 금속 실리사이드(S)가 형성된다. 상기 실리시데이션 공정 조건을 조절함으로써 상기 금속 실리사이드(S)의 두께를 조절할 수 있다.
상기 금속 실리사이드(S)를 형성하기 위한 열처리 공정은 도 7을 참조로 설명한 것과 동일하다.
도 46을 참조하면, 상기 제1 배선(150)과 상기 하부 층간 절연막(142)을 덮는 층간 절연막(152)을 형성한다. 상기 층간 절연막(152)은 그 상부면이 상기 제1 배선(150)의 상부면보다 높게 되도록 형성한다. 상기 층간 절연막(152)을 형성한 다음에, 상기 층간 절연막(152)을 평탄화시키는 공정이 더 수행될 수도 있다.
상기 층간 절연막(152) 상에 포토레지스트 패턴(154)을 형성한다. 상기 포토레지스트 패턴(154)은 제2 콘택 플러그가 형성되어야 할 부위만을 노출시키는 형상을 갖는다. 즉, 실시예 1 및 2와는 달리, 상기 포토레지스트 패턴(154)은 라인 형상을 갖지 않는다.
다음에, 상기 포토레지스트 패턴(154)에 의해 노출된 부위의 층간 절연막(152)을 식각한다. 계속하여, 하부 층간 절연막(142) 및 식각 저지막(102)을 식각함으로써 제2 콘택홀(156)을 형성한다. 이 후, 상기 포토레지스트 패턴(154)을 제거한다.
다시, 도 41을 참조하면, 상기 제2 콘택홀(156)의 측벽에 절연 물질로 이루어진 내벽 스페이서(158)를 형성한다. 상기 제2 콘택홀(156) 내부에 도전 물질을 채워넣고, 상기 층간 절연막(152)의 상부면이 노출되도록 연마함으로써, 제2 콘택 플러그(160)를 형성한다.
상기 설명한 공정들을 수행하여, 반도체 소자의 배선 구조물을 형성할 수 있다. 또한, 상기 제1 배선은 제1 콘택 플러그와 도전성 라인이 1회의 증착 공정 및 연마 공정을 통해 일체로 형성되므로, 접촉 저항이 낮다. 또한, 저저항을 갖는 금속 실리사이드가 포함되어 있으므로, 배선의 높이가 낮아지더라도 저저항을 갖는다.
도 47은 도 40 및 도 41에 도시된 배선 구조물을 포함하는 디램 소자를 나타내는 단면도이다.
도 47을 참조하면, 액티브 영역 및 소자 분리 영역이 구분되는 기판(200)이 마련된다. 상기 기판(200)에는 매립형 트랜지스터가 구비된다. 상기 매립형 트랜지스터는 실시예 1의 디램 소자에서 설명한 것과 동일한 형상을 갖는다.
상기 기판(200), 소자 분리막 패턴(204) 및 매립 게이트 구조물의 상부면에 식각 저지막(270)이 구비된다. 상기 식각 저지막(270) 상에는 하부 층간 절연막(271)이 구비된다. 상기 식각 저지막(270)에는 제1 불순물 영역(214a)을 노출하는 제1 콘택홀이 포함되어 있다.
상기 제1 콘택홀 내부에는 비트 라인 콘택(272a)이 구비되고, 상기 비트 라인 콘택(272a) 상에 상기 비트 라인 콘택(272a)과 일체로 비트 라인(272b)이 구비된다. 상기 비트 라인(272b)의 적어도 일부분은 금속 실리사이드(S)로 이루어진다. 보다 구체적으로, 상기 금속 실리사이드(S)는 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드, 플레티늄 실리사이드 등으로 이루어질 수 있다. 이들은 단독으로 형성되거나 또는 2 이상의 합금으로 이루어질 수도 있다. 또한, 상기 비트 라인 상에는 하드 마스크 패턴이 구비되지 않는다.
상기 비트 라인 콘택(272a) 및 비트 라인(272b)으로 이루어지는 비트 라인 구조물(272)은 도 41에 도시된 제1 배선과 동일한 구성을 가질 수 있다.
상기 비트 라인 구조물(272)들 사이를 채우면서, 상기 비트 라인 구조물(272)들을 덮는 층간 절연막(274)이 구비된다. 상기 층간 절연막(274), 하부 층간 절연막(271) 및 식각 저지막(270)을 관통하여 기판(200)과 접촉하는 스토리지 노드 콘택(278)이 구비된다. 상기 스토리지 노드 콘택(278)의 측벽에는 절연 물질로 이루어진 내벽 스페이서(276)가 구비된다.
상기 스토리지 노드 콘택(278) 상에 커패시터(280)가 구비된다. 상기 커패시터(280)는 높은 축적 용량을 갖는 실린더형의 커패시터인 것이 바람직하지만, 스택형 커패시터도 가능하다.
상기 도 47에 도시된 디램 소자의 제조 방법을 간단히 설명한다.
먼저, 실시예 1의 디램 소자와 동일한 방법으로 매립형 트랜지스터를 형성한다. 즉, 도 15 및 도 16을 참조로 설명한 것과 동일한 공정을 수행하여 매립형 트랜지스터를 형성한다.
다음에, 상기 도 42 내지 도 46 및 40을 참조로 설명한 배선 구조물 형성 방법을 동일하게 수행하여, 비트 라인 구조물(272) 및 스토리지 노드 콘택(278)을 형성한다.
즉, 상기 비트 라인 구조물(272)은 상기 배선 구조물의 제1 배선을 형성하는 공정을 통해 형성된다. 이 때, 상기 비트 라인 구조물(272)은 매립형 트랜지스터의 제1 불순물 영역(214a)과 접촉하도록 형성한다. 또한, 상기 스토리지 노드 콘택(278)은 상기 배선 구조물에서 제2 콘택 플러그를 형성하는 공정을 통해 형성된다. 이 때, 상기 스토리지 노드 콘택(278)은 제2 불순물 영역(214b)과 접촉하도록 형성된다.
이 후, 상기 스토리지 노드 콘택(278) 상에 커패시터(280)를 형성함으로써, 도 47에 도시된 디램 소자를 완성한다.
실시예 8
도 48은 본 발명의 실시예 8에 따른 디램 소자를 나타내는 단면도이다.
본 실시예의 디램 소자는 도 41에 도시된 배선 구조물을 포함한다.
도 48을 참조하면, 액티브 영역 및 소자 분리 영역이 구분되는 기판(200)이 마련된다. 상기 기판(200)에는 플레너형 트랜지스터가 구비된다. 상기 플레너형 트랜지스터는 실시예 4의 디램 소자에서 설명한 것과 동일한 형상을 갖는다.
상기 기판(200), 소자 분리막 패턴(204) 및 게이트 구조물을 덮는 제1 하부 층간 절연막(258)이 구비된다. 상기 제1 하부 층간 절연막(258)을 관통하여, 상기 제1 및 제2 불순물 영역(214a, 214b)과 접촉하는 제1 및 제2 패드 콘택(260a, 260b)이 각각 구비된다.
상기 제1 하부 층간 절연막(258), 제1 및 제2 패드 콘택(260a, 260b) 상에는 식각 저지막(270) 및 제2 하부 층간 절연막(271)이 구비된다. 상기 식각 저지막(270)을 관통하여 상기 제1 패드 콘택(260a)의 상부면을 노출하는 제1 콘택홀이 구비되고, 제2 하부 층간 절연막(271)에는 상기 제1 콘택홀과 연통하는 라인 형상의 트렌치가 구비된다.
상기 제1 콘택홀 내부에는 비트 라인 콘택(272a)이 구비되고, 상기 비트 라인 콘택(272a)과 일체로 비트 라인(272b)이 구비된다. 상기 비트 라인 콘택(272a)은 상기 제1 패드 콘택(260a)의 상부면과 접촉된다. 상기 비트 라인(272b)은 트렌치 내부를 채우면서, 상기 트렌치 위로 돌출될 수 있다. 이와는 달리, 상기 비트 라인(272b)은 상기 트렌치 위로 돌출되지 않고, 상기 트렌치 상부와 동일한 평면을 가질 수도 있다.
상기 비트 라인(272b)의 적어도 일부분은 금속 실리사이드로 이루어진다. 보다 구체적으로, 상기 금속 실리사이드는 코발트 실리사이드, 티타늄 실리사이드, 탄탈륨 실리사이드, 니켈 실리사이드, 플레티늄 실리사이드 등으로 이루어질 수 있다. 이들은 단독으로 형성되거나 또는 2 이상의 합금으로 이루어질 수도 있다. 또한, 상기 비트 라인(272b) 상에는 하드 마스크 패턴이 구비되지 않는다.
상기 비트 라인 콘택(272a) 및 비트 라인(272b)으로 이루어지는 비트 라인 구조물(272)은 도 41에 도시된 제1 배선과 동일한 구성을 가질 수 있다.
상기 비트 라인 구조물(272a)과 하부 층간 절연막(271)을 덮는 층간 절연막(274)이 구비된다. 상기 층간 절연막(274), 하부 층간 절연막(271) 및 식각 저지막(270)을 관통하여 상기 제2 패드 콘택(260b)과 접촉하는 스토리지 노드 콘택(278)이 구비된다. .
상기 스토리지 노드 콘택(278) 상에 커패시터(280)가 구비된다. 상기 커패시터(280)는 높은 축적 용량을 갖는 실린더형의 커패시터인 것이 바람직하지만, 스택형 커패시터도 가능하다.
상기 도 48에 도시된 디램 소자의 제조 방법을 간단히 설명한다.
먼저, 실시예 4의 디램 소자와 동일한 방법으로 플레너형의 트랜지스터를 형성하고, 제1 및 제2 패드 콘택을 형성한다. 즉, 도 25를 참조로 설명한 것과 동일한 공정을 수행한다.
다음에, 상기 도 42 내지 도 46 및 도 41을 참조로 설명한 배선 구조물 형성 방법을 동일하게 수행하여, 비트 라인 구조물(272) 및 스토리지 노드 콘택(278)을 형성한다.
즉, 상기 비트 라인 구조물(272)은 상기 배선 구조물에서 제1 배선을 형성하는 공정을 통해 형성된다. 이 때, 상기 비트 라인 구조물(272)은 제1 패드 콘택(260a)과 접촉하도록 형성한다. 또한, 상기 스토리지 노드 콘택(278)은 상기 배선 구조물에서 제2 콘택 플러그를 형성하는 공정을 통해 형성된다. 이 때, 상기 스토리지 노드 콘택(278)은 제2 패드 콘택(260b)과 접촉하도록 형성한다.
이 후, 상기 스토리지 노드 콘택(278) 상에 커패시터(280)를 형성함으로써, 도 48에 도시된 디램 소자를 완성한다.
상기에서는 본 발명에 따른 배선 구조물이 디램 소자에 적용되는 것을 예시하였으나, 디램 소자 이외에도 콘택 플러그 및 라인 패턴을 포함하는 반도체 소자의 배선에 다양하게 적용될 수 있다.
실시예 9
도 49는 본 발명의 실시예 9에 따른 디램 소자를 나타낸다.
본 실시예에 따른 디램 소자는 셀 영역에는 도 47에 도시된 것과 동일한 구조의 셀들이 구비된다. 또한, 디램 소자의 페리 회로 영역에는 플레너형의 트랜지스터를 포함한다.
도 49를 참조하면, 디램 소자의 셀 영역에는 도 47에 도시된 것과 동일한 구조의 셀들이 구비되므로, 이하에서는 디램 소자의 페리 회로 영역에 구비되는 소자들을 설명한다.
페리 회로 영역의 기판(200)에는 소자 분리 영역 및 액티브 영역을 구분하는 소자 분리막 패턴(204)이 구비된다. 상기 액티브 영역의 기판(200) 표면 상에는 게이트 절연막(250), 제2 게이트 전극(252) 및 하드 마스크 패턴(254)이 적층된 제2 게이트 구조물이 구비된다. 상기 게이트 구조물 측벽에는 스페이서(356)가 구비된다. 또한, 상기 제2 게이트 구조물 양측의 기판(200) 표면 아래로 소오스/드레인으로 사용되는 제3 및 제4 불순물 영역(358a, 358b)이 구비된다.
상기 페리 회로 영역의 기판(200) 표면, 스페이서(356) 및 제2 게이트 구조물 상부면을 따라 식각 저지막(270)이 구비된다. 상기 식각 저지막(270)은 셀 영역에 형성된 식각 저지막과 동일한 물질로 이루어진다.
셀 영역과 동일하게, 상기 페리 회로 영역의 식각 저지막(270) 상에는 하부 층간 절연막(271)이 구비된다. 상기 페리 회로 영역에는, 상기 하부 층간 절연막(271) 및 식각 저지막(270)을 관통하여 상기 제3 및 제4 불순물 영역(358a, 358b)과 접촉하는 콘택 패드(372)가 구비된다. 상기 콘택 패드(372)는 상기 하부 층간 절연막(271) 상부면으로 돌출되는 형상을 갖는다. 그러나, 이와는 달리, 상기 콘택 패드(372)의 상부면이 상기 하부 층간 절연막(271)의 상부면과 동일한 평면에 있을 수도 있다.
상기 콘택 패드(372)는 셀 영역에 형성된 비트 라인 콘택(272a) 및 비트 라인(272b)과 동일한 적층 구조를 갖는다. 구체적으로, 상기 콘택 패드(372)는 적어도 일부분이 금속 실리사이드(370)로 이루어진다. 도시된 것과 같이, 상기 콘택 패드(372)는 폴리실리콘(368) 및 금속 실리사이드(370)가 적층된 형상을 가질 수 있다. 이와 같이, 상기 콘택 패드(372)에 금속 실리사이드가 포함됨으로써 상기 콘택 패드(372)는 저저항을 가질 수 있다.
셀 영역과 동일하게, 상기 하부 층간 절연막(271) 상에는 상기 콘택 패드(372)를 덮는 층간 절연막(274)이 구비된다.
페리 회로 영역의 층간 절연막(274) 상에는 상부 층간 절연막(374)이 구비된다.
도 50 내지 도 53은 도 49에 도시된 디램 소자의 제조 방법을 나타내는 단면도이다.
도 50을 참조하면, 셀 영역 및 페리 회로 영역이 구분된 기판(200)에 트렌치 소자 분리 공정을 수행하여 소자 분리막 패턴(204)을 형성한다.
계속하여, 도 15 및 도 16을 참조로 설명한 것과 동일한 공정을 수행하여, 셀 영역의 기판에 매립된 게이트를 포함하는 선택 트랜지스터를 형성한다.
상기 선택 트랜지스터를 형성한 다음, 상기 페리 회로 영역의 기판(200) 상에 게이트 절연막(350), 폴리실리콘막 패턴(352) 및 하드 마스크 패턴(354)이 적층된 게이트 구조물을 형성한다. 상기 게이트 구조물 양 측벽에 스페이서(356)를 형성한다. 상기 게이트 구조물 양 측의 기판 표면 아래로 불순물을 주입하여 제3 및 제4 불순물 영역(358a, 358b)을 형성한다. 이로써, 상기 페리 회로 영역의 기판에는 게이트 구조물, 스페이서(356), 제3 및 제4 불순물 영역(358a, 358b)을 포함하는 페리 회로용 트랜지스터가 형성된다.
상기 셀 영역 및 페리 회로 영역의 기판 상에 식각 저지막(270)을 형성한다. 즉, 상기 셀 영역에 형성된 식각 저지막(270)은 상기 매립된 게이트를 포함하는 선택 트랜지스터를 덮는다. 또한, 상기 페리 회로 영역에 형성된 식각 저지막(270)은 상기 예비 트랜지스터를 덮는다.
상기 식각 저지막(270) 상에 하부 층간 절연막(271)을 형성한다. 상기 하부 층간 절연막(271)을 형성한 후 상기 하부 층간 절연막(271)의 표면을 연마하여, 상기 페리 회로 영역에 형성된 상기 식각 저지막(270)의 상부면이 노출되도록 한다.
도 51을 참조하면, 상기 하부 층간 절연막(271) 및 식각 저지막(270)을 사진 식각하여 상기 셀 영역의 제1 불순물 영역(214a)의 기판을 노출시키는 제1 콘택홀(360)을 형성한다. 상기 제1 콘택홀(360)을 형성하기 위한 식각 공정에서, 상기 페리 회로 영역의 제3 및 제4 불순물 영역(358a, 358b)을 각각 노출하는 제2 콘택홀(362)을 동시에 형성한다. 또한, 상기 제1 및 제2 콘택홀(360, 362) 내부에 희생막 패턴(도시안됨)을 형성한다.
다음에, 상기 하부 층간 절연막(271)의 일부 영역을 식각하여 상기 제1 콘택홀(360)과 연통하면서도 라인 형상으로 연장되는 트렌치(364)를 형성한다. 상기 트렌치(364)를 형성하고 한 후, 상기 제1 및 제2 콘택홀(360, 362) 내부에 형성되어 있는 희생막 패턴(도시안됨)을 제거한다.
도 52를 참조하면, 상기 제1 콘택홀(360), 트렌치(364) 및 제2 콘택홀(362)을 채우면서 상기 하부 층간 절연막(271)의 표면을 덮는 폴리실리콘막(도시안됨)을 형성한다. 상기 폴리실리콘막을 연마함으로써, 상기 제1 콘택홀(360), 트렌치(364) 및 제2 콘택홀(362) 내부에 각각 제1 내지 제3 폴리실리콘 패턴(366a, 366b, 366c) 을 형성한다.
다음에, 상기 제1 내지 제3 폴리실리콘 패턴(366a, 366b, 366c)의 상부 측벽 일부가 외부에 노출되도록 상기 하부 층간 절연막(271)의 상부를 제거한다. 상기 제거 공정은 습식 식각 공정을 통해 수행될 수 있다.
도 53을 참조하면, 상기 하부 층간 절연막(271)의 상부면, 노출된 제1 내지 제3 폴리실리콘 패턴(366a, 366b, 366c), 및 식각 저지막(270)을 따라 금속막(도시안됨)을 형성한다.
상기 금속막을 열처리하여 상기 셀 및 페리 회로 영역에 형성된 제1 내제 제3 폴리실리콘 패턴(366a, 366b, 366c)의 적어도 일부분을 실리시데이션시킨다.
이로써, 상기 셀 영역에는 비트 라인 콘택(272a) 및 상기 비트 라인(272b)이 적층되고 금속 실리사이드(S)를 포함하는 비트 라인 구조물(272)이 형성된다. 상기 페리 회로 영역에는 금속 실리사이드(370)를 포함하는 콘택 패드(372)가 형성된다. 상기 실리시데이션 공정 조건을 조절함으로써, 상기 비트 라인 구조물(272) 및 콘택 패드(372)에 형성되는 금속 실리사이드의 두께를 조절할 수 있다.
설명한 것과 같이, 본 실시예에 의하면, 1회의 실리시데이션 공정을 통해 금속 실리사이드(S)를 포함하는 비트 라인 구조물 및 페리 회로용 트랜지스터의 소오스/드레인과 전기적으로 연결되는 콘택 패드(372)를 동시에 형성할 수 있다.
다음에, 반응하지 않고 남아있는 금속막을 제거한다.
다시, 도 49를 참조하면, 상기 비트 라인 구조물 및 콘택 패드를 덮는 층간 절연막(274)을 형성한다. 상기 층간 절연막(274)을 관통하여 상기 셀 영역의 제2 불순물 영역(214b)과 전기적으로 연결되는 콘택 플러그(278)를 형성한다.
다음에, 상기 페리 회로 영역을 덮는 상부 층간 절연막(374)을 형성한다. 또한, 상기 셀 영역에는 상기 스토리지 노드 콘택(234)과 접속하도록 커패시터(240)를 형성한다. 상기 커패시터는 실린더형 커패시터로 형성할 수도 있고, 스택형 커패시터로 형성할 수도 있다.
도 54는 본 발명의 일 실시예에 따른 디램 소자를 포함하는 메모리 시스템의 개략적인 블록도이다.
도 54를 참조하면, 메모리 시스템은 호스트(382), 메모리 콘트롤러(384), 및 디램(386)을 구비한다.
상기 메모리 콘트롤러(384)는 호스트(382)와 디램(386) 사이의 인터페이스 역할을 하며, 버퍼 메모리를 포함한다. 도시하지는 않았으나, 상기 메모리 콘트롤러(384)는 CPU, ROM, RAM 및 인터페이스 블록들을 더 포함할 수 있다.
상기 디램(386)은 셀 어레이, X 디코더(524), Y 디코더, 및 타이밍 레지스터를 포함한다.
상기 호스트(382)로부터 데이터, 어드레스 신호 및 쓰기 명령 (write command)이 메모리 콘트롤러(384)에 입력되고, 상기 메모리 콘트롤러(384)에서는 입력된 명령에 따라 데이터가 디램의 셀 어레이에 쓰여지도록 제어한다. 또한, 메모리 콘트롤러(384)는 호스트(382)로부터 입력되는 읽기 명령(read command)에 따라, 셀 어레이에 저장되어 있는 데이터가 읽어지도록 디램(386)을 제어한다.
상기 디램(386)의 셀 어레이는 복수의 메모리 셀로 구성된다. 상기 X 디코더는 워드 라인과 연결되어 있다. 상기 Y 디코더는 비트 라인과 연결되어 있다. 상기 X 디코더는 메모리 콘트롤러(384)로부터 X 어드레스를 입력받고 이를 디코딩하여, 1개의 워드 라인을 선택하고, 상기 Y 디코더는 메모리 콘트롤러로부터 Y 어드레스를 입력받고 이를 디코딩하여, 1개의 비트 라인을 선택한다.
상기 메모리 시스템에 포함되는 디램(386)은 본 발명의 실시예들 중 어느 하나의 구성을 가질 수 있다. 이와 같이, 상기 디램 소자가 집적화되고 고성능화됨으로써, 상기 메모리 시스템이 집적화되고 향상된 성능을 가질 수 있다.
도 55는 본 발명에 따른 디램 칩이 포함된 그래픽 시스템의 개략적인 블록도이다.
도 56은 도 55에 예시된 그래픽 칩 및 디램 칩의 개략적인 블록도이다.
도 55를 참조하면, 그래픽 시스템은 CPU(400), 그래픽 칩(450), 디램 칩(500), 디스플레이 장치(550), 메모리 제어기(600) 및 메인 메모리(650)를 포함한다.
CPU(400)는 그래픽 칩(450)에 대해 원시적인 명령을 전송한다. 그래픽 칩(450)은 원시적인 명령을 해석하고, 디램 칩(500)에 대해 원시 명령에 대응하는 명령들 및 데이터 비트를 발행한다. 또한, 그래픽 칩(450)은 디스플레이 장치(550)가 상기 디램 칩(500)에서 판독된 데이터를 디스플레이하도록 제어한다.
도 56에 도시된 것과 같이, 상기 그래픽 칩(450)은 그래픽 엔진(452), 명령 발생기(454), 래치(456), 뱅크-쌍 검출기(458) 및 타이밍 발생기(460)를 포함한다. 상기 그래픽 칩(450)이 원시 명령을 수신할 때, 그래픽 엔진(452)은 그래픽 데이터를 발생시킨다. 이에 응답하여, 상기 명령 발생기(454)는 그래픽 데이터에 따라 데이터를 디램 칩(500)에 기입하기 위한 명령을 발생시킨다. 발생된 명령은 래치(456), 뱅크-쌍 검출기(458) 및 타이밍 발생기(460)에 전달된다.
상기 디램 칩(500)은 X-디코더(504), 타이밍 발생기(508), 메모리 셀 어레이(502), Y-디코더(506)를 포함한다. 메모리 셀 어레이(502) 각각은 비트 라인 및 워드 라인에 접속된 복수의 셀들을 포함한다. X-디코더(504)는 워드 라인에 결합되는 한편, Y-디코더(506)는 비트 라인에 결합된다. X-디코더(504)는 래치(456)에 의해 발행된 현재 명령을 디코딩하고, 이어서 각각의 워드 라인을 활성화시킨다. Y-디코더(506)는 현재 명령을 디코딩하고 각각의 비트 라인을 활성화시킨다. 타이밍 발생기(508)는 현재 명령에 대응하는 뱅크-쌍을 명시하고, 타이밍 신호를 발생시킨다.
상기 그래픽 시스템에 포함되는 디램 칩은 본 발명의 실시예들 중 어느 하나의 디램과 대응되는 구조를 갖는다. 이와 같이, 상기 디램 칩이 집적화되고 고성능화됨으로써, 상기 디램 칩이 포함된 상기 그래픽 시스템이 집적화되고 향상된 성능을 가질 수 있다.
상기 설명한 것과 같이, 본 발명의 배선 구조물은 콘택 플러그 및 상기 콘택 플러그와 접촉하는 라인 패턴을 포함한다. 그러므로, 상기와 같은 구조의 배선을 포함하는 다양한 반도체 소자에 각각 적용할 수 있다.
도 1은 본 발명의 실시예 1에 따른 배선 구조물을 나타내는 사시도이다.
도 2a는 본 발명의 실시예 1에 따른 배선 구조물을 나타내는 단면도이다.
도 2b는 금속 실리사이드가 형성된 부위의 차이가 있는 다른 실시예의 배선 구조물을 나타내는 단면도이다.
도 2c는 금속 실리사이드가 형성된 부위의 차이가 있는 또 다른 실시예의 배선 구조물을 나타내는 단면도이다.
도 3 내지 도 8, 도 10 및 도 11은 도 2a에 도시된 배선 구조물의 형성 방법을 나타내는 단면도이다.
도 9는 도 2a에 도시된 배선 구조물의 형성 방법을 나타내는 사시도이다.
도 12는 디램 소자에서 셀 부분의 회로도이다.
도 13은 도 1에 도시된 배선 구조물을 포함하는 디램 소자의 평면도이다.
도 14는 도 13에 도시된 디램 소자를 나타내는 단면도이다.
도 15 내지 18, 19a, 20a 및 21은 도 13에 도시된 디램 소자의 제조 방법을 나타내는 단면도이다.
도 19b 및 도 20b는 스토리지 노드 콘택을 형성하는 다른 방법을 설명하기 위한 단면도이다.
도 22는 본 발명의 실시예 2에 따른 디램 소자를 나타낸다.
도 23은 본 발명의 실시예 3에 따른 디램 소자를 나타낸다.
도 24는 본 발명의 실시예 4에 따른 디램 소자를 나타낸다.
도 25 내지 도 27은 도 24에 도시된 디램 소자의 제조 방법을 나타내는 단면도이다.
도 28은 본 발명의 실시예 5에 따른 디램 소자를 나타내는 단면도이다.
도 29 내지 도 34는 도 28에 도시된 디램 소자의 제조 방법을 나타내는 단면도들이다.
도 35는 본 발명의 실시예 6에 따른 디램 소자를 나타낸다.
도 36 내지 도 39는 도 35에 도시된 디램 소자의 제조 방법을 나타낸다.
도 40은 본 발명의 실시예 7에 따른 배선 구조물을 나타내는 사시도이다.
도 41은 본 발명의 실시예 7에 따른 배선 구조물을 나타내는 단면도이다.
도 42 내지 도 46은 도 41에 도시된 배선 구조물의 형성 방법을 나타내는 단면도이다.
도 47은 도 40 및 도 41에 도시된 배선 구조물을 포함하는 디램 소자를 나타내는 단면도이다.
도 48은 본 발명의 실시예 8에 따른 디램 소자를 나타내는 단면도이다.
도 49는 본 발명의 실시예 9에 따른 디램 소자를 나타낸다.
도 50 내지 도 53은 도 49에 도시된 디램 소자의 제조 방법을 나타내는 단면도이다.
도 54는 본 발명의 일 실시예에 따른 디램 소자를 포함하는 메모리 시스템의 개략적인 블록도이다.
도 55는 본 발명에 따른 디램 칩이 포함된 그래픽 시스템의 개략적인 블록도 이다.
도 56은 도 55에 예시된 그래픽 칩 및 디램 칩의 개략적인 블록도이다.

Claims (10)

  1. 기판 상에 콘택홀을 포함하는 절연막을 형성하는 단계;
    상기 콘택홀을 채우면서 상기 절연막 상에 폴리실리콘막을 형성하는 단계;
    상기 폴리실리콘막 상에 하드 마스크 패턴을 형성하는 단계;
    상기 하드 마스크 패턴을 식각 마스크로 사용하여 상기 폴리실리콘막을 패터닝하여, 상기 콘택홀을 채우면서 상기 절연막 상부면으로 돌출되는 부위가 라인 형상을 갖고, 폴리실리콘 물질을 포함하는 예비 도전 패턴을 형성하는 단계;
    상기 하드 마스크 패턴 아래의 예비 도전 패턴의 측벽을 실리시데이션시켜, 제1 콘택 플러그 및 도전성 라인으로 이루어지고, 적어도 도전성 라인의 일부분에 금속 실리사이드를 포함하는 제1 배선을 형성하는 단계;
    상기 제1 배선 사이의 갭을 매립하는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 및 상기 절연막을 관통하여 상기 기판과 접촉하는 제2 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 배선 구조물 형성 방법.
  2. 삭제
  3. 삭제
  4. 제1항에 있어서, 상기 제2 콘택 플러그를 형성하는 단계는,
    상기 층간 절연막 상에 상기 도전성 라인과 수직한 방향으로 연장되는 라인 형상의 포토레지스트 패턴을 형성하는 단계;
    상기 포토레지스트 및 하드 마스크 패턴을 식각 마스크로 사용하여 노출된 층간 절연막 및 절연막을 식각하여 상기 기판 표면을 노출하는 제2 콘택홀을 형성하는 단계;
    상기 제2 콘택홀의 내부 측벽에 절연막 스페이서를 형성하는 단계; 및
    상기 제2 콘택홀 내부에 도전 물질을 증착하는 단계를 포함하는 것을 특징으로 하는 배선 구조물 형성 방법.
  5. 제1항에 있어서, 상기 제1 배선을 형성하는 단계는,
    상기 예비 도전 패턴 표면 및 상기 절연막 상부면을 따라 금속 물질을 형성하는 단계;
    상기 금속 물질을 열처리하여 상기 예비 도전 패턴 표면 및 금속 물질을 반응시켜 상기 예비 도전 패턴의 표면의 적어도 일부분에 금속 실리사이드 물질을 형성하는 단계; 및
    잔류하는 상기 금속 물질을 제거하는 단계를 포함하는 것을 특징으로 하는 배선 구조물 형성 방법.
  6. 제5항에 있어서, 상기 금속 물질은 코발트, 티타늄, 탄탈륨, 니켈 및 플레티늄으로 이루어지는 군에서 선택된 적어도 하나인 것을 특징으로 하는 배선 구조물 형성 방법.
  7. 제1항에 있어서, 상기 기판 상에 형성된 절연막은 상기 층간 절연막에 대해 식각 선택비를 갖는 물질로 이루어지는 것을 특징으로 하는 배선 구조물 형성 방법.
  8. 기판 상에 콘택홀을 포함하는 절연막을 형성하는 단계;
    상기 절연막의 일부를 식각하여 상기 콘택홀 상에 상기 콘택홀과 연통하는 라인 형상의 트렌치를 형성하는 단계;
    상기 콘택홀 및 트렌치 내부에 폴리실리콘막을 형성하는 단계;
    상기 절연막의 상부면이 노출되도록 상기 폴리실리콘막을 연마하여 예비 도전 패턴을 형성하는 단계;
    상기 예비 도전 패턴의 측벽 일부가 노출되도록 상기 절연막의 일부를 식각하는 단계;
    상기 예비 도전 패턴의 측벽을 실리시데이션시켜, 제1 콘택 플러그 및 도전성 라인으로 이루어지고, 적어도 도전성 라인의 일부분에 금속 실리사이드를 포함하는 제1 배선을 형성하는 단계;
    상기 제1 배선 사이의 갭을 매립하는 층간 절연막을 형성하는 단계; 및
    상기 층간 절연막 및 상기 절연막을 관통하여, 상기 제1 배선 사이에서 상기 기판과 접촉하는 제2 콘택 플러그를 형성하는 단계를 포함하는 것을 특징으로 하는 배선 구조물 형성 방법.
  9. 삭제
  10. 삭제
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TW099135322A TWI529855B (zh) 2009-10-16 2010-10-15 佈線結構及形成佈線結構之方法

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Families Citing this family (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR20120073394A (ko) * 2010-12-27 2012-07-05 삼성전자주식회사 반도체 소자 및 이의 제조방법
JP2013074189A (ja) * 2011-09-28 2013-04-22 Elpida Memory Inc 半導体装置及びその製造方法
JP6076038B2 (ja) * 2011-11-11 2017-02-08 株式会社半導体エネルギー研究所 表示装置の作製方法
KR101887144B1 (ko) * 2012-03-15 2018-08-09 삼성전자주식회사 반도체 소자 및 이를 제조하는 방법
KR101979752B1 (ko) 2012-05-03 2019-05-17 삼성전자주식회사 반도체 소자 및 그 제조 방법
KR101924020B1 (ko) 2012-10-18 2018-12-03 삼성전자주식회사 반도체 장치 및 이의 제조 방법
JP2015122471A (ja) * 2013-11-20 2015-07-02 マイクロン テクノロジー， インク． 半導体装置およびその製造方法
KR20160018270A (ko) * 2014-08-08 2016-02-17 삼성전자주식회사 자기 메모리 소자
CN110890328B (zh) * 2018-09-11 2022-03-18 长鑫存储技术有限公司 半导体存储器的形成方法
TWI696270B (zh) * 2019-04-15 2020-06-11 力晶積成電子製造股份有限公司 記憶體結構及其製造方法
US20230292497A1 (en) * 2022-03-11 2023-09-14 Nanya Technology Corporation Manufacturing method of semiconductor structure

Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150651A (ja) * 1998-11-04 2000-05-30 Nec Corp 半導体装置及びプラグ構造の製造方法

Family Cites Families (16)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JPH01300543A (ja) * 1988-05-27 1989-12-05 Fujitsu Ltd 半導体装置の製造方法
JPH07120638B2 (ja) * 1989-07-25 1995-12-20 三菱電機株式会社 半導体装置の製造方法
JPH06318680A (ja) 1993-05-10 1994-11-15 Nec Corp 半導体記憶装置およびその製造方法
US6117723A (en) 1999-06-10 2000-09-12 Taiwan Semiconductor Manufacturing Company Salicide integration process for embedded DRAM devices
JP4860022B2 (ja) 2000-01-25 2012-01-25 エルピーダメモリ株式会社 半導体集積回路装置の製造方法
JP2001257325A (ja) 2000-03-08 2001-09-21 Nec Corp 半導体記憶装置及びその製造方法
US6461959B1 (en) 2001-06-21 2002-10-08 United Microelectronics Corp. Method of fabrication of a contact plug in an embedded memory
KR100629270B1 (ko) * 2005-02-23 2006-09-29 삼성전자주식회사 낸드형 플래시 메모리 소자 및 그 제조방법
KR100666377B1 (ko) * 2005-08-02 2007-01-09 삼성전자주식회사 패드 구조물, 이의 형성 방법, 이를 포함하는 반도체 장치및 그 제조 방법
KR100724575B1 (ko) 2006-06-28 2007-06-04 삼성전자주식회사 매립 게이트전극을 갖는 반도체소자 및 그 형성방법
KR100732773B1 (ko) * 2006-06-29 2007-06-27 주식회사 하이닉스반도체 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법
JP2008078381A (ja) 2006-09-21 2008-04-03 Elpida Memory Inc 半導体装置及びその製造方法
US7745876B2 (en) * 2007-02-21 2010-06-29 Samsung Electronics Co., Ltd. Semiconductor integrated circuit devices including gate patterns having step difference therebetween and a connection line disposed between the gate patterns and methods of fabricating the same
KR100843715B1 (ko) 2007-05-16 2008-07-04 삼성전자주식회사 반도체소자의 콘택 구조체 및 그 형성방법
KR100843716B1 (ko) * 2007-05-18 2008-07-04 삼성전자주식회사 자기 정렬된 콘택플러그를 갖는 반도체소자의 제조방법 및관련된 소자
KR20090035146A (ko) * 2007-10-05 2009-04-09 주식회사 하이닉스반도체 메모리 소자의 제조방법

Patent Citations (1)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
JP2000150651A (ja) * 1998-11-04 2000-05-30 Nec Corp 半導体装置及びプラグ構造の製造方法

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