KR100732773B1 - 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법 - Google Patents

절연층들간의 들뜸을 방지한 반도체 소자 제조 방법 Download PDF

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Abstract

절연층들간의 들뜸(lifting)을 방지한 반도체 소자 제조 방법을 제시한다. 본 발명에 따르면, 반도체 기판 상에 실리콘 산화물층을 형성하고, 식각 마스크로 사용될 실리콘과다함유산질화물(SRON)층을 형성한다. 식각 마스크로 사용된 실리콘과다함유산질화물(SRON)층을 선택적으로 제거하고, 실리콘 산화물층 표면에 실리콘과다함유산질화물(SRON)층으로부터 오염된 부분을 회복(curing)시키기 위해 산소를 함유하는 반응 가스의 플라즈마를 이용하여 표면 처리한다. 표면 처리된 실리콘 산화물층 상에, 바람직하게 플라즈마 개선 화학기상증착(PE-CVD)에 의해 증착되어, 압축 스트레스(compressive stress)를 수반하는 실리콘 질화물층을 형성한다.
실리콘 질화물, 들뜸, SRON, 크랙

Description

절연층들간의 들뜸을 방지한 반도체 소자 제조 방법{Methods for fabricating semiconductor device with preventing layer lifting between insulating layers}
도 1 및 도 2는 종래의 반도체 소자에서 발생되는 실리콘 질화물층의 들뜸 현상을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3 내지 도 5는 본 발명의 제1실시예에 따른 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 6 내지 도 14는 본 발명의 제2실시예에 따른 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
본 발명은 반도체 소자 제조에 관한 것으로, 특히, 절연층들간의 들뜸(lifting)을 방지한 반도체 소자 제조 방법에 관한 것이다.
반도체 소자의 디자인 룰(design rule)이 급격히 축소되고, 요구되는 패턴이 미세화됨에 따라, 제한된 면적에 소자를 구현하고자하는 노력들이 수행되고 있다. 이러한 노력들에 의해서, 반도체 소자를 제조하는 과정 중에 서로 다른 종류의 절 연층들의 적층이 요구되고 있다.
예컨대, 식각 종료나 연마 종료를 검출하여 식각 또는 연마의 제어를 구현하기 위해서, 식각(또는 연마) 정지층(etch stopper)으로 실리콘 질화물(Si3N4)층을 실리콘 산화물(SiO2)층 상에 적층하는 경우도 빈번하게 발생되고 있다. 그런데, 이와 같이 서로 다른 종류의 절연층들이 적층될 때, 층들 간의 계면 특성이 달라 들뜸(lifting) 현상과 같은 계면 불량이 발생될 수 있다. 이와 같이 층들 간에 들뜸 현상이 발생될 경우, 계면에 들뜸에 의한 크랙(crack)이 발생될 수 있다.
더욱이, 식각 선택비나 연마 선택비를 구현하기 위해서 실리콘 산화물층 상에 실리콘과도함유산질화물(SRON: Silicon Rich OxyNtride)층을 하드 마스크(hard mask)로 도입하는 경우에, 하드 마스크로 사용된 SRON층이 제거된 실리콘 산화물층 상에 실리콘 질화물층이 증착될 때, 실리콘 질화물층의 들뜸 현상이 더욱 빈번히 발생되는 것으로 관측되고 있다.
이러한 크랙은 절연층들을 관통하는 콘택홀에 노출되어, 콘택홀을 채우게 콘택층, 예컨대, 금속층을 증착할 때, 이러한 크랙으로 금속층의 증착이 이루어져 콘택 또는 배선, 또는 소자들 간의 브리지(bridge) 현상을 유발하는 요인으로 작용할 수 있다.
도 1 및 도 2는 종래의 반도체 소자에서 발생되는 들뜸 현상에 따른 브리지 현상을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 1 및 도 2를 참조하면, 종래의 반도체 소자, 예컨대, 디램(DRAM) 소자에 서, 소자의 디자인 룰(design rule)이 100㎚ 이하로 급격히 축소됨에 따라, 바람직하게 실리콘 산화물층을 포함하는 제1절연층(10) 상에 커패시터(capacitor: 40) 구조가 실린더 형태(cylindric type) 커패시터 구조와 같이 3차원 구조로 구현되고 있다.
이때, 이러한 3차원 구조의 커패시터(40)가 구현되기 위한, 스토리지 전극(storage node: 41), 유전층(43) 및 플레이트 전극(plate node: 45)의 증착 이전에, 먼저, 커패시터(40)를 하부의 반도체 기판(도시되지 않음) 또는 트랜지스터 소자(도시되지 않음)에 전기적으로 연결하기 위한 스토리지 전극 콘택(storage node contact: 11)을 제1절연층(10)을 관통하게 형성하는 과정이 수행된다. 이때, 스토리지 전극 콘택(11)을 위한 콘택홀을 형성하기 위해서, 제1절연층(10) 상에 SRON의 하드 마스크(도시되지 않음)가 바람직하게 도입될 수 있다.
이와 같이 스토리지 전극 콘택(11)이 형성된 후, 하드 마스크가 제거된 제1절연층(10) 상에, 실리콘 질화물층(20)이 식각 정지층으로 형성된다. 이후에, 스토리지 전극(41)을 실린더 형태로 구현하기 위해, 실리콘 질화물층(20) 상에 몰드(mold)를 형성하는 제2절연층(30)이 오프닝홀(opening hole: 31)을 가지게 실리콘 산화물층을 포함하여 형성되고 있다. 이때, 실리콘 질화물층(20)은 오프닝홀(31)을 식각하는 과정에서 식각 정지층으로 이용되기 위해 도입된 것으로 이해될 수 있다.
이와 같이 커패시터(40)를 형성한 후, 커패시터를 덮는 제3의 절연층(50)을 형성하고, 이러한 제3의 절연층(50)을 관통하는 콘택홀(51)이 형성된다. 이후에, 도 2에 제시된 바와 같이, 콘택홀(51)을 채우는 M1과 같은 배선층(60), 예컨대, 장벽금속층(barrier metal: 61) 및 배선 금속층(63)이 형성된다. 이때, 배선층(60)은 콘택홀(51)을 채우는 금속 콘택(65), 예컨대, M1C와 함께 형성되는 것으로 이해될 수 있다.
그런데, 실리콘 질화물층(20)과 하부의 제1절연층(10)의 실리콘 산화물층 간의 계면에서, 서로 다른 종류의 절연 물질들 간의 접착 특성 차이에 의해서, 실리콘 질화물층(20)의 들뜸 현상이 발생될 수 있다. 더욱이, SRON의 하드 마스크를 도입하는 경우에 SRON층의 도입에 따른 영향에 의해, 제1절연층(10)과 실리콘 질화물층(20)의 계면 특성이 열악해져 들뜸 현상이 보다 심각하게 발생될 수 있다. 또한, 실리콘 질화물층(20)은 주로 상대적으로 높은 인장 스트레스(tensile stress)를 수반하는 저압 플라즈마 실리콘 질화물의 퍼니스(furnace) 증착에 의해 형성되므로, 수반된 인장 스트레스에 의해 실리콘 질화물층(20)의 들뜸 현상이 보다 촉진될 수 있다.
이에 따라, 계면에 들뜸에 의한 크랙(crack: 21)이 발생될 수 있으며, 이러한 크랙(21)은 서로 독립적이어야 할 두 배선층(60) 또는 금속 콘택(65)들 사이를 연결시키는 통로(pass)로 작용할 수 있다. 이에 따라, 장벽 금속층(61)이 증착될 때 이러한 크랙(21)에 원하지 않은 증착이 수반되어, 금속 콘택(65)들 사이를 전기적으로 이어주는 브리지(23)가 발생될 수 있다.
이와 같이 들뜸 현상은 브리지(21)를 유발할 수 있어, 특히, 셀 영역에 비해 주변 영역의 금속 콘택(65)들 간의 브리지(21)를 유발하여, 소자들간의 전기적 단 락을 유발하는 요인으로 작용할 수 있다.
따라서, 소자의 동작 신뢰성을 확보하기 위해서는 이러한 절연층들 간의 계면에서의 들뜸 현상을 해소하는 방법의 개발이 우선적으로 요구되고 있다.
본 발명이 이루고자 하는 기술적 과제는, 서로 다른 종류의 절연물질들의 절연층들을 적층할 때, 실리콘 산화물층과 실리콘 질화물층 간의 계면에 들뜸 현상이 수반되는 것을 방지할 수 있는 반도체 소자 제조 방법을 제시하는 데 있다.
상기의 기술적 과제를 달성하기 위한 본 발명의 일 관점은, 반도체 기판 상에 실리콘 산화물층을 형성하는 단계, 상기 실리콘 산화물층 상에 식각 마스크로 사용될 실리콘과다함유산질화물(SRON)층을 형성하는 단계, 상기 식각 마스크로 사용된 실리콘과다함유산질화물(SRON)층을 선택적으로 제거하는 단계, 상기 실리콘 산화물층 표면에 상기 실리콘과다함유산질화물(SRON)층으로부터 오염된 부분을 회복(curing)시키기 위해 산소를 함유하는 반응 가스의 플라즈마를 이용하여 표면 처리하는 단계, 및 상기 표면 처리된 실리콘 산화물층 상에 실리콘 질화물층을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
또한, 본 발명의 다른 일 관점은, 반도체 기판 상에 실리콘 산화물층을 형성하는 단계, 상기 실리콘 산화물층 상에 식각 마스크로 사용될 실리콘과다함유산질화물(SRON)층을 형성하는 단계, 상기 식각 마스크로 사용된 실리콘과다함유산질화물(SRON)층을 선택적으로 제거하는 단계, 상기 실리콘 산화물층 표면에 상기 실리 콘과다함유산질화물(SRON)층으로부터 오염된 부분을 회복(curing)시키기 위해 산소를 함유하는 반응 가스의 플라즈마를 이용하여 표면 처리하는 단계, 상기 표면 처리된 실리콘 산화물층 상에 실리콘 질화물층을 형성하는 단계, 상기 실리콘 질화물층에 몰드(mold) 절연층을 형성하는 단계, 상기 실리콘 질화물층을 식각 정지층으로 이용하여 상기 몰드 절연층을 선택적으로 식각하여 관통 오프닝홀(opening hole)을 형성하는 단계, 상기 관통 오프닝홀 내에 스토리지 전극, 유전층 및 플레이트 전극을 형성하는 단계, 상기 플레이트 전극 상에 상측 절연층을 형성하는 단계, 상기 상측 절연층 및 상기 몰드 절연층, 상기 실리콘 질화물층, 상기 실리콘 산화물층을 관통하는 관통 콘택홀을 형성하는 단계, 및 상기 상측 절연층 상에 상기 관통 콘택홀을 채우는 금속층을 형성하여 금속 배선층 및 금속 콘택을 형성하는 단계를 포함하는 반도체 소자 제조 방법을 제시한다.
상기 표면 처리는 상기 실리콘과다함유산질화물(SRON)층의 과다 함유 실리콘에 의한 상기 오염된 부분을 정상 실리콘 산화물로 변화시키게 수행될 수 있다.
상기 표면 처리는 산소 가스(O2) 및 헬륨(He) 가스를 포함하는 상기 반응 가스를 플라즈마로 여기하여 상기 실리콘 산화물층 표면을 표면 처리할 수 있다.
상기 표면 처리 시 상기 플라즈마에 의해 상기 실리콘 산화물층 표면이 식각 제거되게 상기 반도체 기판 쪽으로 바이어스를 인가하는 단계를 더 포함할 수 있다.
상기 바이어스 인가가 계속되는 동안 상기 플라즈마에 의한 손상을 방지하기 위해 상기 반도체 기판의 후면은 헬륨 냉매의 순환에 의해 냉각될 수 있다.
상기 실리콘 질화물층은 압축 스트레스가 수반되게 플라즈마 개선 화학기상증착(PE-CVD)으로 증착될 수 있다.
또한, 상기 실리콘 산화물층의 상기 실리콘과다함유산질화물(SRON)층에 의해 노출되는 부분을 선택적으로 식각하여 제2의 관통 콘택홀을 형성하는 단계, 및 상기 제2의 관통 콘택홀을 채우는 도전층을 형성하여 상기 스토리지 전극에 연결되는 연결 콘택을 형성하는 단계를 더 포함할 수 있다.
본 발명에 따르면, 서로 다른 종류의 절연물질들의 절연층들을 적층할 때, 실리콘 산화물층과 실리콘 질화물층 간의 계면에 들뜸 현상이 수반되는 것을 방지할 수 있는 반도체 소자 제조 방법을 제시할 수 있다.
이하, 첨부도면을 참조하여 본 발명의 바람직한 실시예를 상세히 설명하기로 한다. 그러나, 본 발명의 범위가 아래에서 상술하는 실시예로 인해 한정되어지는 것으로 해석되어져서는 안 된다. 본 발명의 실시예들은 당업계에서 평균적인 지식을 가진 자에게 본 발명을 보다 완전하게 설명하기 위해서 제공되어지는 것으로 해석되는 것이 바람직하다.
본 발명의 실시예에서는, 실리콘 산화물층 상에 하드 마스크로 도입된 SRON층을 제거한 후, 실리콘 산화물층 표면의 특성을 바람직하게 개질시켜, 상측에 도입되는 실리콘 질화물층과 실리콘 산화물층의 계면 특성을 개선시킨다. 이때, SRON층이 제거된 실리콘 산화물층 표면에 산소 플라즈마(O2 plasma) 처리함으로서, SRON 층의 도입에 따른 실리콘 산화물층 표면에의 영향을 보상 회복시킨다.
SRON층을 도입할 경우, SRON층이 실리콘(Si) 원소를 과다함유하고 있어, SRON층으로부터 실리콘 산화물층으로의 Si 원소의 확산 등에 의해서, 실리콘 산화물층, 예컨대, 고밀도 플라즈마 산화물(HDP(High Density Plasma) oxide)층의 표면 부분의 산화물이, 상대적으로 깨지기 쉬운 특성, 즉, 브리틀(brittle)한 특성을 가지게 실리콘 과다 함유 산화물층으로 변화되게 된다.
이에 따라, 이러한 실리콘 과다 함유 산화물층과 그 상에 증착된 실리콘 질화물층과의 계면 특성의 열악해져, 즉, 실리콘 질화물층 또한 상당히 브리틀한 특성을 가지므로, 실리콘 질화물층의 보다 쉽게 박리되어 들뜰 수 있게 된다. 또한, 식각 정지층으로 이용될 실리콘 질화물층은 일반적으로 퍼니스 등에서와 같은 저압(low pressure) 분위기에서 저압 질화물(LP nitride)로 증착되는 데, 이러한 저압 질화물은 상당한 인장 스트레스(tensile stress)를 수반하여 성장된다. 이러한 인장 스트레스 또는/ 및 실리콘 산화물층의 브리틀한 표면 상태에 의해서, 실리콘 질화물층은 들뜨게 된다.
본 발명의 실시예에서는 실리콘 산화물층 표면에 산소 플라즈마 처리를 수행함으로써, 실리콘 과다 함유 실리콘층 부분을 정상적인 실리콘 산화물(normal oxide)로 환원시킨다. 즉, 산소 래디컬(radical) 또는/ 및 이온을 제공하여 산화 반응을 유도함으로써, 정상적인 실리콘 산화물(SiO2)로 변환시킨다. 이와 함께, 기판 쪽으로 바이어스(bias)를 인가하여 산소 플라즈마에 의한 표면 식각을 수행하여 표면에 발생된 오염된 산화물을 제거한다.
이후에, 산소 플라즈마 처리된 실리콘 산화물층 표면 상에, 화학기상증착(CVD) 또는 플라즈마 개선 화학기상증착(PE-CVD) 과정으로 실리콘 질화물층을 증착한다. 이러한 바람직하게 PE-CVD 실리콘 질화물층은 상당히 높은 압축 스트레스(compressive stress)를 수반한다. 예컨대, 대략 -8E9 dyne/㎠ 정도의 압축 스트레스를 수반한다.
이와 같이 오염된 실리콘 산화물층 부분을 산소 플라즈마로 보상 치유(healing)하고, 실리콘 질화물층의 스트레스 모드(stress mode)를 변화시킴으로써, 실리콘 질화물층의 들뜸 현상을 방지할 수 있다.
도 3 내지 도 5는 본 발명의 제1실시예에 따른 절연층 구조를 포함하는 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다.
도 3을 참조하면, 반도체 기판(도시되지 않음) 상에 절연층으로서의 실리콘 산화물(SiO2)의 층(110)을 형성한다. 이러한 실리콘 산화물층(110)은 HDP 산화물을 포함하여 형성될 수 있다.
이후에, 실리콘 산화물층(110) 상에 SRON층(120)을 식각 마스크 또는 하드 마스크를 형성하기 위해 형성한다. 이러한 SRON층(120)의 하드 마스크를 이용하여 실리콘 산화물층(110)을 선택적 식각 등으로 패터닝한 후, 식각 마스크로 사용된 SRON층(120)을 선택적으로 제거한다.
그런데, SRON층(120)과 접촉한 실리콘 산화물층(110)의 상측 표면 부분(111) 에는, SRON층(120)이 과다 함유하고 있던 실리콘 원소(Si) 등의 확산 등으로 오염이 발생된다. 예컨대, 상측 표면 부분(111)에 실리콘의 확산 등에 의해서 실리콘이 과다하게 함유된 산화물(silicon rich oxide) 부분(111)이 유발된다. 이러한 실리콘 과다함유 산화물은 정상 실리콘 산화물(SiO2)에 비해 상대적으로 더 브리틀(brittle)한 특성을 가지게 된다. 이에 따라, 후속 증착되는 막질과의 계면 특성이 열악해질 수 있다. 이를 방지하기 위해서 이러한 오염 부분(111)을 회복(curing or healing)시키기 위해서 표면 처리 과정을 도입한다.
도 4를 참조하면, SRON층(도 3의 120)을 선택적으로 제거한 후, 노출되는 실리콘 산화물층(110) 표면을 산소(O)를 함유하는 반응 가스, 예컨대, 산소 가스 및 비활성 가스로서의 헬륨(He) 가스를 포함하는 반응 가스의 플라즈마를 이용하여 표면 처리한다. 이러한 산소 플라즈마 처리에 의해, 실리콘 과다 함유 산화물의 과다 함유 실리콘의 산화되어, 이러한 오염 부분(111)은 정상 산화물 표면 부분(112)으로 변화되게 된다. 이때, 정상 산화물은 이산화 실리콘(SiO2)으로 이해될 수 있다.
이러한 산소 플라즈마 처리는 예컨대 300sccm의 O2/500sccm의 He를 포함하는 반응 가스를 대략 4500W의 상대적으로 낮은 주파수(low frequency)의 RF 파워(power)를 인가하여 플라즈마로 여기하고, 반도체 기판 후면에 대략 400 W의 상대적으로 높은 주파수의 RF 파워의 바이어스 파워를 인가하여 수행될 수 있다. 이때, 바이어스의 인가에 의해서, 표면 처리 중에 실리콘 산화물층(110)의 표면은 일부 제거될 수 있다. 예컨대, 대략 100Å 정도 두께 제거되며, 오염 부분이 표면 개 질과 함께 제거될 수도 있다.
이때, 반도체 기판의 후면은 헬륨(He) 냉매의 순환에 의해서 냉각되는 것이 바람직하다. 이는 반도체 기판의 후면을 냉각하지 않은 경우, 과다한 플라즈마 상당한 시간 반도체 기판이 노출되므로, 플라즈마에 의한 손상(PID: Plasma Induced Damage)에 의한 게이트 산화막의 신뢰성에 문제를 발생시킬 수 있어 게이트 산화막 균일도(GOI: Gate Oxide Integrity)에 문제를 유발할 수 있기 때문이다.
도 5를 참조하면, 표면 처리된 실리콘 산화물층(110) 상에 실리콘 질화물층(130)을 형성한다. 이러한 실리콘 질화물층(130)은 식각 정지층(etch stopper)으로 이용되게 도입되는 것으로 이해될 수 있다. 이때, 실리콘 질화물층(130)은 압축 스트레스가 수반되게 플라즈마 개선 화학기상증착(PE-CVD)으로 증착될 수 있다. 예컨대, 실리콘 소스로서의 대략 45sccm의 실레인(SiH4) 가스/ 질소 소스로서의 대략 27sccm의 삼수소화질소 가스(NH3)/ 비활성 분위기 가스로서의 대략 4500sccm의 질소 가스(N2)를 포함하는 반응 가스를 대략 470W 의 RF 파워로 플라즈마화여 증착한다. 이때, 증착되는 실리콘 질화물층(130)은 대략 -8E9 dyne/㎠의 압축 스트레스(compressive stress)를 수반하며 형성될 수 있다.
이와 같이 플라즈마 처리에 의해서 오염된 표면층 부분(도 1의 111)을 정상 상태의 표면층 부분(도 2의 112)으로 개질시키고, 또한, 압축 스트레스가 수반된 실리콘 질화물층(130)을 증착하여, 실리콘 질화물층(130)이 실리콘 산화물층(110)으로부터 들뜨는 현상이 발생되는 것을 방지할 수 있다.
이와 같은 본 발명의 제1실시예에 의한 절연층 구조는 실린더 형태 커패시터를 형성하는 과정에 도입될 수 있으며, 후속되는 금속 콘택 및 금속 배선, 예컨대, M1 및 M1C의 형성 시 크랙 등에 의한 브리지 발생을 방지할 수 있다.
도 6 내지 도 14는 본 발명의 제2실시예에 따른 절연층 구조를 관통하는 콘택 구조를 포함하는 반도체 소자 제조 방법을 설명하기 위해서 개략적으로 도시한 단면도들이다. 본 발명의 제2실시예에서는 DRAM 소자에서 실리콘 질화물층이 실린더 형태 커패시터 구조를 형성하는 과정에서 식각 정지층으로 사용되는 경우를 예시한다. 이때, SRON층은 커패시터 하부에 도입되는 연결 콘택을 위한 콘택홀을 형성하는 과정에 식각 마스크(또는 하드 마스크)로 도입된다.
도 6을 참조하면, 셀 영역 및 주변 영역을 포함하는 반도체 기판(210) 상에, 바람직하게 얕은트렌치소자분리(STI: Shallow Trench Isolation)의 소자분리막(211)을 형성한다. 이후에, 트랜지스터 형성 과정을 수행하여, 셀 영역 상에 셀 트랜지스터를 형성하고, 주변 영역 상에 주변 트렌지스터을 형성한다. 이때, 트랜지스터를 위한 셀 게이트 스택(220) 및 주변 게이트 스택(228)을 함께 형성되며, 게이트 산화막(221), 도전성 폴리실리콘층(222), 텅스텐 실리사이드(WSix)층(223), 실리콘 질화물 캡층(capping layer: 224) 및 게이트 스페이서(225) 등의 막질을 포함하여 형성될 수 있다.
이후에, 게이트 스택들(220, 228)을 채우는 제1절연층(230)을 바람직하게 실리콘 산화물을 포함하여 형성한다. 이때, 제1절연층(230)은 다수의 절연층들의 적 층에 의해서 형성될 수 있으며, 중간에 셀 게이트 스택(220)들 사이를 관통하여 지나는 콘택 패드들(226, 227)이 예컨대 도전성 폴리실리콘층을 포함하여 형성될 수 있다. 이러한 콘택 패드들(226, 227)은 비트 라인(bit line: 240)에 연결되는 비트 라인 접속용 콘택 패드(226) 및 커패시터에 연결되는 스토리지 전극 접속용 콘택 패드(227)로 구분할 수 있다.
제1절연층(240) 상에 비트 라인(240)을 티타늄 질화물(TiN) 또는 티타늄(Ti)과 같은 금속 물질의 증착에 의한 장벽 금속층(241) 및 텅스텐층(242) 등을 포함하여 형성될 수 있다. 이때, 제1절연층(240)을 관통하여 비트 라인 접속용 콘택 패드(226)에 정렬 연결되는 비트 라인 연결 콘택(243)이 함께 형성될 수 있다.
한편, 주변 영역 상에는 비트 라인(240)과 함께 금속 콘택에 정렬 접속 연결된 금속 콘택 패드(244)가 형성된다. 이러한 금속 콘택 패드(244)는 금속 배선층과 하부의 주변 게이트 스택(228)을 연결시키거나 또는 반도체 기판(210)을 연결시키거나 하는 역할을 한다.
비트 라인(240) 상을 덮어 절연하는 제2절연층(110)을 형성한다. 이때, 제2절연층(110)은 비트 라인(240)들 사이의 신호 교란 또는/ 및 기생 커패시터의 정전용량 감소를 위해 저유전상수 k 물질을 포함하여 형성될 수 있다. 이러한 경우, 제2절연층(110)은 다층 절연층 구조로 형성될 수 있으며, 최상층은 확산 등을 억제하기 위해서 상대적으로 고밀도층인 HDP 산화물층으로 구성될 수 있다.
도 7을 참조하면, 비트 라인(240)의 상측에 커패시터가 형성되는 COB 구조에서, 커패시터와 하부의 반도체 기판(210)의 트랜지스터를 전기적으로 연결하기 위 한 연결 콘택이 스토리지 전극 접속용 콘택 패드(227) 상에 정렬되게 도입된다. 이를 위해서, 연결 콘택을 위한 콘택홀을 형성하는 선택적 식각 과정이 도입된다. 이때, 보다 정교하고 작은 선폭의 콘택홀을 구현하기 위해서, 선택적 식각 과정에서 보다 높은 선택비를 구현할 수 있는 하드 마스크(hard mask)를 식각 마스크로 도입한다.
예컨대, 바람직하게 실리콘 산화물(SiO2)을 포함하는 제2절연층(110) 상에 하드 마스크를 위한 층으로서의 SRON층(120)을 형성한다. 이와 같이 SRON층(120)이 제2절연층(110) 상에 도입됨에 따라, SRON층(120)에 접촉하는 제2절연층(110)의 상측 표면층(111)에는 실리콘 원소(Si)의 확산 등에 의한 오염이 발생될 수 있고, 이에 따라, 이러한 표면층(111)은 실질적으로 정상적인 실리콘 산화물에 비해 보다 더 브리틀한 특성을 가지는 실리콘 과다함유 산화물로 변이될 수 있다.
도 8을 참조하면, SRON층(120)을 패터닝하여 하드 마스크를 형성하고, 하드 마스크를 식각 마스크로 이용하여 노출된 제2절연층(110) 등을 선택적으로 식각하여 하부의 스토리지 전극 접속용 콘택 패드(227)를 노출하는 제1콘택홀(113)을 형성한다.
도 9를 참조하면, 제1콘택홀(113)을 채우는 도전층, 예컨대, 폴리실리콘층을 증착한 후 에치 백(etch back) 또는 화학기계적연마(CMP)하여 연결 콘택(250)을 형성한다. 이후에, SRON층(120)을 선택적으로 제거한다.
도 10을 참조하면, SRON층(120)이 제거된 제2절연층(110) 표면에 산소를 함 유하는 반응 가스의 플라즈마, 예컨대, 산소 플라즈마를 이용하여 표면 처리한다. 이에 따라, 제2절연층(110)의 오염된 표면층(도 9의 111)을 정상 실리콘 산화물로 회복(curing) 또는 치유(healing)시킨다. 이에 따라, 정상 실리콘 산화물층으로 표면층(112)은 개질된다. 즉, 산소 플라즈마 내의 산소 래디컬 또는 산소 이온이 과다하게 함유된 실리콘 원소와 산화 반응하여 정상적인 실리콘 산화물(SiO2)이 생성되게 유도함으로써, 실리콘 원소에 의해 오염된 부분이 정상 실리콘 산화물로 변이된다.
이러한 산소 플라즈마 처리는 예컨대 300sccm의 O2/500sccm의 He를 포함하는 반응 가스를 대략 4500W의 상대적으로 낮은 주파수(low frequency)의 RF 파워(power)를 인가하여 플라즈마로 여기하고, 반도체 기판 후면에 대략 400 W의 상대적으로 높은 주파수의 RF 파워의 바이어스 파워를 인가하여 수행될 수 있다. 이때, 바이어스의 인가에 의해서, 표면 처리 중에 제2절연층(110)의 표면층(112)의 일부는 제거될 수 있다. 예컨대, 대략 100Å 정도 두께 제거되며, 오염 부분이 표면 개질과 함께 제거될 수도 있다.
이때, 반도체 기판(210)의 후면은 헬륨(He) 냉매의 순환에 의해서 냉각되는 것이 바람직하다. 이는 반도체 기판(210)의 후면을 냉각하지 않은 경우, 과다한 플라즈마 상당한 시간 반도체 기판(210)이 노출되므로, 플라즈마에 의한 손상(PID)에 의한 게이트 산화막(221)의 신뢰성에 문제를 발생시킬 수 있어 게이트 산화막(221)의 균일도(GOI)에 문제를 유발할 수 있기 때문이다.
도 11을 참조하면, 브리틀(brittle)한 표면 특성이 배제되게 표면이 개질된 제2절연층(110) 상에 실리콘 질화물층(130)을 증착한다. 이러한 실리콘 질화물층(130)은 식각 정지층(etch stopper)으로 이용되게 도입되는 것으로 이해될 수 있다.
이때, 실리콘 질화물층(130)은 압축 스트레스가 수반되게 플라즈마 개선 화학기상증착(PE-CVD)으로 증착될 수 있다. 예컨대, 실리콘 소스로서의 대략 45sccm의 실레인(SiH4) 가스/ 질소 소스로서의 대략 27sccm의 삼수소화질소 가스(NH3)/ 비활성 분위기 가스로서의 대략 4500sccm의 질소 가스(N2)를 포함하는 반응 가스를 대략 470W 의 RF 파워로 플라즈마화여 증착한다. 이때, 증착되는 실리콘 질화물층(130)은 대략 -8E9 dyne/㎠의 압축 스트레스(compressive stress)를 수반하며 형성될 수 있다.
이와 같이 플라즈마 처리에 의해서 오염된 표면층 부분(도 9의 111)을 정상 상태의 표면층 부분(도 10의 112)으로 개질시키고, 또한, 압축 스트레스가 수반된 실리콘 질화물층(130)을 증착하여, 실리콘 질화물층(130)이 제2절연층(110)으로부터 박리되어 들뜨는 현상이 발생되는 것을 방지할 수 있다.
도 12를 참조하면, 실리콘 질화물층(130) 상에 바람직하게 실리콘 산화물층을 포함하는 몰드층(260)을 형성한다. 이후에, 몰드층(260)을 선택적 식각으로 식각하여 하부의 스토리지 전극 접속용 연결 콘택(250)에 정렬되는 관통 오프닝홀(opening hole: 261)을 형성한다. 이때, 실리콘 질화물층(130)은 식각 정지층으 로 형성될 수 있다.
연후에, 관통 오프닝홀(261) 내에 바람직하게 도전성 폴리 실리콘층 등을 포함하는 스토리지 전극(271), 유전층(272) 및 도전성 폴리 실리콘층의 플레이트 전극(plate node: 273)을 형성하여, 실린더 형태의 커패시터(270)를 형성한다. 이때, 스토리지 전극(271)의 형성 후에, 몰드층(260)은 실리콘 질화물층(130)을 식각 정지층으로 사전에 선택적으로 식각 제거되어, 스토리지 전극(271)의 외측 측벽 상으로 유전층(272)이 연장되게 하여 커패시터(270)의 정전용량을 더 증대시킬 수 있다.
이후에, 플레이트 전극(273)을 덮는 제3절연층(280)을 형성한다. 몰드층(260)은 제3절연층(280) 하부의 절연층으로 유지될 수 있다.
도 13을 참조하면, 제3절연층(280) 및 하부의 몰드층(260) 등을 관통하여 하부의 반도체 기판(210) 또는 금속 콘택 접속용 콘택 패드(244)를 노출하는 제2콘택홀(281)을 형성한다. 이러한 제2콘택홀(281)은 배선층을 소자에 연결시키는 M1C와 같은 금속 콘택을 위한 콘택홀인 것으로 이해될 수 있다. 이때, 실리콘 질화물층(130)이 위치하는 부위에서 들뜸이 방지되고 있으므로, 제2콘택홀(281)에 실리콘 질화물층(130) 계면 부위에서의 크랙이 노출되지 않게 된다.
도 14를 참조하면, 제2콘택홀(281)을 채우는 도전 배선층(290), 예컨대, M1 배선층(290)을 형성한다. 이때, M1C인 금속 콘택(293)은 배선층(290)의 증착과 함께 증착될 수 있다. 도전 배선층(290)은 금속 장벽층(291) 및 금속 라인층(292)을 포함하여 형성될 수 있다. 예컨대 사염화티타늄(TiCl4)를 티타늄 소스로 이용하는 티타늄 질화물층 CVD 증착을 수행하여 금속 장벽층(291)을 형성하고, 금속 장벽층(291) 상에 알루미늄(Al)층을 증착하여 배선층(290)을 형성할 수 있다.
이때, 실리콘 질화물층(130)의 들뜸 현상이 억제되어, 크랙이 발생되는 것이 억제되고, 이에 따라, 크랙이 제2콘택홀(281)의 측벽에 노출되어 존재하게 되는 것이 억제되므로, 금속 장벽층(291) 형성 시 금속 콘택(293)이 이웃하는 금속 콘택(293)과 연결되는 브리지 현상 또는 단락 현상이 발생되는 것을 효과적으로 방지할 수 있다.
상술한 본 발명에 따르면, 식각 정지층으로 이용되는 실리콘 질화물층과 하지층인 실리콘 산화물층 사이의 열악한 접촉 계면에 의해 계면 영역에 발생될 수 있는 들뜸 현상 또는/ 및 공극 결함을 효과적으로 방지할 수 있다. 이에 따라, 금속 콘택들 간의 단락 문제 등을 효과적으로 방지할 수 있어, 반도체 소자 제조 공정의 수율 증대를 구현할 수 있다.
이상, 본 발명을 구체적인 실시예를 통하여 상세히 설명하였으나, 본 발명은 이에 한정되지 않고, 본 발명의 기술적 사상 내에서 당 분야의 통상의 지식을 가진 자에 의해 그 변형이나 개량이 가능함이 명백하다.

Claims (9)

  1. 반도체 기판 상에 실리콘 산화물층을 형성하는 단계;
    상기 실리콘 산화물층 상에 식각 마스크로 사용될 실리콘과다함유산질화물(SRON)층을 형성하는 단계;
    상기 식각 마스크로 사용된 실리콘과다함유산질화물(SRON)층을 선택적으로 제거하는 단계;
    상기 실리콘 산화물층 표면에 상기 실리콘과다함유산질화물(SRON)층으로부터 오염된 부분을 회복(curing)시키기 위해 산소를 함유하는 반응 가스의 플라즈마를 이용하여 표면 처리하는 단계; 및
    상기 표면 처리된 실리콘 산화물층 상에 실리콘 질화물층을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  2. 제1항에 있어서,
    상기 실리콘과다함유산질화물(SRON)층을 형성하는 단계 이후에 상기 실리콘과다함유산질화물(SRON)층 의해 노출되는 상기 실리콘 산화물층 부분을 선택적으로 식각하여 관통 콘택홀을 형성하는 단계; 및
    상기 콘택홀을 채우는 도전층을 형성하여 연결 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  3. 제1항에 있어서,
    상기 표면 처리는 상기 실리콘과다함유산질화물(SRON)층의 과다 함유 실리콘에 의한 상기 오염된 부분을 정상 실리콘 산화물로 변화시키는 것을 특징으로 하는 반도체 소자 제조 방법.
  4. 제1항에 있어서,
    상기 표면 처리는
    산소 가스(O2) 및 헬륨(He) 가스를 포함하는 상기 반응 가스를 플라즈마로 여기하여 상기 실리콘 산화물층 표면을 표면 처리하는 것을 특징으로 하는 반도체 소자 제조 방법.
  5. 제1항에 있어서,
    상기 표면 처리 시 상기 플라즈마에 의해 상기 실리콘 산화물층 표면이 식각 제거되게 상기 반도체 기판 쪽으로 바이어스를 인가하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  6. 제5항에 있어서,
    상기 바이어스 인가가 계속되는 동안 상기 플라즈마에 의한 손상을 방지하기 위해 상기 반도체 기판의 후면은 헬륨 냉매의 순환에 의해 냉각되는 것을 특징으로 하는 반도체 소자 제조 방법.
  7. 제1항에 있어서,
    상기 실리콘 질화물층은
    압축 스트레스가 수반되게 플라즈마 개선 화학기상증착(PE-CVD)으로 증착되는 것을 특징으로 하는 반도체 소자 제조 방법.
  8. 반도체 기판 상에 실리콘 산화물층을 형성하는 단계;
    상기 실리콘 산화물층 상에 식각 마스크로 사용될 실리콘과다함유산질화물(SRON)층을 형성하는 단계;
    상기 식각 마스크로 사용된 실리콘과다함유산질화물(SRON)층을 선택적으로 제거하는 단계;
    상기 실리콘 산화물층 표면에 상기 실리콘과다함유산질화물(SRON)층으로부터 오염된 부분을 회복(curing)시키기 위해 산소를 함유하는 반응 가스의 플라즈마를 이용하여 표면 처리하는 단계;
    상기 표면 처리된 실리콘 산화물층 상에 실리콘 질화물층을 형성하는 단계;
    상기 실리콘 질화물층에 몰드(mold) 절연층을 형성하는 단계;
    상기 실리콘 질화물층을 식각 정지층으로 이용하여 상기 몰드 절연층을 선택적으로 식각하여 관통 오프닝홀(opening hole)을 형성하는 단계;
    상기 관통 오프닝홀 내에 스토리지 전극, 유전층 및 플레이트 전극을 형성하는 단계;
    상기 플레이트 전극 상에 상측 절연층을 형성하는 단계;
    상기 상측 절연층 및 상기 몰드 절연층, 상기 실리콘 질화물층, 상기 실리콘 산화물층을 관통하는 관통 콘택홀을 형성하는 단계; 및
    상기 상측 절연층 상에 상기 관통 콘택홀을 채우는 금속층을 형성하여 금속 배선층 및 금속 콘택을 형성하는 단계를 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
  9. 제8항에 있어서,
    상기 실리콘과다함유산질화물(SRON)층을 형성하는 단계 이후에 상기 실리콘과다함유산질화물(SRON)층 의해 노출되는 상기 실리콘 산화물층 부분을 선택적으로 식각하여 제2의 관통 콘택홀을 형성하는 단계; 및
    상기 제2의 관통 콘택홀을 채우는 도전층을 형성하여 상기 스토리지 전극에 연결되는 연결 콘택을 형성하는 단계를 더 포함하는 것을 특징으로 하는 반도체 소자 제조 방법.
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