KR20030027453A - 비아 콘택 식각 후의 감광막 제거 및 건식 세정 방법 - Google Patents

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Abstract

본 발명은 반도체 소자의 비아 콘택 식각 후의 감광막 제거 및 세정방법에 관한 것으로, 종래의 감광막 제거 및 습식세정을 감광막 제거시에 건식세정을 함께 수행하여 콘택홀에 형성된 레지듀를 효과적으로 제거함으로써 경제적이고, 수율이 향상되는 효과가 있으며, 감광막 제거 및 세정을 동일 챔버에서 한꺼번에 진행함으로써 대기 시간을 단축하고 프로세스의 일관성을 유지할 수 있는 효과가 있다. 또한 종래 감광막 제거 및 습식세정에 비하여 비아 콘택 저항이 작아지며, 다이(die)간의 저항 편차(deviation)도 작아지는 유리한 효과가 있다.

Description

비아 콘택 식각 후의 감광막 제거 및 건식 세정 방법{METHOD OF DRY CLEANING AND PHOTORESIST STRIP AFTER VIA CONTACT ETCHING}
본 발명은 반도체소자의 제조방법에 관한 것으로, 특히 반도체소자의 비아 콘택 식각 후의 감광막 제거 및 세정 방법에 관한 것이다.
현재 VLSI(Very Large Scale Integration)의 고밀도화, 고성능화가 진행됨에 따라 다층 금속 배선 기술의 중요성이 급속하게 높아가고 있다. 다층 금속 배선 구조에 있어서는, 금속 배선과 그것을 분리하는 층간절연막이 적층화되어 형성되어 있다. 디바이스의 고성능화를 위해서는 배선구조에서의 RC 지연요소의 저감이 요구되고 있어 금속배선에서는 저항치의 저감, 즉 고유 저항치가 알루미늄(Al)보다도 작은 구리(Cu)의 사용이 고려되고 있으며, 층간절연막에서는 배선간 및 층간용량 저감을 위하여 저유전률(low-k)을 가지는 절연막이 도입되려 하고 있다.
한편 배선 구조가 미세화, 다층 배선화 됨으로써 배선간을 전기적으로 연결하는 비아 콘택홀도 미세화 되고 있으며, 비아 콘택의 저항도 증대하고 있다. 비아 콘택홀은 감광막을 도포, 현상하는 마스크 공정을 거친 후에 비아 콘택 식각을 하여 형성한다.
그런데, 비아 콘택 식각은 절연막의 하부층이 금속이라는 점에서 다른 콘택식각과는 차이가 있다. 즉, 하부층이 금속이므로 절연막 식각시에 금속이 물리적으로 스퍼터(sputter)되고, 이 스퍼터된 금속 원자들이 콘택홀의 측벽 및 바닥에 붙어서 레지듀를 형성한다. 이때 형성된 측벽 및 바닥의 레지듀에는 금속 성분이 다량 포함되어 있어 제거에 어려움이 있다.
도 1은 종래 기술에 의한 비아 콘택 식각 후의 단면도이다.
금속 하부 배선(100) 위로 금속간 절연막(105)을 형성하고, 비아 콘택 식각을 위하여 감광막 패턴을 형성한다. 상기 감광막 패턴(120)을 식각 배리어로 하여 금속간 절연막을 선택적 식각하여 비아 콘택홀을 형성한다. 그러면, 감광막 패턴(120)은 식각 중에 변형이 안 된 감광막(110)과 감광막 제거시에 사용하는 불소계 가스 등에 의하여 변형 된 감광막(115)이 생긴다. 또한 형성된 비아홀 바닥과 측벽에는 금속 성분이 다량 포함된 레지듀(125)가 형성된다.
따라서 비아 콘택 식각 후에는 세정공정을 진행하여 감광막, 레지듀 및 금속오염을 제거한다. 종래의 비아 콘택 식각 후의 세정공정 순서는 감광막 제거, ACT를 이용한 습식세정, 금속 증착전 스크러빙의 순서로 진행하였다. 이하 종래의 감광막 제거 및 세정 방법에 대하여 살펴본다.
먼저, 비아홀 식각 배리어로 쓰이는 감광막은 이미 기능적으로 작용을 하지 않기 때문에 제거할 필요가 있다. 대부분이 유기물로 구성된 감광막을 제거하는데는 한마디로 "연소" 즉 산소와 반응시켜 제거하는 방법이 일반적으로 이용되고 있다. 즉, 산소 플라즈마에서 감광막의 분해에는 플라즈마에 여기된 산소원자가 감광막의 탄소와 반응하여 이산화탄소(CO2) 가스가 되어 분해된다.
그러나 단순히 감광막이라고 해도 고분자의 재질이 다르고 그 화학구조도 복잡하기 때문에 실제로 분해반응은 단순하지 않으며, 또한 감광막 성분 중에 그 산화물이 휘발성이 아닌 물질인 경우에는 그것이 애싱(ashing) 중에 산화물이 되어 찌꺼기가 되기도 한다. 이와같이 이온이나 식각가스에 의해서 변질된 감광막을 완전히 제거하는 것은 쉬운 것이 아니며, 디바이스의 집적도가 높아지면서 배선 치수가 축소되면 약간의 감광막의 잔류가 결함이 되어 단선이나 단락등의 불량원인이 되어 수율저하의 원인이 되는 문제점이 있다.
한편, 감광막 제거시 산소 가스에 첨가되는 가스가 다수 검토되고 있는데, 감광막 제거율(ashing rate)의 향상, 박리성 개선면에서 불소계 반응 가스와 수소계 반응 가스 또는 수소를 포함하는 혼합 가스 등이 비교적 많은 프로세스 가스로서 산소 가스에 첨가되어 사용되고 있다.
다음으로, 감광막 제거 후에는 바닥과 측벽에 부착된 레지듀(125)를 제거하기 위하여 ACT 습식세정과 스크러빙을 행한다. 그러나 최근 습식세정은 ACT 수급에 문제가 있으며 경제적인 공정이 아니다. 또한 저유전률(low-k) 절연막으로 사용하는 경우 세정시 절연막에 충격(attack)을 주어 콘택홀에 보잉(bowing) 현상이 발생한다. 이는 후속 공정인 금속 증착 후에 스텝커버리지를 좋지 않게 하여 수율을 떨어뜨리는 문제점이 있다.
본 발명은 상기와 같은 문제점을 해결하기 위하여 안출된 것으로, 감광막 제거시에 건식세정을 함께 수행하여 콘택홀에 형성된 레지듀를 효과적으로 제거하여 양호한 콘택 저항을 나타내는 감광막 제거 및 세정 방법을 포함하는 반도체소자 제조방법을 제공하는데 목적이 있다.
도 1은 종래기술에 의한 비아 콘택 식각 후의 단면도,
도 2a는 비아 콘택 식각 후에 표1의 공정 조건으로 세정한 후의 사진,
도 2b는 비아 콘택 식각 후에 표2의 공정 조건으로 세정한 후의 사진,
도 2c는 비아 콘택 식각 후에 표3의 공정 조건으로 세정한 후의 사진,
도 2d는 비아 콘택 식각 후에 표4의 공정 조건으로 세정한 후의 사진,
도 2e는 비아 콘택 식각 후에 표5의 공정 조건으로 세정한 후의 사진,
도 2f는 비아 콘택 식각 후에 표6의 공정 조건으로 세정한 후의 사진,
도 2g는 비아 콘택 식각 후에 표7의 공정 조건으로 세정한 후의 사진,
도 2h는 비아 콘택 식각 후에 표8의 공정 조건으로 세정한 후의 사진,
도 2i는 비아 콘택 식각 후에 표9의 공정 조건으로 세정한 후의 사진,
도 2j는 비아 콘택 식각 후에 표10의 공정 조건으로 세정한 후의 사진,
도 2k는 비아 콘택 식각 후에 표11의 공정 조건으로 세정한 후의 사진,
도 3은 각각의 웨이퍼별로 비아 콘택 저항을 측정한 그래프.
*도면의 주요 부분에 대한 부호의 설명
100 : 금속 하부 배선 105 : 금속간 절연막
120 : 감광막 125 : 레지듀
상기 목적을 달성하기 위한 본 발명의 반도체소자 제조방법은, 금속배선 상에 절연막을 형성하는 단계; 상기 절연막 상에 감광막 패턴을 형성하는 단계; 상기 절연막을 식각하여 상기 금속배선의 일부 영역이 노출된 개방영역을 형성하는 단계; 및 상기 감광막 패턴을 제거하고 세정하는 감광막 제거 및 세정단계를 포함하며, 상기 감광막 제거 및 세정 단계는, 감광막 스트립 장비에서 상기 개방영역의 측벽에 생성된 폴리머를 제거하는 단계; 상기 감광막 스트립 장비에서 상기 감광막 패턴을 제거하는 단계; 및 상기 감광막 스트립 장비에서 상기 개방영역의 바닥에 생성된 레지듀를 제거하는 단계를 포함한다.
본 발명의 감광막 제거 및 건식 세정은 다음의 4 단계로 이루어진다. 레지듀를 제거하는 제1,3 단계와 벌크 감광막을 제거하는 제2 단계와 용해 가능한 미립자들을 초순수(DI, deionized water) 린스로 제거하는 제4 단계이다.
제1 단계는 개방영역 측벽의 폴리머를 제거하는 단계이다. N2H2, H2O, CF4, O2혼합 가 스 플라즈마를 사용하며, 고주파(RF) 바이어스를 기판에 인가하고, 마이크로파를 상기 기판에 다운스트림하여 수행한다.
제2 단계는 벌크 감광막(bulk resist)을 제거하는 단계이다. N2, CF4, O2혼합 가스 플라즈마를 사용하며, 마이크로파를 사용한다.
제3 단계는 개방영역 바닥의 레지듀를 제거하는 단계이다. N2, CF4, O2혼합 가스 플라즈마를 사용하며, 마이크로파를 사용한다.
제4단계는 초순수(deionized water)를 사용하여 린스(rinse)하는 단계이다.
린스는 초순수(DI water)를 사용하여 기판 표면의 화공약품이나 먼지 등을 없어지게 하기 위하여 헹구어 주는 것을 말한다.
상기 개방영역은 홀(hole), 라인(line) 또는 바(bar) 등의 다양한 모양으로 개방된다. 개방영역 식각 후에는 감광막을 제거하면서 동시에 건식세정을 수행하고, ACT와 같은 습식 용매(wet solvent)를 사용하지 않기 때문에 경제적인 공정이며 또한 콘택저항이 적은 공정이다.
상술한 목적, 특징들 및 장점은 첨부된 도면과 관련한 다음의 상세한 설명을 통하여 보다 분명해 질 것이다. 이하, 첨부된 도면을 참조하여 본 발명에 따른 바람직한 일실시예를 상세히 설명한다. 실시예는 비아콘택 형성시의 감광막 제거 및 세정공정이다.
본 실시예의 실험에 사용하는 감광막 스트립 장비는 고주파(RF)와 마이크로파를 모두 사용할 수 있는 이중 플라즈마 소오스(dual plasma source) 방식으로 3kW, 2.45GHz의 마이크로파와 플레이트에 인가되는 500W, 13.56MHz의 고주파(RF)소오스를 사용하고 있다. 마이크로파 다운스트림 플라즈마(Microwave Downstream Plasma)와 고주파(RF) 바이어스의 혼합사용은 감광막 제거율(ashing rates)과 세정능력(clean capability)을 향상시킨다.
이 공정에서 활성화된 불소와 OH기를 형성하기 위해 마이크로파 다운스트림 플라즈마에서 H2O 가스와 CF4가스를 사용한다. CF4와 같은 불소계 가스(Fluorine based gas)는 감광막 제거율(ashing rates)과 식각 후 레지듀 제거(post-etch residue removal)을 향상시킨다. 불소계 건식 플라즈마 세정(Fluorine based dry plasma cleans) 다음에 오는 초순수 린스(DI water rinse)는 식각 후 레지듀 제거(post-etch residue remaval)에 유용하다. 유기물질(Organic material)의 불화(Fluorination)는 휘발종을 생성시키고, 휘발되지 않는 물질은 초순수(DI water)에 녹게 된다.
실험을 하기 위해서 하부의 금속배선의 패턴을 알루미늄으로 형성하고, 금속간 절연막으로서, SiON 1000Å 증착/ HSQ(Hydrogen Silsesquioxane) 5000Å 증착 후 400℃에서 30분 큐어링(curing) 실시/ SRON(Silicon Rich Oxynitride) 5000Å이 증착된 적층구조를 사용하였다.
그 밖에 본 발명에서의 금속배선으로는 구리 또는 텅스텐을 사용할 수 있으며, 금속 배선간 절연막으로는 SiON, SiOH, SiOC, SiOCH, PE-TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate), SRON(Silicon Rich Oxynitride), HDP(High Density Plasm) 산화막, 및 유전률 3.0 이하의 저유전률 절연막 중에서 선택된 어느 하나 또는 이들의 조합을 사용할 수 있다. 저유전률(low-k) 절연막은 구리배선과 더불어배선간 기생용량 및 배선저항을 감소시켜 디바이스의 속도를 보다 빠르게 하고, 디바이스의 상호간섭(crosstalk)을 저감해 줄 수 있는 대안으로 알려져 있다. 저유전률(low-k) 절연막은 현재 다양하게 개발되고 있으며, 크게 SiO2계(Si-O계)와 카본계(C계) 폴리머로 나뉘어 진다. SiO2계는 FSG(Fluorine-doped Silicate Glass), HSQ(Hydrogen Silsesquioxane), 무기 SOG(Spin On Glass), 유기 SOG 등이 있으며, 카본계 폴리머는 F를 함유하는가 함유하지 않는가로 분류할 수 있다.
상기 금속간 절연막을 형성하고, 비아 마스크 공정을 실시하고, 비아 식각을 한 후 아래의 표에 나타난 공정에 의하여 감광막 제거 및 세정 공정을 실시한다. 아울러 종래의 ACT에 의한 세정공정 후와 본 발명에 의한 세정공정 후의 전기적 특성을 비교한다.
먼저 표1, 표2와 같은 조건에서 감광막 제거 및 건식 세정을 실시하고, 각각 레지듀 제거 여부를 검토한다. 그리고, 이후에 공정조건을 변화시켜서 최적의 감광막 제저 및 건식 세정 조건을 찾는다.
WF#01 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) 온도(℃) 시간(초)
1단계 1000 1700 450 1800 - 100 300 70 60
2단계 700 1700 - - 1500 100 125 70 60
3단계 250 - 200 - 170 100 170 70 80
WF#02 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) 온도(℃) 시간(초)
1단계 1000 1700 450 1800 - 100 300 70 60
2단계 700 1700 - - 1500 100 125 70 60
3단계 400 - 400 200 500 50 - 70 80
표1과 표2에 나타내는 조건하에서 웨이퍼 1,2(WF#01, WF#02)에 대하여 상기 1,2,3 단계를 진행하였다. 그리고 전자현미경으로 조사해본 결과, 도 2a 및 도2b에서 보듯이 감광막 제거와 초순수(DI) 린스 후에도 두 조건 모두에서 콘택홀 주변으로 레지듀가 깨끗이 제거되지 않았으며, 첫 번째 조건에서는 금속간 절연막 표면에 손상(attack)을 받은 것으로 판단되는 모양을 보이고 있다.
이 후의 웨이퍼는 각각의 공정변수를 변화시켜, 감광막 제거와 세정정도를 평가하여, 최적의 조건을 찾는다.
WF#03 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) 온도(℃) 시간(초)
1단계 1000 1700 100 1800 - 100 300 70 60
2단계 700 1700 - - 1500 100 125 70 60
3단계 250 - 200 - 170 100 170 70 80
표3은 다른 조건은 표1과 동일하며, 1단계의 고주파(RF) 전력을 450W에서 100W로 줄였을 경우의 공정조건이다. 도2c 에서 보듯이 감광막이 완전히 제거되지 않았다. 이는 1단계에서 감광막의 레지듀를 효과적으로 제거되지 못한 결과인 것으로 보인다.
WF#04 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) 온도(℃) 시간(초)
1단계 1000 1700 450 1800 - 50 300 70 60
2단계 700 1700 - - 1500 100 125 70 60
3단계 250 - 200 - 170 100 170 70 80
표4는 다른 조건은 표1과 동일하며, 1단계의 CF4가스의 흐름율(flow rate)를 100sccm에서 50sccm으로 줄인 경우의 공정조건이다. 도2d 에서 보듯이 감광막이 완전히 제거되지 않았다.
WF#05 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) 온도(℃) 시간(초)
1단계 1000 1700 450 1800 500 100 - 70 60
2단계 700 1700 - - 1500 100 125 70 60
3단계 250 - 200 - 170 100 170 70 80
표5는 다른 조건은 표1과 동일하며, 1단계서 H2O 가스를 제거하고, O2가스를 500sccm 추가한 경우의 공정조건이다. 도2e 에서 보듯이 감광막이 완전히 제거되지 않았다.
WF#06 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) 온도(℃) 시간(초)
1단계 1000 1700 450 1800 - 100 300 70 60
2단계 700 1700 - - 1500 100 125 250 60
3단계 250 - 200 - 170 100 170 70 80
표6은 다른 조건은 표1과 동일하며, 2단계에서 전극의 온도를 70℃에서 250℃로 상향한 경우의 공정조건이다. 도2f 에서 보듯이 감광막이 완전히 제거되지 않았다.
WF#08 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) 온도(℃) 시간(초)
1단계 1000 1700 450 1800 - 100 300 70 60
2단계 700 1700 - - 1500 50 125 70 60
3단계 350 - 200 200 500 40 - 70 80
표7은 다른 조건은 표2과 동일하며, 2단계에서 CF4를 감소하였으며, 3단계에서 압력, 고주파(RF) 전력 및 CF4를 감소한 경우의 공정조건이다. 도2g 에서 보듯이 감광막이 완전히 제거되지 않았다.
WF#09 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) N2(sccm) 온도(℃) 시간(초)
1단계 1000 1700 450 1800 - 100 300 - 70 60
2단계 700 1700 - - 1500 50 125 125 70 60
3단계 350 - 200 200 500 40 - - 70 80
표8은 상기 표7의 조건에서, 2단계에서 125sccm의 N2를 추가한 경우의 공정조건이다. 도2c 에서 보듯이 감광막이 완전히 제거되지 않았다.
WF#07 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) N2(sccm) 온도(℃) 시간(초)
1단계 300 - 400 - 400 - - - 70 40
2단계 950 1700 - - 2800 - - 125 270 70
3단계 1300 1700 - - 3000 30 - 500 270 20
4단계 1300 1700 - 3000 - - - - 270 20
표9는 다른 웨이퍼와는 다르게, 이미 실시(set-up)하고 있는 고에너지 감광막 제거(High Energy Implant Photoresist Strip) 조건을 적용한 공정 조건이다.
도2i 에서 보듯이 감광막이 완전히 제거되지 않았다.
WF#10 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) N2(sccm) 온도(℃) 시간(초)
1단계 300 - 400 - 400 - - - 70 40
2단계 950 1700 - - 2800 - - 125 270 70
3단계 1300 1700 - - 3000 30 300 500 270 20
4단계 1300 1700 - 3000 - - - - 270 20
표10은 상기 표9의 조건에서, 3단계에서 300sccm의 H2O 가스를 추가한 경우의 공정조건이다.
도2j 에서 보듯이 감광막이 완전히 제거되지 않았다.
WF#11 압력(mT) 마이크로파(W) RF(W) N2H2(sccm) O2(sccm) CF4(sccm) H2O(sccm) N2(sccm) 온도(℃) 시간(초)
1단계 1000 1700 450 1800 400 40 300 - 70 60
2단계 700 1700 - - 1500 40 - 150 70 60
3단계 700 1700 - - 1000 40 300 150 70 80
표11은 최선의 공정조건을 나타내는 공정조건이다.
도 2k는 표11의 공정조건으로 진행한 후의 사진으로서 레지듀가 완전히 제거된 것을 알 수 있다.
표3 내지 표10의 조건들은 고주파(RF) 전력을 낮춘 표1의 조건을 제외하고는 레지듀가 거의 제거는 되나 홀(hole) 주위에 약간의 레지듀가 남는 대동소이한 양상을 나타내고 있다. 따라서, 각 파라메타(paremeter)들의 작은 변화로는 완전한 레지듀 제거가 어려울 것으로 예상되어 새로운 조건을 찾고자 하였다.
상기 표11의 조건은 표1 내지 표10까지의 실험 결과와 VDS(Vaper Delivery System) 장착전에 실시했던 기초 실험, 이미 실시(Set Up)하였던 임플란트 감광막 제거(Implant PR Strip) 조건 등을 고려하여 설정하였다.
전체적으로 표1, 2의 조건에서 전체적으로 CF4의 양을 줄였으며, 1단계에 O2가스를 추가하였다. 2단계와 3단계에서는 고주파(RF) 전력보다는 마이크로파를 사용하는 것이 유리한 것으로 판단되어 마이크로파로 변경하였으며, N2가스를 추가하였다. 또한 3단계에서는 압력, O2가스, H2O의 양을 증가시켰다.
따라서 본 발명의 제1 단계는 고주파(RF) 전력과 마이크로파를 이용하여N2H2, H2O, CF4, O2혼합가스 분위기에서 측벽의 폴리머를 제거하는 단계로서, N2H2가스량을 500sccm 내지 2500sccm, H2O 가스량을 50sccm 내지 500sccm, CF4가스량을 10sccm 내지 100sccm, O2가스량을 100sccm 내지 500sccm으로 한다.
본 발명의 제2 단계는 마이크로파를 이용하여 N2, CF4, O2혼합가스 분위기에서 감광막을 제거하는 단계로서, N2가스량을 50sccm 내지 500sccm, CF4가스량을 10sccm 내지 100sccm, O2가스량을 100sccm 내지 2000sccm으로 한다.
본 발명의 제3 단계는 마이크로파를 이용하여 N2, H2O, CF4, O2혼합가스 분위기에서 비아홀 바닥 부분의 레지듀를 제거하는 단계로서, N2가스량을 50sccm 내지 500sccm, H2O 가스량을 50sccm 내지 500sccm, CF4가스량을 10sccm 내지 100sccm, O2가스량을 100sccm 내지 2000sccm으로 한다.
본 발명의 제4 단계는 초순수(DI) 린스를 실시하여, 상기 단계에서 휘발되지 않은 물질을 제거한다.
제1 단계 내지 제 3 단계에서 사용된 장비의 고주파 전력은 2500W까지 적용하며, 마이크로파는 500W까지 적용한다. 또한, 장비에서 챔버의 벽 및 플레이튼(platen)의 온도는 20℃ 내지 90℃로 하며, 상단의 온도는 150℃ 내지 270℃로 한다.
지금까지의 실험으로 감광막 제거 및 세정에 대한 본 발명에 따른 새로운 공정 조건을 설정하였는 바, 기존의 감광막 제거 및 ACT를 이용한 습식세정과의 전기적 특성을 비교해본다.
도 3은 각각의 웨이퍼별로 비아 콘택 저항을 측정한 그래프이다.
웨이퍼 번호 21 내지 24(WF#21~#24)까지의 공정 순서는 비아홀의 식각까지는 종전과 동일하게 진행하고, 기존에 실시하였던 감광막 제거 및 ACT 습식세정을 진행하고, 이 후 패드 식각까지 완료하였다.
웨이퍼 번호 13 내지 19(WF#13~19)까지의 공정 순서는 비아홀의 식각까지는 종전과 동일하게 진행하고, 본 발명에 따른 감광막 제거 및 건식세정을 진행하고, 이 후 패드 식각까지 완료하였다.
그래프에서 보듯이 본 발명에 따른 감광막 제거와 세정을 진행한 경우가 콘택 저항이 적으며, 뿐만아니라 다이(die)간의 콘택 저항의 편차(deviation)가 적은 것을 알 수 있다.
상기 실시예에서는 비아 콘택홀 식각 후의 감광막 제거 및 세정 공정에 관한 것이지만, 본 발명은 그 밖의 하부 구조가 금속인 홀(hole), 라인(line) 또는 바(bar) 등의 다양한 개방영역 형성 공정에서의 감광막 제거 및 세정공정에 적용될 수 있다.
이상에서 설명한 본 발명은 전술한 실시예 및 첨부된 도면에 의해 한정되는 것이 아니고, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것이 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
상기와 같이 이루어진 본 발명은, 종래의 반도체소자의 비아 콘택 식각 후의 감광막 제거 및 ACT 습식세정을 감광막 스트립 장치에서 감광막을 제거시에 건식세정을 함께 수행하는 것으로 대체함으로써 경제적이고 수율이 향상되며, 감광막 제거 및 세정을 동일 챔버에서 한꺼번에 진행함으로써 대기 시간을 단축하고 프로세스의 일관성을 유지할 수 있는 효과가 있다.
또한 종래의 감광막 제거 및 ACT 습식세정과 비교하여 비아 콘택 저항이 작아지며, 편차(deviation)도 작아지는 유리한 효과가 있다.

Claims (16)

  1. 금속배선 상에 절연막을 형성하는 단계;
    상기 절연막 상에 감광막 패턴을 형성하는 단계;
    상기 절연막을 식각하여 상기 금속배선의 일부 영역이 노출된 개방영역을 형성하는 단계; 및
    상기 감광막 패턴을 제거하고 세정하는 감광막 제거 및 세정단계를 포함하며,
    상기 감광막 제거 및 세정 단계는,
    감광막 스트립 장비에서 상기 개방영역의 측벽에 생성된 폴리머를 제거하는 단계;
    상기 감광막 스트립 장비에서 상기 감광막 패턴을 제거하는 단계; 및
    상기 감광막 스트립 장비에서 상기 개방영역의 바닥에 생성된 레지듀를 제거하는 단계
    를 포함하여 이루어진 반도체소자 제조방법.
  2. 제 1 항에 있어서,
    상기 감광막 제거 및 세정 단계는,
    상기 레지듀를 제거하는 단계 후, 초순수에서 린스하는 단계를 더 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  3. 제 1 항 또는 제 2 항에 있어서,
    상기 개방영역의 측벽에 생성된 폴리머를 제거하는 단계는,
    N2H2가스를 포함하는 혼합가스의 플라즈마 분위기에서 상기 폴리머를 휘발성으로 만들어 제거하는 것을 특징으로 하는 반도체소자 제조방법.
  4. 제1 항 또는 제 2 항에 있어서,
    상기 폴리머를 제거하는 단계는,
    고주파 바이어스를 기판에 인가하고, 마이크로파를 상기 기판에 다운스트림하여 수행하는 것을 특징으로 하는 반도체소자 제조방법.
  5. 제 1 항 또는 제 2 항에 있어서,
    상기 감광막 패턴을 제거하는 단계는,
    마이크로파를 이용하여 형성된 혼합가스의 플라즈마를 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  6. 제 1 항 또는 제 2 항에 있어서,
    상기 개방영역의 바닥에 생성된 레지듀를 제거하는 단계는,
    마이크로파를 이용하여 형성된 혼합가스의 플라즈마를 사용하는 것을 특징으로 하는 반도체소자 제조방법.
  7. 제 3 항에 있어서,
    상기 혼합가스는 N2H2, H2O, CF4, O2를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  8. 제 7 항에 있어서,
    상기 N2H2가스량을 500sccm 내지 2500sccm, 상기 H2O 가스량을 50sccm 내지 500sccm, 상기 CF4가스량을 10sccm 내지 100sccm, 상기 O2가스량을 100sccm 내지 500sccm으로 하는 것을 특징으로 하는 반도체소자 제조방법.
  9. 제 5 항에 있어서,
    상기 혼합가스는 N2, CF4, O2를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  10. 제 9 항에 있어서,
    상기 N2가스량을 50sccm 내지 500sccm, 상기 CF4가스량을 10sccm 내지 100sccm, 상기 O2가스량을 100sccm 내지 2000sccm으로 하는 것을 특징으로 하는 반도체소자 제조방법.
  11. 제 6 항에 있어서,
    상기 혼합가스는 N2, H2O, CF4, O2를 포함하는 것을 특징으로 하는 반도체소자 제조방법.
  12. 제 11 항에 있어서,
    상기 N2가스량을 50sccm 내지 500sccm, 상기 H2O 가스량을 50sccm 내지 500sccm, 상기 CF4가스량을 10sccm 내지 100sccm, 상기 O2가스량을 100sccm 내지 2000sccm으로 하는 것을 특징으로 하는 반도체소자 제조방법.
  13. 제 1 항에 있어서,
    상기 감광막 및 세정단계에서,
    상기 감광막 스트립 장비의 챔버 벽 및 플레이튼(platen)의 온도는 20℃ 내지 90℃로 하며, 상단의 온도는 150℃ 내지 270℃로 하는 것을 특징으로 하는 반도체소자 제조방법.
  14. 제 1 항에 있어서,
    상기 금속배선은 알루미늄, 구리, 및 텅스텐의 그룹으로부터 선택된 어느 하나 또는 이들의 조합인 것을 특징으로 하는 반도체소자 제조방법.
  15. 제 1 항에 있어서,
    상기 절연막은 SiON, SiOC, SiON, SiOCN, PE-TEOS, SRON, HDP 산화막, 및 저유전률 절연막의 그룹으로부터 선택된 어느 하나 또는 이들의 조합인 것을 특징으로 하는 반도체소자 제조방법.
  16. 제 1 항에 있어서,
    상기 절연막은 SiON, HSQ, SRON이 차례로 적층된 것임을 특징으로 하는 반도체소자 제조방법.
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Cited By (4)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100679826B1 (ko) * 2004-12-22 2007-02-06 동부일렉트로닉스 주식회사 엠아이엠 영역의 잔류 폴리머 제거 방법
KR100731077B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법
KR100732773B1 (ko) * 2006-06-29 2007-06-27 주식회사 하이닉스반도체 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법
KR101138277B1 (ko) * 2005-06-30 2012-04-24 엘지디스플레이 주식회사 액정표시소자의 세정장치

Families Citing this family (13)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100551326B1 (ko) * 2003-09-01 2006-02-09 동부아남반도체 주식회사 캐패시터를 갖는 반도체 소자 제조 방법
JP2005191254A (ja) * 2003-12-25 2005-07-14 Fujitsu Ltd 半導体装置の製造方法
US7413993B2 (en) * 2004-11-22 2008-08-19 Infineon Technologies Ag Process for removing a residue from a metal structure on a semiconductor substrate
KR100695431B1 (ko) * 2005-06-22 2007-03-15 주식회사 하이닉스반도체 반도체 소자의 컨택홀 형성방법
JP2007019161A (ja) * 2005-07-06 2007-01-25 Dainippon Screen Mfg Co Ltd パターン形成方法及び被膜形成装置
US7820553B2 (en) * 2005-07-20 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Prevention of trench photoresist scum
US20080009127A1 (en) * 2006-07-04 2008-01-10 Hynix Semiconductor Inc. Method of removing photoresist
US8372754B2 (en) * 2007-04-11 2013-02-12 Micron Technology, Inc. Methods for removing photoresist defects and a method for processing a semiconductor device structure
US8795952B2 (en) 2010-02-21 2014-08-05 Tokyo Electron Limited Line pattern collapse mitigation through gap-fill material application
KR101746709B1 (ko) * 2010-11-24 2017-06-14 삼성전자주식회사 금속 게이트 전극들을 갖는 반도체 소자의 제조방법
CN104701139B (zh) * 2015-03-23 2018-10-12 京东方科技集团股份有限公司 一种半导体器件的制造方法及其制造设备
CN108630527B (zh) 2018-06-20 2020-08-14 矽力杰半导体技术(杭州)有限公司 一种接触孔的清洗方法
WO2021034567A1 (en) 2019-08-16 2021-02-25 Tokyo Electron Limited Method and process for stochastic driven defectivity healing

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5908319A (en) * 1996-04-24 1999-06-01 Ulvac Technologies, Inc. Cleaning and stripping of photoresist from surfaces of semiconductor wafers
KR980005550A (ko) * 1996-06-27 1998-03-30 김주용 반도체 소자의 콘택홀 형성 방법
US5925577A (en) * 1997-02-19 1999-07-20 Vlsi Technology, Inc. Method for forming via contact hole in a semiconductor device
US5849639A (en) * 1997-11-26 1998-12-15 Lucent Technologies Inc. Method for removing etching residues and contaminants
US6325861B1 (en) * 1998-09-18 2001-12-04 Applied Materials, Inc. Method for etching and cleaning a substrate
TW399298B (en) * 1998-11-06 2000-07-21 United Microelectronics Corp Manufacturing method of via hole
US6130166A (en) * 1999-02-01 2000-10-10 Vlsi Technology, Inc. Alternative plasma chemistry for enhanced photoresist removal
US6245669B1 (en) * 1999-02-05 2001-06-12 Taiwan Semiconductor Manufacturing Company High selectivity Si-rich SiON etch-stop layer
US6379574B1 (en) * 1999-05-03 2002-04-30 Applied Materials, Inc. Integrated post-etch treatment for a dielectric etch process
US6426298B1 (en) * 2000-08-11 2002-07-30 United Microelectronics Corp. Method of patterning a dual damascene
TW464968B (en) * 2000-12-21 2001-11-21 Promos Technologies Inc Via etch post cleaning process

Cited By (5)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100679826B1 (ko) * 2004-12-22 2007-02-06 동부일렉트로닉스 주식회사 엠아이엠 영역의 잔류 폴리머 제거 방법
KR101138277B1 (ko) * 2005-06-30 2012-04-24 엘지디스플레이 주식회사 액정표시소자의 세정장치
KR100731077B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법
KR100732773B1 (ko) * 2006-06-29 2007-06-27 주식회사 하이닉스반도체 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법
US7879733B2 (en) 2006-06-29 2011-02-01 Hynix Semiconductor Inc. Method for manufacturing semiconductor device free from layer-lifting between insulating layers

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JP2003158181A (ja) 2003-05-30
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