JP3781175B2 - コンタクトホールの形成方法 - Google Patents
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- 238000000034 method Methods 0.000 title claims description 42
- 230000015572 biosynthetic process Effects 0.000 title description 13
- 238000005530 etching Methods 0.000 claims description 76
- 239000007789 gas Substances 0.000 claims description 48
- IJGRMHOSHXDMSA-UHFFFAOYSA-N Atomic nitrogen Chemical compound N#N IJGRMHOSHXDMSA-UHFFFAOYSA-N 0.000 claims description 24
- XAGFODPZIPBFFR-UHFFFAOYSA-N aluminium Chemical compound [Al] XAGFODPZIPBFFR-UHFFFAOYSA-N 0.000 claims description 16
- 229910052782 aluminium Inorganic materials 0.000 claims description 16
- 229910052757 nitrogen Inorganic materials 0.000 claims description 13
- 238000001020 plasma etching Methods 0.000 claims description 11
- 229910000838 Al alloy Inorganic materials 0.000 claims description 5
- 239000010949 copper Substances 0.000 claims description 5
- 229910052802 copper Inorganic materials 0.000 claims description 3
- RYGMFSIKBFXOCR-UHFFFAOYSA-N Copper Chemical compound [Cu] RYGMFSIKBFXOCR-UHFFFAOYSA-N 0.000 claims description 2
- XUIMIQQOPSSXEZ-UHFFFAOYSA-N Silicon Chemical compound [Si] XUIMIQQOPSSXEZ-UHFFFAOYSA-N 0.000 claims description 2
- NBVXSUQYWXRMNV-UHFFFAOYSA-N fluoromethane Chemical compound FC NBVXSUQYWXRMNV-UHFFFAOYSA-N 0.000 claims description 2
- 229910052710 silicon Inorganic materials 0.000 claims description 2
- 239000010703 silicon Substances 0.000 claims description 2
- 239000010410 layer Substances 0.000 description 31
- 239000004065 semiconductor Substances 0.000 description 23
- 230000000052 comparative effect Effects 0.000 description 15
- 239000010937 tungsten Substances 0.000 description 8
- 229910052721 tungsten Inorganic materials 0.000 description 8
- 229920000642 polymer Polymers 0.000 description 7
- WFKWXMTUELFFGS-UHFFFAOYSA-N tungsten Chemical compound [W] WFKWXMTUELFFGS-UHFFFAOYSA-N 0.000 description 7
- 238000005259 measurement Methods 0.000 description 6
- 238000012545 processing Methods 0.000 description 6
- VYPSYNLAJGMNEJ-UHFFFAOYSA-N Silicium dioxide Chemical compound O=[Si]=O VYPSYNLAJGMNEJ-UHFFFAOYSA-N 0.000 description 5
- 229910052814 silicon oxide Inorganic materials 0.000 description 5
- RTAQQCXQSZGOHL-UHFFFAOYSA-N Titanium Chemical compound [Ti] RTAQQCXQSZGOHL-UHFFFAOYSA-N 0.000 description 4
- 238000001312 dry etching Methods 0.000 description 4
- 238000012360 testing method Methods 0.000 description 4
- 239000010936 titanium Substances 0.000 description 4
- 229910052719 titanium Inorganic materials 0.000 description 4
- NRTOMJZYCJJWKI-UHFFFAOYSA-N Titanium nitride Chemical compound [Ti]#N NRTOMJZYCJJWKI-UHFFFAOYSA-N 0.000 description 3
- 238000005229 chemical vapour deposition Methods 0.000 description 3
- 238000010586 diagram Methods 0.000 description 3
- 238000009826 distribution Methods 0.000 description 3
- 238000004519 manufacturing process Methods 0.000 description 3
- 238000004140 cleaning Methods 0.000 description 2
- 230000000694 effects Effects 0.000 description 2
- 238000004544 sputter deposition Methods 0.000 description 2
- 238000004380 ashing Methods 0.000 description 1
- 239000004020 conductor Substances 0.000 description 1
- 238000007796 conventional method Methods 0.000 description 1
- 238000005516 engineering process Methods 0.000 description 1
- 239000011521 glass Substances 0.000 description 1
- 239000001307 helium Substances 0.000 description 1
- 229910052734 helium Inorganic materials 0.000 description 1
- SWQJXJOGLNCZEY-UHFFFAOYSA-N helium atom Chemical compound [He] SWQJXJOGLNCZEY-UHFFFAOYSA-N 0.000 description 1
- 239000011229 interlayer Substances 0.000 description 1
- 239000000463 material Substances 0.000 description 1
- 230000002093 peripheral effect Effects 0.000 description 1
- 238000000206 photolithography Methods 0.000 description 1
- 150000003657 tungsten Chemical class 0.000 description 1
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-
- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/28—Manufacture of electrodes on semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/268
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/02—Manufacture or treatment of semiconductor devices or of parts thereof
- H01L21/04—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
- H01L21/18—Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
- H01L21/30—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
- H01L21/31—Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
- H01L21/3105—After-treatment
- H01L21/311—Etching the insulating layers by chemical or physical means
- H01L21/31105—Etching inorganic layers
- H01L21/31111—Etching inorganic layers by chemical means
- H01L21/31116—Etching inorganic layers by chemical means by dry-etching
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- H—ELECTRICITY
- H01—ELECTRIC ELEMENTS
- H01L—SEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
- H01L21/00—Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
- H01L21/70—Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
- H01L21/71—Manufacture of specific parts of devices defined in group H01L21/70
- H01L21/768—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
- H01L21/76801—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
- H01L21/76802—Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
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- General Physics & Mathematics (AREA)
- Manufacturing & Machinery (AREA)
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- Power Engineering (AREA)
- Chemical & Material Sciences (AREA)
- General Chemical & Material Sciences (AREA)
- Inorganic Chemistry (AREA)
- Chemical Kinetics & Catalysis (AREA)
- Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
- Drying Of Semiconductors (AREA)
Description
【０００１】
［技術分野］
本発明は、半導体装置製造の一工程として行われるコンタクトホール形成に関する。
【０００２】
［背景技術］
多層配線構造の半導体装置を製造する際には、上下の配線層同士を接続するために、層間絶縁膜にコンタクトホールを形成することが行われる。従来のコンタクトホールの形成工程は、例えば以下のようにして行われている。
先ず、下側のアルミウム配線層の上に、絶縁膜としてシリコン酸化膜を形成する。次に、このシリコン酸化膜の上にレジスト膜を形成する。このレジスト膜に対して、フォトリソグラフィ技術でコンタクトホール用のマスクパターンを転写することにより、レジストパターンを形成する。次に、このレジストパターンを介して、前記シリコン酸化膜に対するドライエッチングを行う。
【０００３】
このドライエッチングのエッチングガスとしては、例えばＣＦ4 とＣＨＦ3 との混合ガスが使用されている。また、エッチング中のチャンバ内には、エッチングガスに加えて、次の目的でＡｒガスとＮ2 ガスを供給している。Ａｒガスは、エッチングガス（ＣＦ4 とＣＨＦ3 ）の希釈のために添加されている。
【０００４】
窒素を添加する目的は大きく二つあり、その一つは、エッチング中にレジストの後退（レジストパターンのコンタクトホール周縁部分が削られること）が生じることの防止である。もう一つは、エッチング中にコンタクトホールの側壁に、配線抵抗が高くなる原因となるポリマーが形成されることを抑制し、ポリマーが形成された場合でも有機洗浄液等によって除去し易い状態にすることである。
【０００５】
このようにしてコンタクトホールを形成した後、上下の配線層を接続する導電体をコンタクトホール内へ堆積すること（例えば、タングステンプラグの形成）と、上側のアルミニウム配線層の形成とを行う。
しかしながら、上記従来技術で得られた多層配線構造の半導体装置には、配線抵抗が高い傾向にあるとともに、同一ロット内で配線抵抗にバラツキが生じるという問題点がある。
【０００６】
本発明は、このような従来技術の問題点に着目してなされたものであり、少なくとも下側配線層がアルミニウム配線層である多層配線構造の半導体装置において、配線抵抗を低く抑えることと、配線抵抗の同一ロット内でのばらつきを小さくすることを課題とする。
【０００７】
［発明の開示］
上記課題を解決するために、本発明は、アルミニウム配線層の直上に絶縁膜を形成し、この絶縁膜に対して、所定のエッチングガスを用い、レジストパターンを介してプラズマエッチングを行うことにより、コンタクトホールを形成する方法において、エッチングガスに窒素を添加してエッチングを行う第１エッチング工程を、前記絶縁膜のアルミニウム配線層の上側での厚さが最も薄い部分（最小膜厚部分）が、厚さ方向で全てエッチングされるまで行った後に、エッチングガスに窒素を添加しないでエッチングを行う第２エッチング工程を行い、その後に前記レジストパターンを除去することを特徴とするコンタクトホールの形成方法を提供する。
【０００８】
本発明の方法において、第１エッチング工程の処理時間は、前記絶縁膜の最小膜厚部分が厚さ方向で全てエッチングされる時間と実質的に等しい時間である。
本発明の方法で使用するエッチングガスとしては、フッ化炭素系ガスを含むガスが挙げられる。
本発明の方法で使用するアルミニウム配線層としては、銅（Ｃｕ）および／または珪素（Ｓｉ）を含有するアルミニウム合金からなるアルミニウム合金層が挙げられる。
【０００９】
エッチングガスに窒素を添加して行うエッチングを、エッチング深さがアルミニウム配線層の面に到達した後も続けると、コンタクトホールの底面となるアルミニウム配線層の面にＡｌＮが形成される。これに対して、エッチングガスに窒素を添加しないで行うエッチングでは、このようなＡｌＮの形成は生じないと推定される。そして、このＡｌＮの存在が原因となって、エッチングガスに窒素を添加するエッチング法でコンタクトホールが形成された場合には、エッチングガスに窒素を添加しないエッチング法でコンタクトホールが形成された場合よりも、得られる多層配線構造の半導体装置の配線抵抗が高くなると考えられる。
【００１０】
したがって、配線抵抗を小さくするためには、エッチングガスに窒素を添加しないエッチング法で、コンタクトホールを形成することが好ましい。しかしながら、このエッチング法では、レジストの後退を防止する作用と、コンタクトホール側壁へのポリマー形成の抑制効果が得られなくなる。その結果、コンタクトホールが設定値よりも大きく形成されるとともに、前記ポリマーの影響で配線抵抗が高くなるという問題点が生じる。
【００１１】
これに対して、本発明の方法では、エッチングガスに窒素を添加するエッチング（第１エッチング工程）を所定時間行った後に、エッチングガスに窒素を添加しないエッチング（第２エッチング工程）を行う。そのため、エッチング開始から所定時間経過するまでは、前述のレジスト後退とポリマー形成を防止する作用が得られ、所定時間経過後は前述のＡｌＮ形成を防止する作用が得られる。
【００１２】
したがって、第１エッチング工程の処理時間を、絶縁膜のアルミニウム配線層の上側での厚さに応じて適宜設定すれば、ＡｌＮ形成を抑制しながら、前述のレジスト後退とポリマー形成を小さく抑えることができる。
【００１３】
そして、第１エッチング工程の処理時間を、アルミニウム配線層上の絶縁膜の最小膜厚部分が厚さ方向で全てエッチングされる時間と、実質的に等しい時間とすることで、この第１エッチング工程は、前記絶縁膜の最小膜厚部分でのエッチング深さがアルミニウム配線層の面に到達した時点で、実質的に終了する。これにより、ＡｌＮ形成はほぼ完全に防止される。
【００１４】
その結果、コンタクトホールが設定値より大きく形成されることが防止されるとともに、得られる多層配線構造の半導体装置の配線抵抗は低く抑えられ、同一ロット内での配線抵抗のバラツキも低減される。
【００１５】
［発明を実施するための最良の形態］
以下、本発明の実施形態について説明する。
ここでは、図１に示す配線構造の半導体装置を作製する際に、本発明のコンタクトホールの形成方法を適用した例について述べる。この半導体装置は、アルミニウム配線層を３層有する、多層配線構造の半導体装置である。
【００１６】
この実施形態では、図１の半導体装置の第１配線層１と第２配線層２との間の絶縁膜３に対するコンタクトホール３１の形成と、第２配線層２と第３配線層４との間の絶縁膜５に対するコンタクトホール５１の形成に際し、レジストパターンを介したドライエッチングを以下のようにして行う。
【００１７】
先ず、第１エッチング工程として、エッチングチャンバ内に、エッチングガスとして供給されるＣＦ4 ガスとＣＨＦ3 ガスに加えて、ＡｒガスとＮ2 ガスも同時に供給して、プラズマエッチングを行う。次に、第２エッチング工程として、エッチングチャンバ内に、エッチングガスとして供給されるＣＦ4 ガスとＣＨＦ3 ガスに加えて、Ａｒガスのみを同時に供給して、プラズマエッチングを行う。
【００１８】
これ以外の工程に関しては、従来より公知の方法を採用できる。
実際に、図１の配線構造を有する半導体装置を、配線抵抗測定用のＴＥＧ（Test Element Group）として作製した。この半導体装置において、第１配線層１と第２配線層２、第２配線層２と第３配線層４は、それぞれ多数のタングステンプラグ８により接続されている。
【００１９】
第１〜第３の各配線層１，２，４は、アルミニウム合金膜（Ｓｉ含有率：１ｗｔ％、Ｃｕ含有率：０．５ｗｔ％）に対して、レジストパターンを介したドライエッチングを施すことにより形成されている。アルミニウム合金膜の膜厚は、第１および第２配線層１，２で４０００Å、第３配線層４で７０００Åとした。
【００２０】
絶縁膜３，５としては、ＣＶＤ法によりシリコン酸化膜を形成し、その表面を機械的な平坦化方法であるＣＭＰ法により平坦にした。また、絶縁膜３，５の膜厚は、下側の配線層の上部で１００００〜１５０００Åとなるように形成した。なお、絶縁膜３，５としては、ＣＶＤ法とスピンオングラス法との併用で、表面が平坦になるようにシリコン酸化膜を形成してもよい。
【００２１】
これらの絶縁膜３，５に対して、レジストパターンを介したドライエッチングを、以下の条件で行うことにより、コンタクトホール３１，５１を形成した。
【００２２】
＜エッチング条件＞
エッチング装置：アプライドマテリアルジャパン製のプラズマエッチング装置「Ｐ−５０００ＭｘＰ＋」
チャンバ内の圧力：２００ｍTorr
高周波パワー：７００Ｗ
磁場：３０Gaus
チャンバ内上部の温度：４０℃
チャンバ内下部の温度：４０℃
冷却用ヘリウムの圧力：１４Torr
エッチングチャンバ内へのガスの供給量：
Ａｒ；２００sccm
ＣＦ4 ；３０sccm
ＣＨＦ3 ；３０sccm
Ｎ2 ；第１エッチング工程では１０sccm
第２エッチング工程では０（供給しない）
【００２３】
第１エッチング工程の処理時間：１２５秒間（絶縁膜３，５が 10000Åエッチングされる時間に相当）
第２エッチング工程の処理時間：１６５秒間（絶縁膜３，５が 13000Åエッチングされる時間に相当）
【００２４】
その後、絶縁膜３，５上に残存するレジストをプラズマアッシング法で除去した後、このウエハを有機洗浄液で洗浄した。次に、コンタクトホール３１，５１の壁面および底面を含むウエハ全面に、スパッタリング法によりチタン膜６を３００Åの膜厚で形成した。その後、このチタン膜６の上に、窒化チタン膜７を１０００Åの膜厚で形成した。
【００２５】
窒化チタン膜７の上には、ＷＦ6 とＨ2 とＳｉＨ4 を主たる原料ガスとしたＣＶＤ法により、タングステン膜を６０００Åで形成した。これにより、コンタクトホール３１，５１内と絶縁膜３，５上に、チタン膜６および窒化チタン膜７を介してタングステンが堆積される。その後、ＳＦ6 とＡｒとを主たるエッチングガスとする反応性イオンエッチングで、このタングステン膜をエッチバックした。これにより、コンタクトホール３１，５１内にのみタングステンが埋め込まれて、タングステンプラグ８が形成される。その後、スパッタリング法によりチタン膜９を２００Åの膜厚で形成した。
【００２６】
このようにして作製された半導体装置、すなわち、本発明の実施例に相当する方法でコンタクトホールが形成された半導体装置について、第２配線層２と第３配線層４とこれらを接続する多数のタングステンプラグ８とで構成されるＴＥＧのチェーン（アッパーチェーン）に一定電流を流し、このアッパーチェーンに生じる電圧を測定した。この測定は、１ロットの半導体装置全てに対して行った。その結果を図２のグラフに示す。この電圧測定値が高いほど配線抵抗が高いことを意味する。
【００２７】
また、上記実施例に対する比較例１および２として、コンタクトホール３１，５１の形成方法のみを変え、それ以外の点は全て同じ方法により同じ構造の半導体装置を作製した。
【００２８】
比較例１では、絶縁膜３，５のエッチング時に、エッチングチャンバ内にＣＦ4 ガスとＣＨＦ3 ガスとＡｒガスとＮ2 ガスを供給して、２５０秒間プラズマエッチングを行うことにより、コンタクトホール３１，５１を形成した。このエッチング時間は、絶縁膜３，５が１９０００Åエッチングされる時間に相当する。エッチングチャンバ内へのガスの供給量は、
Ａｒ；２００sccm
ＣＦ4 ；３０sccm
ＣＨＦ3 ；３０sccm
Ｎ2 ；１０sccm
とした。これ以外のエッチング条件は上記実施例と同じにした。
【００２９】
比較例２では、絶縁膜３，５のエッチング時に、エッチングチャンバ内にＣＦ4 ガスとＣＨＦ3 ガスとＡｒガスを供給して、２９０秒間プラズマエッチングを行うことにより、コンタクトホール３１，５１を形成した。このエッチング時間は、絶縁膜３，５が２３０００Åエッチングされる時間に相当する。エッチングチャンバ内へのガスの供給量は、
Ａｒ；２００sccm
ＣＦ4 ；３０sccm
ＣＨＦ3 ；３０sccm
とした。これ以外のエッチング条件は上記実施例と同じにした。
【００３０】
比較例１および２に関しても、作製された半導体装置の１ロット全てに関し、アッパーチェーンに一定電流を流して生じる電圧を測定した。その結果を、比較例１については図３のグラフに、比較例２については図４のグラフに示す。
【００３１】
比較例１では、図３に示すように、電圧測定値が０．０２〜０．１３Ｖとなったサンプルが１〜１０ケずつ有り、０．２Ｖ以上のサンプルも有った。この結果から、コンタクトホール３１，５１形成のためのエッチングを、エッチングガス（ＣＦ4 とＣＨＦ3 ）にＡｒだけでなくＮ2 も添加したプラズマエッチング法だけで行うと、１ロット内での配線抵抗に大きなバラツキが生じることが分かる。
【００３２】
比較例２では、図４に示すように、全てのサンプルで電圧測定値が０．０２５Ｖ以下となっており、比較例１よりも、配線抵抗が低いとともに、１ロット内での配線抵抗のバラツキが小さいことが分かる。しかしながら、比較例２の方法で形成されたコンタクトホール３１，５１の形状をＳＥＭ（走査型電子顕微鏡）で調べたところ、直径が設定値より大きく形成されていることが分かった。
【００３３】
これに対して、前述の実施例では、図２に示すように、全てのサンプルで電圧測定値が０．０５Ｖ以下となっており、比較例１よりも、配線抵抗が低いとともに、１ロット内での配線抵抗のバラツキが小さいことが分かる。また、実施例の方法で形成されたコンタクトホール３１，５１の形状をＳＥＭ（走査型電子顕微鏡）で調べたところ、直径はほぼ設定値通りに形成されていることが分かった。
【００３４】
以上のように、この実施例では、コンタクトホール３１，５１形成時のエッチング方法として、先ず、エッチングチャンバ内にエッチングガス（ＣＦ4 とＣＨＦ3 ）に加えてＡｒとＮ2 を供給しながらプラズマエッチングを行った。このエッチングの処理時間を、絶縁膜３，５のアルミニウム配線層の上側での厚さが最も薄い部分（厚さ１００００Åの部分）が、厚さ方向で全てエッチングされる時間とした。その後に、Ｎ2 を供給しないでプラズマエッチングを行った。
【００３５】
これにより、コンタクトホールが設定値より大きく形成されることが防止されるとともに、得られる多層配線構造の半導体装置の配線抵抗は低く抑えられ、同一ロット内での配線抵抗のバラツキも低減された。
【００３６】
［産業上の利用可能性］
以上説明したように、本発明の方法によれば、コンタクトホールの底面へのＡｌＮ形成が抑制され、レジストの後退が防止され、コンタクトホール側壁へのポリマー形成が防止される。その結果、コンタクトホールが設定値より大きく形成されることを防止しながら、多層配線構造の半導体装置の配線抵抗を低く抑え、同一ロット内での配線抵抗のバラツキを低減することができる。
【図面の簡単な説明】
図１は、本発明の実施形態の方法を説明するための図であって、多層配線構造の半導体装置を示す断面図である。
図２は、本発明の実施例に相当する方法でコンタクトホールが形成された半導体装置について、配線抵抗を調べるための試験結果を示す図であって、電圧測定値の１ロット内での分布を示すグラフである。
図３は、本発明の比較例（比較例１）に相当する方法でコンタクトホールが形成された半導体装置について、配線抵抗を調べるための試験結果を示す図であって、電圧測定値の１ロット内での分布を示すグラフである。
図４は、本発明の比較例（比較例２）に相当する方法でコンタクトホールが形成された半導体装置について、配線抵抗を調べるための試験結果を示す図であって、電圧測定値の１ロット内での分布を示すグラフである。
［技術分野］
本発明は、半導体装置製造の一工程として行われるコンタクトホール形成に関する。
【０００２】
［背景技術］
多層配線構造の半導体装置を製造する際には、上下の配線層同士を接続するために、層間絶縁膜にコンタクトホールを形成することが行われる。従来のコンタクトホールの形成工程は、例えば以下のようにして行われている。
先ず、下側のアルミウム配線層の上に、絶縁膜としてシリコン酸化膜を形成する。次に、このシリコン酸化膜の上にレジスト膜を形成する。このレジスト膜に対して、フォトリソグラフィ技術でコンタクトホール用のマスクパターンを転写することにより、レジストパターンを形成する。次に、このレジストパターンを介して、前記シリコン酸化膜に対するドライエッチングを行う。
【０００３】
このドライエッチングのエッチングガスとしては、例えばＣＦ4 とＣＨＦ3 との混合ガスが使用されている。また、エッチング中のチャンバ内には、エッチングガスに加えて、次の目的でＡｒガスとＮ2 ガスを供給している。Ａｒガスは、エッチングガス（ＣＦ4 とＣＨＦ3 ）の希釈のために添加されている。
【０００４】
窒素を添加する目的は大きく二つあり、その一つは、エッチング中にレジストの後退（レジストパターンのコンタクトホール周縁部分が削られること）が生じることの防止である。もう一つは、エッチング中にコンタクトホールの側壁に、配線抵抗が高くなる原因となるポリマーが形成されることを抑制し、ポリマーが形成された場合でも有機洗浄液等によって除去し易い状態にすることである。
【０００５】
このようにしてコンタクトホールを形成した後、上下の配線層を接続する導電体をコンタクトホール内へ堆積すること（例えば、タングステンプラグの形成）と、上側のアルミニウム配線層の形成とを行う。
しかしながら、上記従来技術で得られた多層配線構造の半導体装置には、配線抵抗が高い傾向にあるとともに、同一ロット内で配線抵抗にバラツキが生じるという問題点がある。
【０００６】
本発明は、このような従来技術の問題点に着目してなされたものであり、少なくとも下側配線層がアルミニウム配線層である多層配線構造の半導体装置において、配線抵抗を低く抑えることと、配線抵抗の同一ロット内でのばらつきを小さくすることを課題とする。
【０００７】
［発明の開示］
上記課題を解決するために、本発明は、アルミニウム配線層の直上に絶縁膜を形成し、この絶縁膜に対して、所定のエッチングガスを用い、レジストパターンを介してプラズマエッチングを行うことにより、コンタクトホールを形成する方法において、エッチングガスに窒素を添加してエッチングを行う第１エッチング工程を、前記絶縁膜のアルミニウム配線層の上側での厚さが最も薄い部分（最小膜厚部分）が、厚さ方向で全てエッチングされるまで行った後に、エッチングガスに窒素を添加しないでエッチングを行う第２エッチング工程を行い、その後に前記レジストパターンを除去することを特徴とするコンタクトホールの形成方法を提供する。
【０００８】
本発明の方法において、第１エッチング工程の処理時間は、前記絶縁膜の最小膜厚部分が厚さ方向で全てエッチングされる時間と実質的に等しい時間である。
本発明の方法で使用するエッチングガスとしては、フッ化炭素系ガスを含むガスが挙げられる。
本発明の方法で使用するアルミニウム配線層としては、銅（Ｃｕ）および／または珪素（Ｓｉ）を含有するアルミニウム合金からなるアルミニウム合金層が挙げられる。
【０００９】
エッチングガスに窒素を添加して行うエッチングを、エッチング深さがアルミニウム配線層の面に到達した後も続けると、コンタクトホールの底面となるアルミニウム配線層の面にＡｌＮが形成される。これに対して、エッチングガスに窒素を添加しないで行うエッチングでは、このようなＡｌＮの形成は生じないと推定される。そして、このＡｌＮの存在が原因となって、エッチングガスに窒素を添加するエッチング法でコンタクトホールが形成された場合には、エッチングガスに窒素を添加しないエッチング法でコンタクトホールが形成された場合よりも、得られる多層配線構造の半導体装置の配線抵抗が高くなると考えられる。
【００１０】
したがって、配線抵抗を小さくするためには、エッチングガスに窒素を添加しないエッチング法で、コンタクトホールを形成することが好ましい。しかしながら、このエッチング法では、レジストの後退を防止する作用と、コンタクトホール側壁へのポリマー形成の抑制効果が得られなくなる。その結果、コンタクトホールが設定値よりも大きく形成されるとともに、前記ポリマーの影響で配線抵抗が高くなるという問題点が生じる。
【００１１】
これに対して、本発明の方法では、エッチングガスに窒素を添加するエッチング（第１エッチング工程）を所定時間行った後に、エッチングガスに窒素を添加しないエッチング（第２エッチング工程）を行う。そのため、エッチング開始から所定時間経過するまでは、前述のレジスト後退とポリマー形成を防止する作用が得られ、所定時間経過後は前述のＡｌＮ形成を防止する作用が得られる。
【００１２】
したがって、第１エッチング工程の処理時間を、絶縁膜のアルミニウム配線層の上側での厚さに応じて適宜設定すれば、ＡｌＮ形成を抑制しながら、前述のレジスト後退とポリマー形成を小さく抑えることができる。
【００１３】
そして、第１エッチング工程の処理時間を、アルミニウム配線層上の絶縁膜の最小膜厚部分が厚さ方向で全てエッチングされる時間と、実質的に等しい時間とすることで、この第１エッチング工程は、前記絶縁膜の最小膜厚部分でのエッチング深さがアルミニウム配線層の面に到達した時点で、実質的に終了する。これにより、ＡｌＮ形成はほぼ完全に防止される。
【００１４】
その結果、コンタクトホールが設定値より大きく形成されることが防止されるとともに、得られる多層配線構造の半導体装置の配線抵抗は低く抑えられ、同一ロット内での配線抵抗のバラツキも低減される。
【００１５】
［発明を実施するための最良の形態］
以下、本発明の実施形態について説明する。
ここでは、図１に示す配線構造の半導体装置を作製する際に、本発明のコンタクトホールの形成方法を適用した例について述べる。この半導体装置は、アルミニウム配線層を３層有する、多層配線構造の半導体装置である。
【００１６】
この実施形態では、図１の半導体装置の第１配線層１と第２配線層２との間の絶縁膜３に対するコンタクトホール３１の形成と、第２配線層２と第３配線層４との間の絶縁膜５に対するコンタクトホール５１の形成に際し、レジストパターンを介したドライエッチングを以下のようにして行う。
【００１７】
先ず、第１エッチング工程として、エッチングチャンバ内に、エッチングガスとして供給されるＣＦ4 ガスとＣＨＦ3 ガスに加えて、ＡｒガスとＮ2 ガスも同時に供給して、プラズマエッチングを行う。次に、第２エッチング工程として、エッチングチャンバ内に、エッチングガスとして供給されるＣＦ4 ガスとＣＨＦ3 ガスに加えて、Ａｒガスのみを同時に供給して、プラズマエッチングを行う。
【００１８】
これ以外の工程に関しては、従来より公知の方法を採用できる。
実際に、図１の配線構造を有する半導体装置を、配線抵抗測定用のＴＥＧ（Test Element Group）として作製した。この半導体装置において、第１配線層１と第２配線層２、第２配線層２と第３配線層４は、それぞれ多数のタングステンプラグ８により接続されている。
【００１９】
第１〜第３の各配線層１，２，４は、アルミニウム合金膜（Ｓｉ含有率：１ｗｔ％、Ｃｕ含有率：０．５ｗｔ％）に対して、レジストパターンを介したドライエッチングを施すことにより形成されている。アルミニウム合金膜の膜厚は、第１および第２配線層１，２で４０００Å、第３配線層４で７０００Åとした。
【００２０】
絶縁膜３，５としては、ＣＶＤ法によりシリコン酸化膜を形成し、その表面を機械的な平坦化方法であるＣＭＰ法により平坦にした。また、絶縁膜３，５の膜厚は、下側の配線層の上部で１００００〜１５０００Åとなるように形成した。なお、絶縁膜３，５としては、ＣＶＤ法とスピンオングラス法との併用で、表面が平坦になるようにシリコン酸化膜を形成してもよい。
【００２１】
これらの絶縁膜３，５に対して、レジストパターンを介したドライエッチングを、以下の条件で行うことにより、コンタクトホール３１，５１を形成した。
【００２２】
＜エッチング条件＞
エッチング装置：アプライドマテリアルジャパン製のプラズマエッチング装置「Ｐ−５０００ＭｘＰ＋」
チャンバ内の圧力：２００ｍTorr
高周波パワー：７００Ｗ
磁場：３０Gaus
チャンバ内上部の温度：４０℃
チャンバ内下部の温度：４０℃
冷却用ヘリウムの圧力：１４Torr
エッチングチャンバ内へのガスの供給量：
Ａｒ；２００sccm
ＣＦ4 ；３０sccm
ＣＨＦ3 ；３０sccm
Ｎ2 ；第１エッチング工程では１０sccm
第２エッチング工程では０（供給しない）
【００２３】
第１エッチング工程の処理時間：１２５秒間（絶縁膜３，５が 10000Åエッチングされる時間に相当）
第２エッチング工程の処理時間：１６５秒間（絶縁膜３，５が 13000Åエッチングされる時間に相当）
【００２４】
その後、絶縁膜３，５上に残存するレジストをプラズマアッシング法で除去した後、このウエハを有機洗浄液で洗浄した。次に、コンタクトホール３１，５１の壁面および底面を含むウエハ全面に、スパッタリング法によりチタン膜６を３００Åの膜厚で形成した。その後、このチタン膜６の上に、窒化チタン膜７を１０００Åの膜厚で形成した。
【００２５】
窒化チタン膜７の上には、ＷＦ6 とＨ2 とＳｉＨ4 を主たる原料ガスとしたＣＶＤ法により、タングステン膜を６０００Åで形成した。これにより、コンタクトホール３１，５１内と絶縁膜３，５上に、チタン膜６および窒化チタン膜７を介してタングステンが堆積される。その後、ＳＦ6 とＡｒとを主たるエッチングガスとする反応性イオンエッチングで、このタングステン膜をエッチバックした。これにより、コンタクトホール３１，５１内にのみタングステンが埋め込まれて、タングステンプラグ８が形成される。その後、スパッタリング法によりチタン膜９を２００Åの膜厚で形成した。
【００２６】
このようにして作製された半導体装置、すなわち、本発明の実施例に相当する方法でコンタクトホールが形成された半導体装置について、第２配線層２と第３配線層４とこれらを接続する多数のタングステンプラグ８とで構成されるＴＥＧのチェーン（アッパーチェーン）に一定電流を流し、このアッパーチェーンに生じる電圧を測定した。この測定は、１ロットの半導体装置全てに対して行った。その結果を図２のグラフに示す。この電圧測定値が高いほど配線抵抗が高いことを意味する。
【００２７】
また、上記実施例に対する比較例１および２として、コンタクトホール３１，５１の形成方法のみを変え、それ以外の点は全て同じ方法により同じ構造の半導体装置を作製した。
【００２８】
比較例１では、絶縁膜３，５のエッチング時に、エッチングチャンバ内にＣＦ4 ガスとＣＨＦ3 ガスとＡｒガスとＮ2 ガスを供給して、２５０秒間プラズマエッチングを行うことにより、コンタクトホール３１，５１を形成した。このエッチング時間は、絶縁膜３，５が１９０００Åエッチングされる時間に相当する。エッチングチャンバ内へのガスの供給量は、
Ａｒ；２００sccm
ＣＦ4 ；３０sccm
ＣＨＦ3 ；３０sccm
Ｎ2 ；１０sccm
とした。これ以外のエッチング条件は上記実施例と同じにした。
【００２９】
比較例２では、絶縁膜３，５のエッチング時に、エッチングチャンバ内にＣＦ4 ガスとＣＨＦ3 ガスとＡｒガスを供給して、２９０秒間プラズマエッチングを行うことにより、コンタクトホール３１，５１を形成した。このエッチング時間は、絶縁膜３，５が２３０００Åエッチングされる時間に相当する。エッチングチャンバ内へのガスの供給量は、
Ａｒ；２００sccm
ＣＦ4 ；３０sccm
ＣＨＦ3 ；３０sccm
とした。これ以外のエッチング条件は上記実施例と同じにした。
【００３０】
比較例１および２に関しても、作製された半導体装置の１ロット全てに関し、アッパーチェーンに一定電流を流して生じる電圧を測定した。その結果を、比較例１については図３のグラフに、比較例２については図４のグラフに示す。
【００３１】
比較例１では、図３に示すように、電圧測定値が０．０２〜０．１３Ｖとなったサンプルが１〜１０ケずつ有り、０．２Ｖ以上のサンプルも有った。この結果から、コンタクトホール３１，５１形成のためのエッチングを、エッチングガス（ＣＦ4 とＣＨＦ3 ）にＡｒだけでなくＮ2 も添加したプラズマエッチング法だけで行うと、１ロット内での配線抵抗に大きなバラツキが生じることが分かる。
【００３２】
比較例２では、図４に示すように、全てのサンプルで電圧測定値が０．０２５Ｖ以下となっており、比較例１よりも、配線抵抗が低いとともに、１ロット内での配線抵抗のバラツキが小さいことが分かる。しかしながら、比較例２の方法で形成されたコンタクトホール３１，５１の形状をＳＥＭ（走査型電子顕微鏡）で調べたところ、直径が設定値より大きく形成されていることが分かった。
【００３３】
これに対して、前述の実施例では、図２に示すように、全てのサンプルで電圧測定値が０．０５Ｖ以下となっており、比較例１よりも、配線抵抗が低いとともに、１ロット内での配線抵抗のバラツキが小さいことが分かる。また、実施例の方法で形成されたコンタクトホール３１，５１の形状をＳＥＭ（走査型電子顕微鏡）で調べたところ、直径はほぼ設定値通りに形成されていることが分かった。
【００３４】
以上のように、この実施例では、コンタクトホール３１，５１形成時のエッチング方法として、先ず、エッチングチャンバ内にエッチングガス（ＣＦ4 とＣＨＦ3 ）に加えてＡｒとＮ2 を供給しながらプラズマエッチングを行った。このエッチングの処理時間を、絶縁膜３，５のアルミニウム配線層の上側での厚さが最も薄い部分（厚さ１００００Åの部分）が、厚さ方向で全てエッチングされる時間とした。その後に、Ｎ2 を供給しないでプラズマエッチングを行った。
【００３５】
これにより、コンタクトホールが設定値より大きく形成されることが防止されるとともに、得られる多層配線構造の半導体装置の配線抵抗は低く抑えられ、同一ロット内での配線抵抗のバラツキも低減された。
【００３６】
［産業上の利用可能性］
以上説明したように、本発明の方法によれば、コンタクトホールの底面へのＡｌＮ形成が抑制され、レジストの後退が防止され、コンタクトホール側壁へのポリマー形成が防止される。その結果、コンタクトホールが設定値より大きく形成されることを防止しながら、多層配線構造の半導体装置の配線抵抗を低く抑え、同一ロット内での配線抵抗のバラツキを低減することができる。
【図面の簡単な説明】
図１は、本発明の実施形態の方法を説明するための図であって、多層配線構造の半導体装置を示す断面図である。
図２は、本発明の実施例に相当する方法でコンタクトホールが形成された半導体装置について、配線抵抗を調べるための試験結果を示す図であって、電圧測定値の１ロット内での分布を示すグラフである。
図３は、本発明の比較例（比較例１）に相当する方法でコンタクトホールが形成された半導体装置について、配線抵抗を調べるための試験結果を示す図であって、電圧測定値の１ロット内での分布を示すグラフである。
図４は、本発明の比較例（比較例２）に相当する方法でコンタクトホールが形成された半導体装置について、配線抵抗を調べるための試験結果を示す図であって、電圧測定値の１ロット内での分布を示すグラフである。
Claims (3)
- アルミニウム配線層の直上に絶縁膜を形成し、この絶縁膜に対して、所定のエッチングガスを用い、レジストパターンを介してプラズマエッチングを行うことにより、コンタクトホールを形成する方法において、
エッチングガスに窒素を添加してエッチングを行う第１エッチング工程を、前記絶縁膜のアルミニウム配線層の上側での厚さが最も薄い部分が、厚さ方向で全てエッチングされるまで行った後に、
エッチングガスに窒素を添加しないでエッチングを行う第２エッチング工程を行い、
その後に前記レジストパターンを除去することを特徴とするコンタクトホールの形成方法。 - 前記エッチングガスはフッ化炭素系ガスを含む請求項１記載のコンタクトホールの形成方法。
- 前記アルミニウム配線層は、銅（Ｃｕ）および／または珪素（Ｓｉ）を含有するアルミニウム合金からなる請求項１記載のコンタクトホールの形成方法。
Applications Claiming Priority (2)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP37301298 | 1998-12-28 | ||
| PCT/JP1999/007401 WO2000039845A1 (en) | 1998-12-28 | 1999-12-28 | Method for forming contact hole |
Publications (1)
| Publication Number | Publication Date |
|---|---|
| JP3781175B2 true JP3781175B2 (ja) | 2006-05-31 |
Family
ID=18501427
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000591658A Expired - Fee Related JP3781175B2 (ja) | 1998-12-28 | 1999-12-28 | コンタクトホールの形成方法 |
Country Status (5)
| Country | Link |
|---|---|
| US (1) | US6531067B1 (ja) |
| JP (1) | JP3781175B2 (ja) |
| KR (1) | KR100372996B1 (ja) |
| TW (1) | TW434816B (ja) |
| WO (1) | WO2000039845A1 (ja) |
Families Citing this family (12)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP4889943B2 (ja) * | 2003-12-25 | 2012-03-07 | 株式会社半導体エネルギー研究所 | 半導体装置の作製方法 |
| US7429536B2 (en) * | 2005-05-23 | 2008-09-30 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| US7829262B2 (en) * | 2005-08-31 | 2010-11-09 | Micron Technology, Inc. | Method of forming pitch multipled contacts |
| US7759197B2 (en) | 2005-09-01 | 2010-07-20 | Micron Technology, Inc. | Method of forming isolated features using pitch multiplication |
| US7572572B2 (en) * | 2005-09-01 | 2009-08-11 | Micron Technology, Inc. | Methods for forming arrays of small, closely spaced features |
| US8003310B2 (en) * | 2006-04-24 | 2011-08-23 | Micron Technology, Inc. | Masking techniques and templates for dense semiconductor fabrication |
| US7795149B2 (en) | 2006-06-01 | 2010-09-14 | Micron Technology, Inc. | Masking techniques and contact imprint reticles for dense semiconductor fabrication |
| JP5062558B2 (ja) | 2006-07-25 | 2012-10-31 | Ｎｌｔテクノロジー株式会社 | アクティブマトリクス基板の製造方法 |
| US7923373B2 (en) | 2007-06-04 | 2011-04-12 | Micron Technology, Inc. | Pitch multiplication using self-assembling materials |
| US7737039B2 (en) * | 2007-11-01 | 2010-06-15 | Micron Technology, Inc. | Spacer process for on pitch contacts and related structures |
| JP2013026265A (ja) * | 2011-07-15 | 2013-02-04 | Sony Corp | プラズマ処理方法、プラズマ処理装置、及び、半導体装置の製造方法 |
| US9437449B2 (en) * | 2012-12-31 | 2016-09-06 | Texas Instruments Incorporated | Uniform, damage free nitride etch |
Family Cites Families (11)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| US5254213A (en) | 1989-10-25 | 1993-10-19 | Matsushita Electric Industrial Co., Ltd. | Method of forming contact windows |
| JPH0423322A (ja) * | 1990-05-14 | 1992-01-27 | Fujitsu Ltd | 半導体装置の製造方法 |
| US5176790A (en) * | 1991-09-25 | 1993-01-05 | Applied Materials, Inc. | Process for forming a via in an integrated circuit structure by etching through an insulation layer while inhibiting sputtering of underlying metal |
| US5284549A (en) * | 1992-01-02 | 1994-02-08 | International Business Machines Corporation | Selective fluorocarbon-based RIE process utilizing a nitrogen additive |
| JPH08288255A (ja) * | 1995-04-12 | 1996-11-01 | Fujitsu Ltd | 半導体装置の製造方法 |
| JP2924723B2 (ja) * | 1995-08-16 | 1999-07-26 | 日本電気株式会社 | ドライエッチング方法 |
| US5882489A (en) * | 1996-04-26 | 1999-03-16 | Ulvac Technologies, Inc. | Processes for cleaning and stripping photoresist from surfaces of semiconductor wafers |
| US6124212A (en) * | 1997-10-08 | 2000-09-26 | Taiwan Semiconductor Manufacturing Co. | High density plasma (HDP) etch method for suppressing micro-loading effects when etching polysilicon layers |
| US6117786A (en) * | 1998-05-05 | 2000-09-12 | Lam Research Corporation | Method for etching silicon dioxide using fluorocarbon gas chemistry |
| US6297163B1 (en) * | 1998-09-30 | 2001-10-02 | Lam Research Corporation | Method of plasma etching dielectric materials |
| US6255226B1 (en) * | 1998-12-01 | 2001-07-03 | Philips Semiconductor, Inc. | Optimized metal etch process to enable the use of aluminum plugs |
-
1999
- 1999-12-28 WO PCT/JP1999/007401 patent/WO2000039845A1/ja active IP Right Grant
- 1999-12-28 KR KR10-2000-7009508A patent/KR100372996B1/ko not_active IP Right Cessation
- 1999-12-28 US US09/623,026 patent/US6531067B1/en not_active Expired - Lifetime
- 1999-12-28 JP JP2000591658A patent/JP3781175B2/ja not_active Expired - Fee Related
- 1999-12-28 TW TW088123143A patent/TW434816B/zh not_active IP Right Cessation
Also Published As
| Publication number | Publication date |
|---|---|
| TW434816B (en) | 2001-05-16 |
| WO2000039845A1 (en) | 2000-07-06 |
| KR20010041383A (ko) | 2001-05-15 |
| US6531067B1 (en) | 2003-03-11 |
| KR100372996B1 (ko) | 2003-02-25 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050315 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20050511 |
|
| A131 | Notification of reasons for refusal |
Free format text: JAPANESE INTERMEDIATE CODE: A131 Effective date: 20050816 |
|
| A521 | Written amendment |
Free format text: JAPANESE INTERMEDIATE CODE: A523 Effective date: 20051007 |
|
| TRDD | Decision of grant or rejection written | ||
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20060214 |
|
| A61 | First payment of annual fees (during grant procedure) |
Free format text: JAPANESE INTERMEDIATE CODE: A61 Effective date: 20060301 |
|
| R150 | Certificate of patent or registration of utility model |
Ref document number: 3781175 Country of ref document: JP Free format text: JAPANESE INTERMEDIATE CODE: R150 Free format text: JAPANESE INTERMEDIATE CODE: R150 |
|
| S111 | Request for change of ownership or part of ownership |
Free format text: JAPANESE INTERMEDIATE CODE: R313111 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090317 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| FPAY | Renewal fee payment (event date is renewal date of database) |
Free format text: PAYMENT UNTIL: 20090317 Year of fee payment: 3 |
|
| R360 | Written notification for declining of transfer of rights |
Free format text: JAPANESE INTERMEDIATE CODE: R360 |
|
| R371 | Transfer withdrawn |
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| FPAY | Renewal fee payment (event date is renewal date of database) |
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