JP4298975B2 - 半導体素子の製造方法 - Google Patents

半導体素子の製造方法 Download PDF

Info

Publication number
JP4298975B2
JP4298975B2 JP2002241106A JP2002241106A JP4298975B2 JP 4298975 B2 JP4298975 B2 JP 4298975B2 JP 2002241106 A JP2002241106 A JP 2002241106A JP 2002241106 A JP2002241106 A JP 2002241106A JP 4298975 B2 JP4298975 B2 JP 4298975B2
Authority
JP
Japan
Prior art keywords
sccm
photosensitive film
cleaning
gas
insulating film
Prior art date
Legal status (The legal status is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the status listed.)
Expired - Fee Related
Application number
JP2002241106A
Other languages
English (en)
Other versions
JP2003158181A (ja
Inventor
台 愚 鄭
Current Assignee (The listed assignees may be inaccurate. Google has not performed a legal analysis and makes no representation or warranty as to the accuracy of the list.)
SK Hynix Inc
Original Assignee
Hynix Semiconductor Inc
Priority date (The priority date is an assumption and is not a legal conclusion. Google has not performed a legal analysis and makes no representation as to the accuracy of the date listed.)
Filing date
Publication date
Application filed by Hynix Semiconductor Inc filed Critical Hynix Semiconductor Inc
Publication of JP2003158181A publication Critical patent/JP2003158181A/ja
Application granted granted Critical
Publication of JP4298975B2 publication Critical patent/JP4298975B2/ja
Anticipated expiration legal-status Critical
Expired - Fee Related legal-status Critical Current

Links

Images

Classifications

    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/302Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to change their surface-physical characteristics or shape, e.g. etching, polishing, cutting
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/02041Cleaning
    • H01L21/02057Cleaning during device manufacture
    • H01L21/0206Cleaning during device manufacture during, before or after processing of insulating layers
    • H01L21/02063Cleaning during device manufacture during, before or after processing of insulating layers the processing being the formation of vias or contact holes
    • GPHYSICS
    • G03PHOTOGRAPHY; CINEMATOGRAPHY; ANALOGOUS TECHNIQUES USING WAVES OTHER THAN OPTICAL WAVES; ELECTROGRAPHY; HOLOGRAPHY
    • G03FPHOTOMECHANICAL PRODUCTION OF TEXTURED OR PATTERNED SURFACES, e.g. FOR PRINTING, FOR PROCESSING OF SEMICONDUCTOR DEVICES; MATERIALS THEREFOR; ORIGINALS THEREFOR; APPARATUS SPECIALLY ADAPTED THEREFOR
    • G03F7/00Photomechanical, e.g. photolithographic, production of textured or patterned surfaces, e.g. printing surfaces; Materials therefor, e.g. comprising photoresists; Apparatus specially adapted therefor
    • G03F7/26Processing photosensitive materials; Apparatus therefor
    • G03F7/42Stripping or agents therefor
    • G03F7/427Stripping or agents therefor using plasma means only
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31105Etching inorganic layers
    • H01L21/31111Etching inorganic layers by chemical means
    • H01L21/31116Etching inorganic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/02Manufacture or treatment of semiconductor devices or of parts thereof
    • H01L21/04Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer
    • H01L21/18Manufacture or treatment of semiconductor devices or of parts thereof the devices having potential barriers, e.g. a PN junction, depletion layer or carrier concentration layer the devices having semiconductor bodies comprising elements of Group IV of the Periodic Table or AIIIBV compounds with or without impurities, e.g. doping materials
    • H01L21/30Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26
    • H01L21/31Treatment of semiconductor bodies using processes or apparatus not provided for in groups H01L21/20 - H01L21/26 to form insulating layers thereon, e.g. for masking or by using photolithographic techniques; After treatment of these layers; Selection of materials for these layers
    • H01L21/3105After-treatment
    • H01L21/311Etching the insulating layers by chemical or physical means
    • H01L21/31127Etching organic layers
    • H01L21/31133Etching organic layers by chemical means
    • H01L21/31138Etching organic layers by chemical means by dry-etching
    • HELECTRICITY
    • H01ELECTRIC ELEMENTS
    • H01LSEMICONDUCTOR DEVICES NOT COVERED BY CLASS H10
    • H01L21/00Processes or apparatus adapted for the manufacture or treatment of semiconductor or solid state devices or of parts thereof
    • H01L21/70Manufacture or treatment of devices consisting of a plurality of solid state components formed in or on a common substrate or of parts thereof; Manufacture of integrated circuit devices or of parts thereof
    • H01L21/71Manufacture of specific parts of devices defined in group H01L21/70
    • H01L21/768Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics
    • H01L21/76801Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing
    • H01L21/76802Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics
    • H01L21/76814Applying interconnections to be used for carrying current between separate components within a device comprising conductors and dielectrics characterised by the formation and the after-treatment of the dielectrics, e.g. smoothing by forming openings in dielectrics post-treatment or after-treatment, e.g. cleaning or removal of oxides on underlying conductors

Landscapes

  • Engineering & Computer Science (AREA)
  • Physics & Mathematics (AREA)
  • General Physics & Mathematics (AREA)
  • Condensed Matter Physics & Semiconductors (AREA)
  • Manufacturing & Machinery (AREA)
  • Computer Hardware Design (AREA)
  • Microelectronics & Electronic Packaging (AREA)
  • Power Engineering (AREA)
  • Chemical & Material Sciences (AREA)
  • Chemical Kinetics & Catalysis (AREA)
  • General Chemical & Material Sciences (AREA)
  • Inorganic Chemistry (AREA)
  • Plasma & Fusion (AREA)
  • Drying Of Semiconductors (AREA)
  • Internal Circuitry In Semiconductor Integrated Circuit Devices (AREA)
  • Cleaning Or Drying Semiconductors (AREA)
  • Electrodes Of Semiconductors (AREA)

Description

【0001】
【発明が属する技術分野】
本発明は、半導体素子の製造方法に関し、特に、半導体素子のビアコンタクトエッチング後の感光膜除去及び洗浄方法に関する。
【0002】
【従来の技術】
現在VLSI(Very Large Scale Integration)の高密度化、高性能化が進められており、多層金属配線技術の重要性が急速に高まっている。多層金属配線構造においては、金属配線層とそれを分離する層間絶縁膜が積層化されて形成されている。デバイスの高性能化のためには、配線構造におけるRC遅延要素の低減が要求されているため、金属配線では抵抗値の低減、すなわち固有抵抗値がアルミニウム(Al)よりも小さい銅(Cu)の使用が検討されており、層間絶縁膜では配線間及び層間容量低減のために、低誘電率(low−k)を有する絶縁膜が導入されようとしている。
一方、配線構造が微細化、多層配線化されることにより、配線間を電気的に接続するビアコンタクト孔も微細化されており、ビアコンタクトの抵抗も増大している。ビアコンタクト孔は、感光膜を塗布、現像するマスク工程を経た後、ビアコンタクトエッチングを施して形成する。
ところが、ビアコンタクトエッチングは、絶縁膜の下部層が金属という点で他のコンタクトエッチングとは差がある。すなわち、下部層が金属であるので、絶縁膜エッチング時に、金属が物理的にスパッタ(sputter)され、このスパッタされた金属原子がビアコンタクト孔の側壁及び底に付着して残留物を形成する。この場合、形成された側壁及び底の残留物には金属成分が多量含まれているので除去が困難である。
【0003】
図1は、従来の技術に係るビアコンタクトエッチング後の断面図である。
金属下部配線100上に層間絶縁膜105を形成し、ビアコンタクトエッチングのために感光膜パターンを形成する。前記感光膜パターン120をエッチングバリヤにして層間絶縁膜を選択的エッチングしてビアコンタクト孔を形成する。この時、感光膜パターン120はエッチング中に変形されなかった感光膜110と感光膜除去時に使用するフッ素系ガス等によって変形された感光膜115が形成される。また形成されたビアコンタクト孔底と側壁には、金属成分が多量含まれた残留物125が形成される。
したがってビアコンタクトエッチング後には、洗浄工程を実施して感光膜、残留物及び金属汚染を除去する。従来のビアコンタクトエッチング後の洗浄工程順は、感光膜除去、ACTを利用したウェット洗浄、金属蒸着前のスクラブ順に進行した。以下従来の感光膜除去及び洗浄方法について説明する。
【0004】
まず、ビアコンタクト孔エッチングバリヤに用いられた感光膜は、既に機能的には必要ないために除去する必要がある。大部分が有機物から構成された感光膜を除去するには、燃焼、すなわち酸素と反応させて除去する方法が一般的に利用されている。具体的には、酸素プラズマで感光膜を分解する。即ち、プラズマに励起された酸素原子が感光膜の炭素と反応して二酸化炭素(CO)ガスとなって感光膜を分解する。
しかし単純に感光膜といっても種類が多く、それぞれ高分子の材質が異なり、その化学構造も複雑であるので、実際に分解反応は単純でなく、また感光膜成分中にその酸化物が揮発性ではない物質を含む場合には、それがアッシング(ashing)中に酸化物となって滓になることもある。このように、イオンやエッチングガスによって変質された感光膜を完全に除去することは簡単ではなく、デバイスの集積度が高まることにより配線寸法が縮小されれば、若干の感光膜の残留が欠陥となって断線や短絡等の不良原因になって、収率低下の原因となる問題点がある。
【0005】
一方、感光膜除去時酸素ガスに添加されるガスが多数検討されているが、感光膜除去率(ashing rate)の向上、剥離性改善面でフッ素系反応ガスと水素系反応ガス、または水素を含む混合ガスなどがプロセスガスとして酸素ガスに添加されて用いられている。
【0006】
次に、感光膜除去後には、底と側壁に付着された残留物125を除去するために、ACTウェット洗浄とスクラブを行なう。しかし、近年ウェット洗浄は、ACT需給に問題があり、経済的な方法ではない。また低誘電率(low−k)絶縁膜に使用する場合、洗浄の際絶縁膜に衝撃(attack)を与えてビアコンタクト孔にボーイング(bowing)現象が発生する。これは、後続工程である金属蒸着後にステップカバレッジが悪くなり、収率が低下する問題点がある。
【0007】
【発明が解決しようとする課題】
そこで、本発明は、上記従来の技術の問題点に鑑みてなされたものであって、感光膜除去時にドライ洗浄を共に行なってビアコンタクト孔に形成された残留物を效果的に除去して、良好なコンタクト抵抗を示す感光膜除去及び洗浄方法を含む半導体素子の製造方法を提供することにその目的がある。
【0008】
【課題を解決するための手段】
前記目的を達成するための本発明の半導体素子の製造方法は、金属配線上に絶縁膜を形成するステップと、前記絶縁膜上に感光膜パターンを形成するステップと、前記絶縁膜をエッチングして前記金属配線の一部領域が露出された露出領域を形成するステップと、前記感光膜パターンを除去し洗浄する感光膜除去及び洗浄ステップとを含む半導体素子の製造方法において、前記感光膜除去及び洗浄ステップは、感光膜ストリップ装置で高周波(RF)電力とマイクロ波を利用してN 、H O、CF 、O 混合ガス雰囲気で前記露出領域の側壁に生成されたポリマーを除去する第1ステップと、前記感光膜ストリップ装置で第1ステップ後、マイクロ波を利用してN 、CF 、O 混合ガス雰囲気で前記感光膜パターンを除去する第2ステップと、前記感光膜ストリップ装置で第2ステップ後、マイクロ波を利用してN 、H O、CF 、O 混合ガス雰囲気で前記露出領域の底に生成された残留物を除去する第3ステップとを含む。
【0009】
本発明の感光膜除去及び洗浄ステップは、前記残留物を除去する第3ステップ後、超純水で洗浄する第4ステップをさらに含む
【0013】
第4ステップは、超純水(deionized water)を使用して洗浄するステップである。洗浄は、超純水(DI water)を使用して基板表面の化工薬品や微塵などがないようにするために、洗浄することをいう。
【0014】
前記露出領域は、ホール(hole)、ライン(line)またはバー(bar)などの種々の形状に露出される。露出領域エッチング後には、感光膜を除去しながら同時にドライ洗浄を行い、ACTのようなウェット溶媒(wet solvent)を使用しないので、経済的な工程であり、またコンタクト抵抗が小さく抑えられる。
【0015】
【発明の実施の形態】
以下、添付する図面を参照しながら本発明に係る好ましい一実施例を詳細に説明する。実施例はビアコンタクト孔形成時の感光膜除去及び洗浄工程である。
本実施例の実験に使用する感光膜ストリップ装置は、高周波(RF)とマイクロ波を両方使用することができる二重プラズマソース(dual plasmasource)方式であって、3kW、2.45GHzのマイクロ波とプレートに印加される500W、13.56MHzの高周波(RF)ソースを使用している。マイクロ波ダウンストリームプラズマ(Microwave Downstream Plasma)と高周波(RF)バイアスの混合使用は、感光膜除去率(ashing rates)と洗浄能力(clean capability)を向上させる。
【0016】
この工程で活性化されたフッ素とOH基を形成するために、マイクロ波ダウンストリームプラズマでHOガスとCFガスを使用する。CFのような、フッ素系ガス(Fluorine based gas)は、感光膜除去率(ashing rates)とエッチング後の残留物除去(post−etch residue removal)を向上させる。フッ素系ドライプラズマ洗浄(Fluorine based dry plasma cleans)後の超純水洗浄は、エッチング後の残留物除去に有用である。有機物質のフッ化(Fluorination)は、揮発性ラジカルを生成させ、揮発されない物質は、超純水に溶解されることになる。
【0017】
実験には、下部の金属配線のパターンをアルミニウムで形成し、層間絶縁膜として、SiONの1000Å蒸着/HSQ(Hydrogen Silsesquioxane)5000Å蒸着後、400℃で30分硬化(curing)実施/SRON(Silicon Rich Oxynitride)5000Åが蒸着された積層構造を使用した。
その他に、本発明における金属配線には、銅またはタングステンを使用することができ、層間絶縁膜には、SiON、SiOH、SiOC、SiOCH、PE−TEOS(Plasma Enhanced Tetra Ethyl Ortho Silicate)、SRON(Silicon Rich Oxynitride)、HDP(High Density Plasm)酸化膜、及び誘電率3.0以下の低誘電率絶縁膜の中から選択されたいずれか一つまたはこれらの組み合わせを使用することができる。低誘電率(low−k)絶縁膜は、銅配線とともに使用して、配線間寄生容量及び配線抵抗を減少し、デバイスの速度をより速くし、デバイスの相互干渉(crosstalk)を低減し得る方法として知られている。
低誘電率(low−k)絶縁膜は、現在多様に開発されており、大きくSiO系(Si−O系)とカーボン系(C系)ポリマーとに分けられる。SiO系は、FSG(Fluorine−doped Silicate Glass)、HSQ(Hydrogen Silsesquioxane)、無機SOG(Spin On Glass)、有機SOGなどがあり、カーボン系ポリマーは、Fを含有するか否かにより分類できる。
【0018】
前記層間絶縁膜を形成し、感光膜パターンを形成する工程を実施し、ビアエッチングをした後、次の表に示す工程条件によって感光膜除去及び洗浄工程を実施する。また、従来のACTによる洗浄工程後と本発明による洗浄工程後の電気的特性を比較する。
まず表1、表2のような条件下で感光膜除去及びドライ洗浄を実施し、各々残留物除去如何を検討する。そして、その後に工程条件を変化させて最適の感光膜除去及びドライ洗浄条件を探す。
なお、表1、表2のみならず、以後の表中で、第1ステップは前記第1ステップ、即ち、露出領域側壁のポリマーを除去するステップの工程条件を示し、以下同様に、表中の第2ステップは前記第2ステップの工程条件、表中の第3ステップは前記第3ステップの工程条件を示す。但し、表9及び表10は従来技術の条件を示すもので、この2表については、表中に記載ステップは本発明のステップと無関係である。また、各表の条件で実験を実施するのに用いたウエハ番号を表中に記載する。
【0019】
【表1】
Figure 0004298975
【0020】
【表2】
Figure 0004298975
表1と表2に示す条件下で、それぞれ、ウエハ番号WF#01、WF#02に対して第1、第2、第3ステップを実行した。表1および表2の条件で処理したウエハをSEM(Secondary Electron Microscope)で観察した結果を、それぞれ、図2及び図3に示す。図2、図3からわかるように、表1及び表2のいずれの条件で処理した場合も、感光膜除去後、或いは超純水(DI)洗浄後に於いても、全てビアコンタクト孔周辺で残留物がきれいに除去されなかったし、表1の条件下では、層間絶縁膜表面に損傷(attack)を受けたと判断される状態が見られる。
以後、各々の工程条件を変化させて、感光膜除去と洗浄の状態を評価して、最適の条件を探す。
【0021】
【表3】
Figure 0004298975
表3の条件は、第1ステップの高周波(RF)電力を450Wから100Wに減らした以外は表1と同様の条件である。表3の条件で処理したウエハのSEM写真を図4に示す。図4からわかるように、感光膜が完全に除去されなかった。これは、第1ステップにおいて感光膜の残留物を效果的に除去できなかった結果であると考えられる。
【0022】
【表4】
Figure 0004298975
表4の条件は、第1ステップのCFガスの流量(flow rate)を100sccmから50sccmに減らした以外は表1と同様の条件である。表4の条件で処理したウエハのSEM写真を図5に示す。図5からわかるように、感光膜が完全に除去されなかった。
【0023】
【表5】
Figure 0004298975
表5の条件は、第1ステップでHOガスを除去し、Oガスを500sccm追加した以外は表1と同様の条件である。表5の条件で処理したウエハのSEM写真を図6に示す。図6からわかるように、感光膜が完全に除去されなかった。
【0024】
【表6】
Figure 0004298975
表6の条件は、第2ステップで電極の温度を70℃から250℃に高くした以外は表1と同様の条件である。表6の条件で処理したウエハのSEM写真を図7に示す。図7からわかるように、感光膜が完全に除去されなかった。
【0025】
【表7】
Figure 0004298975
表7は、第2ステップでCFを減少させ、第3ステップで圧力、高周波(RF)電力及びCFを減少させた以外は表2と同様の条件である。表7の条件で処理したウエハのSEM写真を図8に示す。図8からわかるように、感光膜が完全に除去されなかった。
【0026】
【表8】
Figure 0004298975
表8は、前記表7の条件に、第2ステップにおける125sccmのNを追加した場合の条件である。表8の条件で処理したウエハのSEM写真を図9に示す。図9からわかるように、感光膜が完全に除去されなかった。
【0027】
【表9】
Figure 0004298975
表9は、他のウエハとは違って、既に実施(set−up)している高エネルギー感光膜除去(High Energy Implant Photoresist Strip)条件を適用した工程条件である。表9の条件で処理したウエハのSEM写真を図10に示す。図10からわかるように、感光膜が完全に除去されなかった。
【0028】
【表10】
Figure 0004298975
表10は、前記表9の条件に、第3ステップにおける300sccmのHOガスを追加した場合の工程条件である。表10の条件で処理したウエハのSEM写真を図11に示す。図11からわかるように、感光膜が完全に除去されなかった。
【0029】
【表11】
Figure 0004298975
表11は、最善の工程条件を表す工程条件である。
図12は、表11の工程条件で処理したウエハのSEM写真であって、残留物が完全に除去されたことが分かる。
表1ないし表10の条件は、高周波(RF)電力を下げた表1の条件を除いては、残留物がほとんど除去されるが、ホール(hole)周囲に僅かの残留物が残る大同小異な状態を示している。したがって、各パラメーター(paremeter)の小さい変化では完全な残留物除去が困難であると考えて、全く新しい条件を探した。
前記表11の条件は、表1ないし表10までの実験結果とVDS(VaperDelivery System)装着前に実施した基礎実験、既に実施(Set Up)したインプラント感光膜除去(Implant PR Strip)条件などを考慮して設定した。
【0030】
全体的に、表1、2の条件よりCFの量を減らし、第1ステップにOガスを追加した。第2ステップと第3ステップでは、高周波(RF)電力よりはマイクロ波を使用することが有利であると判断してマイクロ波に変更し、Nガスを追加した。また第3ステップでは、圧力、Oガス、HOの量を増加させた。したがって、本発明の第1ステップは、高周波(RF)電力とマイクロ波を利用してN、HO、CF、O混合ガス雰囲気下で側壁のポリマーを除去するステップであって、Nガス量を500sccmないし2500sccm、HOガス量を50sccmないし500sccm、CFガス量を10sccmないし100sccm、Oガス量を100sccmないし500sccmとする。
【0031】
本発明の第2ステップは、マイクロ波を利用してN、CF、O混合ガス雰囲気下で感光膜を除去するステップであって、Nガス量を50sccmないし500sccm、CFガス量を10sccmないし100sccm、Oガス量を100sccmないし2000sccmとする。
【0032】
本発明の第3ステップは、マイクロ波を利用してN、HO、CF、O混合ガス雰囲気下でビアコンタクト孔の底部分の残留物を除去するステップであって、Nガス量を50sccmないし500sccm、HOガス量を50sccmないし500sccm、CFガス量を10sccmないし100sccm、Oガス量を100sccmないし2000sccmとする。本発明の第4ステップは、超純水(DI)洗浄を実施して、前記ステップで揮発されなかった物質を除去する。第1ステップないし第3ステップで用いられた装置の高周波電力は、500Wまで適用し、マイクロ波は、2500Wまで適用する。また、装置における反応室の壁及びプレート温度は、20℃ないし90℃にする。
【0033】
いままでの実験で感光膜除去及び洗浄に対する本発明に係る新しい工程条件を設定したが、既存の感光膜除去及びACTを利用したウェット洗浄との電気的特性を比較した。
図13は、各々のウエハ別にビアコンタクト抵抗を測定したグラフである。
ウエハ番号21ないし24(WF#21〜#24)の工程順は、ビアコンタクト孔のエッチングまでは従来と同様に進行し、既存に実施した感光膜除去及びACTウェット洗浄を進行し、この後パッドエッチングを実施した。
ウエハ番号13ないし19(WF#13〜19)の工程順は、ビアコンタクト孔のエッチングまでは従来と同様に進行し、本発明に係る感光膜除去及びドライ洗浄を進行し、その後パッドエッチングを実施した。
グラフで示すように、本発明に係る感光膜除去と洗浄を進行した場合が、コンタクト抵抗が少なく、また、ダイ(die)間のコンタクト抵抗の偏差(deviation)が少ないことが分かる。
前記実施例では、ビアコンタクト孔エッチング後の感光膜除去及び洗浄工程に関するものであるが、本発明は、その他の下部構造が金属であるホール(hole)、ライン(line)またはバー(bar)などの多様な露出領域形成工程での感光膜除去及び洗浄工程に適用することができる。
尚、本発明は、本実施例に限られるものではない。本発明の技術的な範囲内で多様に変更実施することが可能である。
【0034】
【発明の効果】
上述したようになされる本発明によると、従来の半導体素子のビアコンタクトエッチング後の感光膜除去及びACTウェット洗浄を感光膜ストリップ装置で感光膜を除去すると同時に、ドライ洗浄を行なうことに変更することによって、経済的かつ収率が向上し、感光膜除去及び洗浄を同一反応室で一緒に進行することによって、待機時間を短縮しプロセスの一貫性を維持できる効果がある。
また従来の感光膜除去及びACTウェット洗浄と比較して、ビアコンタクト抵抗が小さくなり、偏差(deviation)も小さくなる顕著な効果がある。
【図面の簡単な説明】
【図1】従来の技術に係るビアコンタクトエッチング後の 断面図である。
【図2】ビアコンタクトエッチング後に表1の工程条件で洗浄した後の写真である。
【図3】ビアコンタクトエッチング後に表2の工程条件で洗浄した後の写真である。
【図4】ビアコンタクトエッチング後に表3の工程条件で洗浄した後の写真である。
【図5】ビアコンタクトエッチング後に表4の工程条件で洗浄した後の写真である。
【図6】ビアコンタクトエッチング後に表5の工程条件で洗浄した後の写真である。
【図7】ビアコンタクトエッチング後に表6の工程条件で洗浄した後の写真である。
【図8】ビアコンタクトエッチング後に表7の工程条件で洗浄した後の写真である。
【図9】ビアコンタクトエッチング後に表8の工程条件で洗浄した後の写真である。
【図10】ビアコンタクトエッチング後に表9の工程条件で洗浄した後の写真である。
【図11】ビアコンタクトエッチング後に表10の工程条件で洗浄した後の写真である。
【図12】ビアコンタクトエッチング後に表11の工程条件で洗浄した後の写真である。
【図13】各々のウエーハ別にビアコンタクト抵抗を測定したグラフである。
【符号の説明】
100 金属下部配線
105 層間絶縁膜
120 感光膜パターン
125 残留物

Claims (9)

  1. 金属配線上に絶縁膜を形成するステップと、前記絶縁膜上に感光膜パターンを形成するステップと、前記絶縁膜をエッチングして前記金属配線の一部領域が露出された露出領域を形成するステップと、前記感光膜パターンを除去し洗浄する感光膜除去及び洗浄ステップとを含む半導体素子の製造方法において、前記感光膜除去及び洗浄ステップは、感光膜ストリップ装置で高周波(RF)電力とマイクロ波を利用してN 、H O、CF 、O 混合ガス雰囲気で前記露出領域の側壁に生成されたポリマーを除去する第1ステップと、前記感光膜ストリップ装置で第1ステップ後、マイクロ波を利用してN 、CF 、O 混合ガス雰囲気で前記感光膜パターンを除去する第2ステップと、前記感光膜ストリップ装置で第2ステップ後、マイクロ波を利用してN 、H O、CF 、O 混合ガス雰囲気で前記露出領域の底に生成された残留物を除去する第3ステップとを含むことを特徴とする半導体素子の製造方法。
  2. 前記感光膜除去及び洗浄ステップは、前記残留物を除去する第3ステップ後、超純水で洗浄する第4ステップをさらに含むことを特徴とする請求項1に記載の半導体素子の製造方法。
  3. 前記第1ステップは、 前記Nガス量を500sccmないし2500sccm、前記HOガス量を50sccmないし500sccm、前記CFガス量を10sccmないし100sccm、前記Oガス量を100sccmないし500sccmとすることを特徴とする請求項1又は2に記載の半導体素子の製造方法。
  4. 前記第2ステップは、前記Nガス量を50sccmないし500sccm、前記CFガス量を10sccmないし100sccm、前記Oガス量を100sccmないし2000sccmとすることを特徴とする請求項1又は2に記載の半導体素子の製造方法。
  5. 前記第3ステップは、 前記Nガス量を50sccmないし500sccm、前記HOガス量を50sccmないし500sccm、前記CFガス量を10sccmないし100sccm、前記Oガス量を100sccmないし2000sccmとすることを特徴とする請求項1又は2に記載の半導体素子の製造方法。
  6. 前記金属配線は、アルミニウム、銅、及びタングステンのグループから選択されたいずれか一つまたはこれらの組み合わせであることを特徴とする請求項1又は2に記載の半導体素子の製造方法。
  7. 前記絶縁膜は、SiON、SiOC、SiOCN、PE−TEOS、SRON、HDP酸化膜、及び低誘電率絶縁膜のグループから選択されたいずれか一つまたはこれらの組み合わせであることを特徴とする請求項1又は2に記載の半導体素子の製造方法。
  8. 前記絶縁膜は、SiON、HSQ、SRONが順に積層されたものであることを特徴とする請求項1又は2に記載の半導体素子の製造方法。
  9. 前記感光膜ストリップ装置において使用される高周波(RF)電力は、500Wまで適用し、マイクロ波は、2500Wまで適用することを特徴とする請求項1に記載の半導体素子の製造方法。
JP2002241106A 2001-09-28 2002-08-21 半導体素子の製造方法 Expired - Fee Related JP4298975B2 (ja)

Applications Claiming Priority (2)

Application Number Priority Date Filing Date Title
KR10-2001-0060742A KR100500932B1 (ko) 2001-09-28 2001-09-28 비아 콘택 식각 후의 감광막 제거 및 건식 세정 방법
KR2001-060742 2001-09-28

Publications (2)

Publication Number Publication Date
JP2003158181A JP2003158181A (ja) 2003-05-30
JP4298975B2 true JP4298975B2 (ja) 2009-07-22

Family

ID=19714824

Family Applications (1)

Application Number Title Priority Date Filing Date
JP2002241106A Expired - Fee Related JP4298975B2 (ja) 2001-09-28 2002-08-21 半導体素子の製造方法

Country Status (3)

Country Link
US (1) US7166534B2 (ja)
JP (1) JP4298975B2 (ja)
KR (1) KR100500932B1 (ja)

Families Citing this family (17)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
KR100551326B1 (ko) * 2003-09-01 2006-02-09 동부아남반도체 주식회사 캐패시터를 갖는 반도체 소자 제조 방법
JP2005191254A (ja) * 2003-12-25 2005-07-14 Fujitsu Ltd 半導体装置の製造方法
US7413993B2 (en) * 2004-11-22 2008-08-19 Infineon Technologies Ag Process for removing a residue from a metal structure on a semiconductor substrate
KR100679826B1 (ko) * 2004-12-22 2007-02-06 동부일렉트로닉스 주식회사 엠아이엠 영역의 잔류 폴리머 제거 방법
KR100695431B1 (ko) * 2005-06-22 2007-03-15 주식회사 하이닉스반도체 반도체 소자의 컨택홀 형성방법
KR101138277B1 (ko) * 2005-06-30 2012-04-24 엘지디스플레이 주식회사 액정표시소자의 세정장치
JP2007019161A (ja) * 2005-07-06 2007-01-25 Dainippon Screen Mfg Co Ltd パターン形成方法及び被膜形成装置
US7820553B2 (en) * 2005-07-20 2010-10-26 Taiwan Semiconductor Manufacturing Company, Ltd. Prevention of trench photoresist scum
KR100731077B1 (ko) * 2005-12-29 2007-06-22 동부일렉트로닉스 주식회사 노어형 플래시 메모리 소자의 공통 소스 라인 형성 방법
KR100732773B1 (ko) 2006-06-29 2007-06-27 주식회사 하이닉스반도체 절연층들간의 들뜸을 방지한 반도체 소자 제조 방법
US20080009127A1 (en) * 2006-07-04 2008-01-10 Hynix Semiconductor Inc. Method of removing photoresist
US8372754B2 (en) * 2007-04-11 2013-02-12 Micron Technology, Inc. Methods for removing photoresist defects and a method for processing a semiconductor device structure
US8795952B2 (en) 2010-02-21 2014-08-05 Tokyo Electron Limited Line pattern collapse mitigation through gap-fill material application
KR101746709B1 (ko) * 2010-11-24 2017-06-14 삼성전자주식회사 금속 게이트 전극들을 갖는 반도체 소자의 제조방법
CN104701139B (zh) * 2015-03-23 2018-10-12 京东方科技集团股份有限公司 一种半导体器件的制造方法及其制造设备
CN108630527B (zh) 2018-06-20 2020-08-14 矽力杰半导体技术(杭州)有限公司 一种接触孔的清洗方法
KR20220046598A (ko) 2019-08-16 2022-04-14 도쿄엘렉트론가부시키가이샤 확률 중심 결함 교정을 위한 방법 및 공정

Family Cites Families (11)

* Cited by examiner, † Cited by third party
Publication number Priority date Publication date Assignee Title
US5908319A (en) * 1996-04-24 1999-06-01 Ulvac Technologies, Inc. Cleaning and stripping of photoresist from surfaces of semiconductor wafers
KR980005550A (ko) * 1996-06-27 1998-03-30 김주용 반도체 소자의 콘택홀 형성 방법
US5925577A (en) * 1997-02-19 1999-07-20 Vlsi Technology, Inc. Method for forming via contact hole in a semiconductor device
US5849639A (en) * 1997-11-26 1998-12-15 Lucent Technologies Inc. Method for removing etching residues and contaminants
US6325861B1 (en) * 1998-09-18 2001-12-04 Applied Materials, Inc. Method for etching and cleaning a substrate
TW399298B (en) * 1998-11-06 2000-07-21 United Microelectronics Corp Manufacturing method of via hole
US6130166A (en) * 1999-02-01 2000-10-10 Vlsi Technology, Inc. Alternative plasma chemistry for enhanced photoresist removal
US6245669B1 (en) * 1999-02-05 2001-06-12 Taiwan Semiconductor Manufacturing Company High selectivity Si-rich SiON etch-stop layer
US6379574B1 (en) * 1999-05-03 2002-04-30 Applied Materials, Inc. Integrated post-etch treatment for a dielectric etch process
US6426298B1 (en) * 2000-08-11 2002-07-30 United Microelectronics Corp. Method of patterning a dual damascene
TW464968B (en) * 2000-12-21 2001-11-21 Promos Technologies Inc Via etch post cleaning process

Also Published As

Publication number Publication date
US20030114010A1 (en) 2003-06-19
KR100500932B1 (ko) 2005-07-14
US7166534B2 (en) 2007-01-23
JP2003158181A (ja) 2003-05-30
KR20030027453A (ko) 2003-04-07

Similar Documents

Publication Publication Date Title
JP4298975B2 (ja) 半導体素子の製造方法
US6207583B1 (en) Photoresist ashing process for organic and inorganic polymer dielectric materials
US8058178B1 (en) Photoresist strip method for low-k dielectrics
US8282842B2 (en) Cleaning method following opening etch
US7192878B2 (en) Method for removing post-etch residue from wafer surface
US6168726B1 (en) Etching an oxidized organo-silane film
US20050074961A1 (en) Methods for selective integration of airgaps and devices made by such methods
TW200532766A (en) Method of removing resist, semiconductor device manufactured by the method
JP4477750B2 (ja) エッチング方法
CN101452879A (zh) 开口蚀刻后的清洗方法
KR100698103B1 (ko) 듀얼 다마센 형성방법
JP2001077086A (ja) 半導体装置のドライエッチング方法
JP2004247675A (ja) 半導体装置の製造方法
US7232763B2 (en) Method of manufacturing semiconductor device
US6647994B1 (en) Method of resist stripping over low-k dielectric material
US7569481B2 (en) Method for forming via-hole in semiconductor device
JP3781175B2 (ja) コンタクトホールの形成方法
US6881661B2 (en) Manufacturing method of semiconductor device
KR100657166B1 (ko) 구리 금속 배선의 형성 방법
TWI354333B (en) Cleaning method following opening etch
JP2006073612A (ja) レジスト除去方法
JP4067357B2 (ja) エッチング方法
JP2004103747A (ja) 半導体装置の製造方法
JP2005005697A (ja) 半導体装置の製造方法
KR100603703B1 (ko) 포토 레지스트 제거방법 및 이를 이용한 반도체 소자의금속배선 형성방법

Legal Events

Date Code Title Description
A621 Written request for application examination

Free format text: JAPANESE INTERMEDIATE CODE: A621

Effective date: 20050623

A977 Report on retrieval

Free format text: JAPANESE INTERMEDIATE CODE: A971007

Effective date: 20070314

A131 Notification of reasons for refusal

Free format text: JAPANESE INTERMEDIATE CODE: A131

Effective date: 20070605

A521 Request for written amendment filed

Free format text: JAPANESE INTERMEDIATE CODE: A523

Effective date: 20070903

TRDD Decision of grant or rejection written
A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

Effective date: 20090317

A01 Written decision to grant a patent or to grant a registration (utility model)

Free format text: JAPANESE INTERMEDIATE CODE: A01

A61 First payment of annual fees (during grant procedure)

Free format text: JAPANESE INTERMEDIATE CODE: A61

Effective date: 20090416

R150 Certificate of patent or registration of utility model

Free format text: JAPANESE INTERMEDIATE CODE: R150

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120424

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20120424

Year of fee payment: 3

FPAY Renewal fee payment (event date is renewal date of database)

Free format text: PAYMENT UNTIL: 20130424

Year of fee payment: 4

LAPS Cancellation because of no payment of annual fees