KR101935395B1 - 캐패시터를 포함하는 반도체 장치의 제조 방법 - Google Patents

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Abstract

캐패시터를 포함하는 반도체 장치의 제조 방법이 제공된다. 반도체 장치의 제조 방법은 하부 구조체 상에 몰드 구조체를 형성하는 것, 몰드 구조체를 패터닝하여, 하부 구조체를 노출시키는 복수의 홀들을 형성하는 것, 홀들에 노출된 몰드 구조체의 내벽을 덮는 보호막을 형성하는 것, 보호막이 형성된 홀들 내에 하부 전극들을 형성하는 것, 몰드 구조체를 제거하여 보호막을 노출시키는 것, 보호막을 제거하여 하부 전극들의 측벽들을 노출시키는 것, 및 하부 전극들의 표면을 덮는 유전막 및 상부 전극을 차례로 형성하는 것을 포함한다.

Description

캐패시터를 포함하는 반도체 장치의 제조 방법{Method for semiconductor device including capacitors}
본 발명은 반도체 장치의 제조 방법에 관한 것으로서, 보다 상세하게는 캐패시터를 포함하는 반도체 장치의 제조 방법에 관한 것이다.
반도체 장치가 고집적화됨에 따라, 제한된 면적 내에서 충분한 정전 용량(capacitance)을 갖는 캐패시터가 요구된다. 캐패시터의 정전 용량은 전극의 표면적 및 유전막의 유전 상수에 비례하며, 유전막의 등가 산화막 두께와 반비례한다. 이에 따라, 제한된 면적 내에서 캐패시터의 정전용량을 증가시키는 방법으로는, 3차원 구조의 캐패시터를 형성하여 전극의 표면 면적을 증가시키거나, 유전막의 등가산화막 두께(equivalent oxide thickness)를 감소시키거나, 유전 상수(dielectric constant)가 높은 유전막을 이용하는 방법이 있다.
전극의 표면 면적을 증가시키는 방법으로는, 하부(또는 스토리지(storage)) 전극의 높이를 증가시키거나, HSG(Hemi-Spherical Grain)를 이용하여 하부 전극의 유효 표면적을 넓히거나, 하나의 실린더 형태의 스토리지(OCS: One Cylinder Storage) 전극을 사용하여 실린더 안, 밖의 면적을 사용하는 방법 등이 있다. 그리고, 고유전 상수(high dielectric constant)를 갖는 유전막으로는 TiO2, Ta2O5와 같은 금속 산화막 또는 PZT(PbZrTiO3), BST(BaSrTiO3)와 같은 페로브스카이트(perovskite) 구조의 강유전체(ferroelectric)이 이용될 수 있다.
본원 발명이 해결하고자 하는 과제는 신뢰성이 향상된 반도체 장치의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상기 해결하고자 하는 과제를 달성하기 위하여 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법은 하부 구조체 상에 몰드 구조체를 형성하는 것, 몰드 구조체를 패터닝하여, 하부 구조체를 노출시키는 복수의 홀들을 형성하는 것, 홀들에 노출된 몰드 구조체의 내벽을 덮는 보호막을 형성하는 것, 보호막이 형성된 홀들 내에 하부 전극들을 형성하는 것, 몰드 구조체를 제거하여 보호막을 노출시키는 것, 보호막을 제거하여 하부 전극들의 측벽들을 노출시키는 것, 및 하부 전극들의 표면을 덮는 유전막 및 상부 전극을 차례로 형성하는 것을 포함한다.
일 실시예에 따르면, 상기 보호막은 상기 몰드 구조체 및 상기 하부 전극들에 대해 식각 선택성을 갖는 물질로 형성될 수 있다.
일 실시예에 따르면, 상기 보호막은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 형성될 수 있다.
일 실시예에 따르면, 상기 보호막을 형성하는 것은, 상기 하부 전극 홀들이 형성된 상기 몰드 구조체의 표면을 컨포말하게 덮는 표면 보호막을 증착하는 것; 및 상기 하부 전극 홀들에 노출된 상기 하부 구조체의 상면에서 상기 표면 보호막을 제거하여 상기 하부 구조체의 상면을 노출시키는 것을 포함할 수 있다.
다른 실시예에 따르면, 상기 보호막을 형성하는 것은, 수소, 산소, 질소 중 적어도 어느 하나를 포함하는 가스를 이용하여 플라즈마 처리하는 것을 포함할 수 있다.
기타 실시예들의 구체적인 사항들은 상세한 설명 및 도면들에 포함되어 있다.
본 발명의 실시예들에 따르면, 하부 전극들을 형성하기 위한 몰드막에 하부 전극 홀들을 형성한 후, 하부 전극 홀들에 노출된 몰드막의 측벽에 보호막이 형성될 수 있다. 이에 따라, 하부 전극들을 형성한 후 몰드막을 제거할 때, 몰드막을 제거하는 식각액에 하부 전극들이 노출되는 것을 방지할 수 있다. 따라서, 몰드막 제거시 하부 전극들 표면이 손상되거나 하부 전극들의 표면에 식각 부산물이 잔류하는 것을 방지할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다.
도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 1의 I-I'선을 따라 자른 단면들이다.
도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 하부 전극의 변형례를 설명하기 위한 도면이다.
도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 지지 패턴의 변형례를 설명하기 위한 도면이다.
도 14 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 1의 I-I'선을 따라 자른 단면들이다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 전자 시스템의 블록도이다.
본 발명의 이점 및 특징, 그리고 그것들을 달성하는 방법은 첨부되는 도면과 함께 상세하게 후술되어 있는 실시예를 참조하면 명확해질 것이다. 그러나 본 발명은 이하에서 개시되는 실시예에 한정되는 것이 아니라 서로 다른 다양한 형태로 구현될 수 있으며, 단지 본 실시예는 본 발명의 개시가 완전하도록 하고, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 발명의 범주를 완전하게 알려주기 위해 제공되는 것이며, 본 발명은 청구항의 범주에 의해 정의될 뿐이다. 명세서 전문에 걸쳐 동일 참조 부호는 동일 구성 요소를 지칭한다.
본 명세서에서 사용된 용어는 실시예들을 설명하기 위한 것이며 본 발명을 제한하고자 하는 것은 아니다. 본 명세서에서, 단수형은 문구에서 특별히 언급하지 않는 한 복수형도 포함한다. 명세서에서 사용되는 '포함한다(comprises)' 및/또는 '포함하는(comprising)'은 언급된 구성요소, 단계, 동작 및/또는 장치는 하나 이상의 다른 구성요소, 단계, 동작 및/또는 장치의 존재 또는 추가를 배제하지 않는다.
또한, 본 명세서에서 기술하는 실시예들은 본 발명의 이상적인 예시도인 단면도 및/또는 평면도들을 참고하여 설명될 것이다. 도면들에 있어서, 막 및 영역들의 두께는 기술적 내용의 효과적인 설명을 위해 과장된 것이다. 따라서, 제조 기술 및/또는 허용 오차 등에 의해 예시도의 형태가 변형될 수 있다. 따라서, 본 발명의 실시예들은 도시된 특정 형태로 제한되는 것이 아니라 제조 공정에 따라 생성되는 형태의 변화도 포함하는 것이다. 예를 들면, 직각으로 도시된 식각 영역은 라운드지거나 소정 곡률을 가지는 형태일 수 있다. 따라서, 도면에서 예시된 영역들은 개략적인 속성을 가지며, 도면에서 예시된 영역들의 모양은 장치의 영역의 특정 형태를 예시하기 위한 것이며 발명의 범주를 제한하기 위한 것이 아니다.
이하, 도면들을 참조하여 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명한 후, 제조 방법을 통해 얻어지는 반도체 장치에 대해서 설명하도록 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 장치의 평면도이다. 도 2 내지 도 11은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 1의 I-I'선을 따라 자른 단면들이다.
도 1 및 도 2를 참조하면, 반도체 기판, 반도체 소자들, 및 층간 절연막들을 포함하는 하부 구조체(100)를 준비한다.
상세하게, 반도체 기판은 메모리 셀들이 형성되는 셀 영역(A)과, 메모리 셀들을 제어하는 주변 회로들이 형성되는 주변회로 영역(B)을 포함한다. 반도체 소자들은 예를 들어, MOS 트랜지스터들, 다이오드, 및 저항을 포함할 수 있다. 일 실시예에 따르면, 셀 영역(A)의 반도체 기판 상에 게이트 라인들 및 비트 라인들이 형성될 수 있으며, MOS 트랜지스터의 소오스/드레인 전극들 및 게이트 전극과 연결되는 콘택 플러그들이 형성될 수 있다.
하부 구조체(100)의 최상층은 평탄화된 층간 절연막으로 구성될 수 있다. 층간 절연막은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), USG(Undoped Silicate Glass), PSG(PhosphoSilicate Glass), BSG(Borosilicate Glass), BPSG(BoroPhosphoSilicate Glass), FSG(Fluoride Silicate Glass), SOG(Spin On Glass), TOSZ(Tonen SilaZene) 또는 이들의 조합으로 이루어질 수 있다. 또한, 층간 절연막은 실리콘 질화물, 실리콘 산질화물 또는 낮은 유전율을 가지는 low-k 물질로 이루어질 수도 있다.
이어서, 도 2에 도시된 바와 같이, 하부 구조체(100) 상에, 차례로 적층된 몰드막(120) 및 지지막(130)을 포함하는 몰드 구조체를 형성한다.
일 실시예에서, 몰드막(120)은 반도체 물질로 형성될 수 있다. 예를 들어, 몰드막(120)은 결정질 실리콘, 비정질 실리콘, 불순물이 도핑된 실리콘, 실리콘 게르마늄 또는 탄소(carbon)계 물질막으로 형성될 수 있다. 이와 달리, 몰드막(120)은 실리콘 산화막으로 형성될 수도 있다. 일 실시예에 따르면, 몰드막(120)은 약 5000Å 내지 10000Å의 두께를 가질 수 있다. 몰드막(120)은 화학 기상 증착(CVD) 또는 물리적 기상 증착(PVD)과 같은 증착 공정을 이용하여 형성될 수 있다.
이에 더하여, 몰드막(120)을 형성하기 전에, 식각 정지막(110)이 평탄화된 하부 구조체(100)의 상면에 형성될 수 있다. 식각 정지막(110)은 하부 구조체(100)를 구성하는 평탄화된 층간 절연막 및 몰드막(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 식각 정지막(110)은 실리콘 질화막 또는 실리콘 산질화막으로 형성될 수 있다.
지지막(130)은 몰드막(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 일 실시예에 따르면, 지지막(130)은 SiN, SiCN, TaO, 및 TiO2 중에서 어느 하나를 이용하여 형성할 수 있다. 지지막(130)은 약 100Å 내지 500Å의 두께를 가질 수 있다.
한편, 다른 실시예에 따르면, 도 3에 도시된 바와 같이, 하부 구조체(100) 상의 몰드막(120)과, 몰드막(120)을 노출시키는 오프닝들(131)을 갖는 지지막(130)을 포함하는 몰드 구조체가 형성될 수도 있다. 여기서, 오프닝들(131)을 갖는 지지막(130)은, 몰드막(120) 상에 지지막(130)을 형성하고, 지지막(130) 상에 개구부들을 갖는 마스크 패턴(미도시)을 형성하고, 마스크 패턴을 이용하여 지지막(130)을 이방성 식각하여 형성될 수 있다. 이와 같이 형성되는 지지막(130)은 셀 영역(A)에서 버퍼막(121)을 노출시키는 오프닝들(131)을 가질 수 있다. 그리고, 지지막(130)은 주변회로 영역(B)의 몰드막(120)을 노출시킬 수 있다. 보다 상세하게, 지지막(130)은 도 1에 도시된 것처럼, 바(bar) 형태의 오프닝들(131)을 가질 수 있다. 바 형태의 오프닝들(131)은 행 방향 및 열방향으로 배열되거나, 지그재그 형상으로 배열될 수 있다. 이와 달리, 지지막(130)은 라인 형상의 오프닝들(131)을 가질 수도 있다. 오프닝들(131)이 형성된 지지막(130) 상에, 희생 마스크막(160)이 형성될 수 있으며, 희생 마스크막(160)은 오프닝들(131)을 채울 수 있다.
또 다른 실시예에 따르면, 하부 구조체(100) 상의 몰드 구조체는 적층된 복수의 몰드막들과, 몰드막들 사이의 하부 지지막 및 상부 지지막을 포함할 수도 있다.
도 2 및 도 3을 참조하여 설명한 것처럼 하부 구조체(100) 상에 몰드 구조체들을 형성한 후, 하부 전극 홀들(H) 형성하는 공정이 수행된다. 상세하게, 도 1 및 도 4를 참조하면, 몰드 구조체 상에 하부 전극 홀들(H)을 형성하기 위한 마스크 구조체를 형성한다. 두꺼운 몰드막(120)을 관통하는 하부 전극 홀들(H)을 형성하기 위해서, 몰드막(120)을 식각하는 동안 몰드막(120)에 대한 식각 선택비가 우수한 마스크 구조체가 요구된다. 마스크 구조체는 하부 전극 홀들(H)을 형성하기 위한 이방성 식각 공정 동안 몰드막(120)과, 지지막(130)에 대해 식각 선택성을 갖는 물질들로 형성될 수 있다.
하부 전극 홀들(H)을 형성하기 위한 마스크 구조체는, 평면적 관점에서, 행 방향 및 열 방향으로 배열된 개구부들(168)을 가질 수 있다. 이와 달리, 마스크 구조체는 평면적 관점에서, 사선방향으로 배열되는 다시 말해, 지그재그 형태로 배열된 개구부들(168)을 가질 수 있다.
상세히 설명하면, 마스크 구조체는 차례로 적층된 희생 마스크막(161), 하드 마스크막(163) 및 유기 마스크막(165)을 포함할 수 있다. 마스크 구조체를 형성하는 것은, 하부 전극 홀들(H)을 형성하기 위한 마스크 패턴(미도시)을 이용하여 유기 마스크막(165)을 패터닝하고, 패터닝된 유기 마스크막(165)을 이용하여 하드 마스크막(163) 및 희생 마스크막(161)을 차례로 이방성 식각하여 개구부들(168)을 형성하는 것을 포함한다. 하드 마스크막(163) 및 희생 마스크막(160)에 개구부들(168)을 형성한 후, 유기 마스크막(165)은 애싱(ashing) 공정에 의해 제거될 수 있다.
희생 마스크막(161)은 몰드막(120)과 지지막(130)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 희생 마스크막(161)은 고밀도플라즈마(HDP) 산화막, TEOS(TetraEthylOrthoSilicate), PE-TEOS(Plasma Enhanced TetraEthylOrthoSilicate), O3-TEOS(O3-Tetra Ethyl Ortho Silicate), 및 USG(Undoped Silicate Glass)와 같은 실리콘 산화막으로 형성될 수 있다.
하드 마스크막(163)은 희생 마스크막(161)을 식각하는 공정에서 희생 마스크막(161)에 대해 식각 선택성을 갖는 무기 물질로 형성될 수 있다. 예를 들어, 하드 마스크막(163)은, 폴리실리콘, SiON, Si3N4, SiCN 등과 같은 실리콘 함유 물질 중에서 선택될 수 있다.
유기 마스크막(165)은 하드 마스크막(163)을 식각하는 공정에서 하드 마스크막(163)에 대해 식각 선택성을 갖는 유기 물질로 형성될 수 있다. 예를 들어, 유기 마스크막(165)은 에스오에이치막(SOH; spin on hardmask) 또는 비정질 탄소막(ACL; amorphous carbon layer)으로 형성할 수 있다. 에스오에이치막(SOH layer)은 탄소 함유 에스오에이치막(carbon-based SOH layer) 또는 실리콘 함유 에스오에이치막(silicon-based SOH layer)을 포함할 수 있다.
한편, 도 3에 도시된 몰드 구조체 상에 마스크 구조체를 형성하는 경우, 희생 마스크막(161)은 지지막(130)에 형성된 오프닝들(도 3의 131 참조)을 채울 수 있다.
이어서, 도 5에 도시된 바와 같이, 몰드 구조체들을 관통하여 하부 구조체(100)를 노출시키는 하부 전극 홀들(H)을 형성한다. 상세하게, 마스크 구조체를 이용하여 지지막(130) 및 몰드막(120)을 순차적으로 이방성 식각하여, 하부 전극 홀들(H)을 형성할 수 있다.
하부 전극 홀들(H)을 형성하는 이방성 식각 공정은, 몰드막(120)과 지지막(130)에 대한 식각률 차이가 10% 이하인 식각 레서피가 이용될 수 있다. 또한, 하부 전극 홀들(H)을 형성하는 이방성 식각 공정은, 몰드막(120)을 식각하는 식각가스와, 지지막(130)을 식각하는 식각가스가 이용될 수 있다. 종횡비가 큰 하부 전극 홀들(H)을 형성하는 동안, 하드 마스크막(163)이 제거될 수 있으며, 희생 마스크막(160)의 상부면이 리세스될 수 있다. 그리고, 지지막(130) 상에 잔류하는 희생 마스크막(160)은 하부 전극들(도 6의 180 참조)을 형성시 몰드 구조체의 일부분으로 이용될 수 있다.
이와 같이 형성된 하부 전극 홀들(H)은, 도 1에 도시된 것처럼, 평면적 관점에서 행 방향 및 열 방향으로 배열될 수 있다. 이와 달리, 하부 전극 홀들(H)은 평면적 관점에서 사선방향으로 다시 말해, 지그재그(zig zag) 형태로 배열될 수 있다. 또한, 하부 전극 홀들(H)은, 이방성 식각 공정에 의해 하부 전극 홀들(H)의 하부 폭이 상부 폭보다 작을 수 있다. 또한, 하부 전극 홀들(H)을 형성할 때, 과도 식각(over etch)에 의해 식각 정지막(110)읠 일부분들이 제거되어 하부 구조체(100)의 상면이 노출될 수 있다.
이어서, 도 6을 참조하면, 하부 전극 홀들(H)에 노출된 몰드 구조체의 측벽을 덮는 보호막(170)을 형성한다. 보호막(170)은 후속해서 형성되는 하부 전극(180) 및 몰드막(120)에 대해 식각 선택성을 갖는 물질로 형성될 수 있다. 예를 들어, 보호막(170)은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 형성될 수 있다. 보호막(170)은 약 10Å 내지 50Å의 두께로 형성될 수 있다.
일 실시예에 따르면, 보호막(170)을 형성하는 것은, 하부 전극 홀들(H)이 형성된 몰드 구조체의 표면을 컨포말하게 덮는 표면 보호막을 증착하는 것, 및 표면 보호막에 대한 이방성 식각 공정을 수행하여 하부 전극 홀들(H)에 노출된 상기 하부 구조체의 상면에서 상기 표면 보호막을 제거하는 것을 포함한다.
여기서, 표면 보호막은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 이용하여 형성될 수 있다. 증착 공정을 이용하여 형성되는 표면 보호막은 하부 전극 홀들(H)의 바닥면을 덮을 수 있다. 이에 따라, 증착 공정 후, 하부 전극 홀들(H)의 바닥면에서 표면 보호막을 제거하여 하부 구조체(100)의 상면을 노출시킨다. 일 실시예에 따르면, 종횡비가 큰 하부 전극 홀(H)의 바닥면 증착된 표면 보호막을 제거하기 위해, CCP(Capacitive Coupled Plasma) 방식의 건식 식각 방법이 이용될 수 있다. 예를 들어, 보호막(170)이 실리콘 질화막으로 형성된 경우, CxFy 계열 또는 CxHyFz 계열의 식각 가스를 이용한 식각 공정을 수행하여 하부 전극 홀(H)의 바닥면을 덮는 표면 보호막을 제거할 수 있다. 이에 따라, 하부 전극 홀들(H)의 내벽에 스페이서 형태의 보호막(170)이 형성될 수 있다.
도 7을 참조하면, 보호막(170)이 형성된 하부 전극 홀들(H) 내에 하부 전극들(180)을 형성한다.
하부 전극들(180)을 형성하는 것은, 보호막(170)이 형성된 하부 전극 홀들(H) 내에 도전막을 증착하고, 평탄화 공정을 수행하여 희생 마스크막(160) 상에 증착된 도전막을 제거함으로써, 하부 전극들(180)을 서로 분리시키는 것을 포함한다. 일 실시예에서, 하부 전극들(180)은 보호막(170)이 형성된 하부 전극 홀들(H) 내에 형성되므로, 하부 전극(180)의 폭이 하부 전극 홀들(도 5의 H 참조)의 폭보다 작을 수 있다.
도전막을 증착하는 것은, 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용될 수 있다. 일 실시예에 따르면, 도전막은 하부 전극 홀들(H)의 폭의 절반 이상의 두께로 증착되어, 하부 전극 홀들(H)을 완전히 채울 수 있다. 이에 따라, 도면에 도시된 것처럼 필라(pillar) 형태의 하부 전극들(180)이 형성될 수 있다. 다른 실시예에 따르면, 도전막은 하부 전극 홀들(H)의 폭의 절반 이하의 두께로 하부 전극 홀(H)(H)의 내벽을 컨포말하게 덮을 수 있다. 이러한 경우, 도전막을 증착한 후, 도전막 상에 하부 전극 홀들(H)을 채우는 희생막이 형성될 수도 있으며, 도 12에 도시된 것처럼, 실린더 형태의 하부 전극들(180)이 형성될 수 있다.
한편, 도전막을 증착한 후에는, 도전막 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수도 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다.
도전막을 증착한 후 수행되는 평탄화 공정은, 화학적 기계적 연마(CMP) 공정 또는 드라이 에치 백 공정(Dry Etch Back)일 수 있다. 평탄화 공정에 의해 하부 전극들(180)의 상부면들과 희생 마스크막(160)의 상부면은 공면을 이룰 수 있다. 평탄화 공정에 의해 하부 전극들(180)을 서로 분리시킨 후, 지지막(130) 상의 희생 마스크막(160)은 제거될 수 있다.
일 실시예에서, 하부 전극(180)은 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 하부 전극(180)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속(refractory metal) 물질로 형성될 수 있다. 다른 예로, 하부 전극(180)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 하부 전극(180)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 하부 전극(180)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다.
도 1 및 도 8을 참조하면, 하부 전극들(180)을 형성한 후, 지지막(130)을 패터닝하여 지지 패턴(132)을 형성한다. 지지 패턴(132)을 형성하는 것은, 하부 전극들(180) 상에 지지막(130)의 일부분들을 노출시키는 마스크 패턴(185)을 형성하는 것, 및 마스크 패턴(185)을 이용하여 지지막(130)을 이방성 식각함으로써 몰드막(120)의 일부분들을 노출시키는 개구부들을 형성하는 것을 포함한다. 여기서, 마스크 패턴(185)은 도 6의 희생 마스크막(161) 상에 형성될 수도 있다. 그리고, 지지 패턴(132)을 형성한 후에 마스크 패턴(185)은 제거될 수 있다.
이와 같이 형성되는 지지 패턴(132)은 하부 전극들(180)의 측벽들과 수평적으로 연결되며, 소정 영역들에서 하부 전극들(180)의 측벽 일부분들을 노출시킬 수 있다. 지지 패턴(132)은 몰드막(120)을 제거하는 후속 공정에서, 몰드막(120)에 대해 식각 선택비를 가지므로, 종횡비가 큰 하부 전극들(180)이 쓰러지는 것을 방지할 수 있다.
일 실시예에 따르면, 지지 패턴(132)을 형성하기 위한 이방성 식각 공정으로, 플라즈마 식각(plasma etching) 공정이 이용될 수 있다. 예를 들어, 지지막(130)이 실리콘 질화막으로 형성된 경우, 플라즈마 식각 공정시 CxFy 계열 또는 CxHyFz 계열의 식각 가스가 사용될 수 있다.
일 실시예에서, 지지막(130)을 이방성 식각하여 오프닝들(131)을 형성할 때, 오프닝들(131)에 노출된 보호막(170)의 일부분이 함께 식각될 수 있다. 또한, 지지막(130)을 이방성 식각할 때, 오버 에치에 의해 몰드막(120)의 상면이 리세스될 수 있다. 또한, CxFy 계열 또는 CxHyFz 계열의 식각 가스를 이용하여 지지막(130)을 이방성 식각할 때, 식각 가스와 하부 전극(180)의 반응으로 인해 노출된 몰드막(120) 표면에 폴리머가 잔류할 수 있다. 이러한 경우, 지지 패턴(132)을 형성한 후 몰드막(120) 표면의 잔류물을 제거하기 위한 등방성 식각 공정이 수행될 수 있다.
이어서, 도 9를 참조하면, 몰드막(120)을 제거하는 공정이 수행된다. 일 실시예에 따르면, 몰드막(120)은 등방성 식각 공정에 의해 제거될 수 있다. 보다 상세하게, 몰드막(120)을 제거하는 것은 지지 패턴(132) 및 보호막(170)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 몰드막(120)을 제거하는 것은, 지지 패턴(132)의 오프닝들(131) 및 주변회로 영역(B)에 노출된 몰드막(120)으로 습식 식각액을 제공하여 수행될 수 있다. 이 때, 몰드막(120)과 식각액의 화학 반응으로 인해 부산물이 발생할 수 있으며, 몰드막(120)과 하부 전극(180)이 직접 접촉하는 경우, 부산물(예를 들어, 실리콘 잔여물(residue))이 하부 전극들(180)의 측벽들에 잔류할 수 있다. 예를 들어, 몰드막(120)이 실리콘 계열의 물질로 형성된 경우, 수산기(OH)를 포함하는 식각액을 이용하여 몰드막(120)이 제거될 수 있다. 예를 들어, 몰드막(120)이 실리콘 계열의 물질로 이루어진 경우, 수산화칼륨(KOH), 수산화암모늄(NH4OH), 수산화나트륨(NaOH), 또는 TMAH(tetramethylammoniumhydroxide)이 식각액으로 이용될 수 있다. 이 때, 실리콘과 수산기의 화학 반응으로 인해 실리콘 잔여물(residue)이 발생할 수 있으며, 실리콘 잔여물은 몰드막(120)을 제거하는데 방해요인이 될 수 있다. 이에 따라, 식각액을 이용한 등방성 식각 공정에 의해 몰드막(120)이 완전히 제거되지 않을 수 있다. 한편, 일 실시예에 따르면, 등방성 식각 공정시 하부 전극들(180)의 측벽을 감싸는 보호막(170)이 형성되어 있으므로, 몰드막(120)을 제거하는 동안에 하부 전극들(180)의 측벽들이 식각액에 노출되는 것을 방지할 수 있다.
몰드막(120)을 제거함으로써, 하부 전극들(180)의 측벽들을 둘러싸는 보호막(170)이 노출될 수 있다. 또한, 하부 전극들(180)의 측벽 일부분들은 지지 패턴(132)에 의해 서로 수평적으로 연결되어 쓰러짐이 방지될 수 있다.
이어서, 하부 전극들(180)을 감싸는 보호막(170)을 제거하여, 도 10에 도시된 바와 같이, 하부 전극들(180)의 측벽들을 노출시킨다. 보호막(170)은 등방성 식각 공정을 이용하여 제거될 수 있으며, 지지 패턴(132) 및 하부 전극들(180)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 예를 들어, 보호막(170)이 실리콘 질화막으로 형성된 경우, 인산 용액을 이용하여 보호막(170)을 제거할 수 있다. 이와 달리, 보호막(170)이 실리콘 산화막으로 형성된 경우, LAL(Limulus amoebocyte lysate) 용액을 이용하여 보호막(170)을 제거할 수 있다.
등방성 식각 공정을 이용하여 보호막(170)을 제거할 때, 지지 패턴(132)과 하부 전극들(180) 사이에 보호 패턴이 잔류할 수 있다. 그리고, 보호막(170)이 지지 패턴(132)과 동일한 물질로 형성될 경우, 보호막(170)을 제거하는 등방성 식각 공정에 의해 지지 패턴(132)의 두께가 감소될 수도 있다.
이어서, 도 11을 참조하면, 하부 전극들(180) 상에 유전막(191) 및 상부 전극(193)을 차례로 형성한다.
유전막(191) 및 상부 전극(193)은 화학 기상 증착(CVD), 물리적 기상 증착(PVD) 또는 원자층 증착(ALD) 등과 같은 단차 도포성(a property of step coverage)이 우수한 막-형성 기술을 사용하여 형성될 수 있다.
유전막(191)은 하부 전극들(180)의 표면들과 지지 패턴(132)의 표면을 컨포말하게 덮을 수 있다. 유전막(191)은 예를 들어, HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물과 SrTiO3(STO), (Ba,Sr)TiO3(BST), BaTiO3, PZT, PLZT와 같은 페브로스카이트(perovskite) 구조의 유전물질로 이루어진 조합으로부터 선택된 어느 하나의 단일막 또는 이들 막의 조합으로 형성될 수 있다. 그리고, 유전막(191)은 약 50Å~150Å의 두께를 가질 수 있다.
상부 전극(193)은 불순물이 도핑된 실리콘, 금속 물질들, 금속 질화막들 및 금속 실리사이드들 중의 적어도 하나를 포함할 수 있다. 예를 들어, 상부 전극(193)은 코발트, 티타늄, 니켈, 텅스텐 및 몰리브덴과 같은 고융점 금속막으로 형성될 수 있다. 그리고, 상부 전극(193)은 타이타늄 질화막(TiN), 타이타늄 실리콘 질화막(TiSiN), 타이타늄 알루미늄 질화막(TiAlN), 탄탈륨 질화막(TaN), 탄탈륨 실리콘 질화막(TaSiN), 탄탈륨 알루미늄 질화막(TaAlN) 및 텅스텐 질화막(WN)과 같은 금속 질화막으로 형성될 수 있다. 또한, 상부 전극(193)은 백금(Pt), 루테늄(Ru) 및 이리듐(Ir)으로 이루어진 그룹에서 선택된 적어도 하나의 귀금속(Noble Metal)막으로 형성될 수 있다. 또한, 상부 전극(193)은 PtO, RuO2, 또는 IrO2　와 같은 귀금속 전도성 산화막과, SRO(SrRuO3), BSRO((Ba,Sr)RuO3), CRO(CaRuO3), LSCo와 같은 전도성 산화막으로 형성될 수도 있다. 한편, 상부 전극(193)을 형성한 후에는, 상부 도전막 증착시 발생하는 불순물을 제거하기 위한 플라즈마 처리 및 열처리 공정이 수행될 수 있다. 플라즈마 처리 공정시 N2 및 H2 플라즈마가 사용될 수 있다.
도 12 및 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법의 변형례들을 설명하기 도면이다. 도 12는 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 하부 전극의 변형례를 설명하기 위한 도면이다. 도 13은 본 발명의 일 실시예에 따른 반도체 장치의 제조 방법에서 지지 패턴의 변형례를 설명하기 위한 도면이다.
도 12를 참조하면, 하부 전극들(180)은 바닥부 및 바닥부의 양단에서 연장된 측벽부를 갖는 실린더 형태를 가질 수 있다. 실린더 형태의 하부 전극들(180)은 오프닝들이 형성된 지지 패턴(132)에 의해 측벽 일부분들이 연결될 수 있다.
도 13을 참조하면, 종횡비가 큰 하부 전극들(180)을 지지하는 지지 패턴(132)이 복수 개일 수 있다. 즉, 서로 다른 높이에서 하부 전극들(180)을 지지하는 하부 지지 패턴(132L)과 상부 지지 패턴(132U)이 형성될 수 있다. 여기서, 상부 지지 패턴(132U)은 하부 지지 패턴(132L)보다 두꺼울 수 있다. 그리고, 하부 및 상부 지지 패턴들(132L, 132U)과 하부 전극들(180) 사이에 보호 패턴(172)이 개재될 수 있다.
도 14 내지 도 19는 본 발명의 다른 실시예에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들로서, 도 1의 I-I' 선을 따라 자른 단면들이다. 다른 실시예에 따른 반도체 장치의 제조 방법은 도 5에 이어서 설명된다. 즉, 도 14 내지 도 19에 도시된 반도체 장치의 구성요소들 중 일 실시예와 동일한 구성 요소에 대해서는 동일한 도면 부호를 사용하며, 해당 구성요소에 대한 설명은 생략한다.
이 실시예에 따르면, 몰드 구조체에 하부 전극 홀들(H)을 형성한 후, 하부 전극 홀들(H)에 노출된 몰드막(120)에 대한 표면처리 공정이 수행될 수 있다. 상세하게, 도 14를 참조하면, 몰드막(120) 측벽에 대한 표면 처리에 의해 형성되는 보호막(171)은 하부 전극 홀들(H)에 노출된 몰드막(120) 측벽에 선택적으로 형성될 수 있다. 이러한 경우, 몰드막(120)에 정의된 하부 전극 홀(H)의 폭이 지지막(130)에 정의된 하부 전극 홀(H)의 폭보다 감소될 수 있다. 이와 달리, 표면 처리에 의해 하부 전극 홀들(H)의 내벽에 균일한 두께의 보호막(171)이 형성될 수도 있다.
일 실시예에 따르면, 보호막(171)을 형성하기 위해, N2O, NO, NH3 또는 N2/H2 플라즈마를 이용한 질화(nitridation) 공정이 수행되거나, O2 플라즈마를 이용한 산화(oxidation) 공정이 수행될 수 있다. 이와 달리, 보호막(171)을 형성하기 위해 급속 열처리 공정이 수행될 수도 있다. 예를 들어, N2, NO, N2O와 같은 질소 소스 가스를 이용한 급속 열적 질화(Rapid Thermal Nitridation: RTN)공정 또는 O2, O3와 같은 산소 소스 가스를 이용한 급속 열산화 공정이 수행될 수 있다.
한편, 몰드막(120)의 측벽에 대한 표면 처리 공정 후, 하부 전극 홀들에 노출된 하부 구조체(100)의 상면에 대한 표면 처리 공정이 수행될 수 있다. 일 실시예에 따르면, 하부 전극 홀들(H)에 노출된 하부 구조체(100)의 상면에 대해 수소 플라즈마 처리 공정이 수행될 수도 있다. 즉, 하부 전극 홀들(H)을 형성한 후, 하부 전극 홀들(H)의 내벽에 1차 질소 플라즈마 처리 공정과, 2차 수소 플라즈마 처리 공정이 차례로 수행될 수 있다. 여기서, 질소 플라즈마 처리 공정에 의해 몰드막(120)의 측벽에 실리콘 질화막으로 이루어진 보호막(171)이 형성될 수 있다. 그리고, 수소 플라즈마 처리 공정에 의해, 하부 구조체(100)의 표면(즉, 콘택 플러그의 표면)과 하부 전극들(180) 간의 접촉 저항을 감소시킬 수 있다.
도 15를 참조하면, 도 7을 참조하여 설명한 것처럼, 보호막(171)이 형성된 하부 전극 홀들(H) 내에 하부 전극들(180)을 형성한다.
하부 전극들(180)을 형성하는 것은, 보호막(171)이 형성된 하부 전극 홀들(H) 내에 도전막을 증착하고, 평탄화 공정을 수행하여 희생 마스크막(160) 상에 증착된 도전막을 제거함으로써, 하부 전극들(180)을 서로 분리시키는 것을 포함한다. 이 실시예에서, 하부 전극 홀들(H) 내에 채워지는 도전막은 지지 패턴(132)과 직접 접촉될 수 있다.
도 16을 참조하면, 도 8을 참조하여 설명한 것처럼, 지지막(130)을 패터닝하여 지지 패턴(132)을 형성한다. 지지 패턴(132)을 형성하는 것은, 하부 전극들(180) 상에 지지막(130)의 일부분들을 노출시키는 마스크 패턴을 형성하는 것, 및 마스크 패턴을 이용하여 지지막(130)을 이방성 식각함으로써 몰드막(120)의 일부분들을 노출시키는 오프닝들(131)을 형성하는 것을 포함한다. 이 실시예에서, 지지막(130)을 이방성 식각하는 공정에서 보호막(171)은 식각 선택성을 가질 수 있으며, 이러한 경우, 오프닝(131)에 의해 보호막(171)의 측벽 일부가 노출될 수 있다. 이와 달리, 오프닝(131)에 노출된 보호막(171)의 일부가 지지막(130)을 이방성 식각하는 공정에 의해 제거될 수도 있다.
또한, 일 실시예에서 설명한 것처럼, 지지막(130)을 식각하는데 사용되는 식각 가스와 하부 전극(180)의 반응으로 인해 노출된 몰드막(120) 표면에 폴리머가 잔류할 수 있다. 이러한 경우, 지지 패턴(132)을 형성한 후 몰드막(120) 표면의 잔류물을 제거하기 위한 등방성 식각 공정이 수행될 수 있다.
도 17을 참조하면, 도 9를 참조하여 설명한 것처럼, 몰드막(120)을 제거하는 공정이 수행될 수 있다. 몰드막(120)은 등방성 식각 공정에 의해 제거될 수 있으며, 지지 패턴(132) 및 보호막(171)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 이러한 등방성 식각 공정시 하부 전극들(180)의 측벽을 감싸는 보호막(171)이 형성되어 있으므로, 몰드막(120)을 제거하는 동안에 하부 전극들(180)의 측벽들이 식각액에 노출되는 것을 방지할 수 있다.
도 18을 참조하면, 보호막(171)을 제거하여 하부 전극들(180)의 측벽들을 노출시킨다. 보호막(171)은, 도 10을 참조하여 설명한 것처럼, 등방성 식각 공정을 이용하여 제거될 수 있으며, 지지 패턴(132) 및 하부 전극들(180)에 대해 식각 선택성을 갖는 식각 레서피가 이용될 수 있다. 이 실시예에 따르면, 보호막(171)이 지지 패턴(132)보다 아래에 형성되므로, 지지 패턴(132)과 인접한 하부 전극(180)의 폭보다 지지 패턴(132) 아래에서 하부 전극(180)의 폭이 작을 수 있다.
이어서, 도 19를 참조하면, 도 11을 참조하여 설명한 것처럼, 하부 전극들(180) 상에 유전막(191) 및 상부 전극(193)이 차례로 형성될 수 있다.
도 20은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 메모리 시스템의 일 예를 나타내는 개략 블록도이다.
도 20을 참조하면, 본 발명의 일 실시 예에 따른 전자 시스템(1100)은 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 인터페이스(1140) 및 버스(1150, bus)를 포함할 수 있다. 상기 컨트롤러(1110), 입출력 장치(1120), 기억 장치(1130) 및/또는 인터페이스(1140)는 버스(1150)를 통하여 서로 결합 될 수 있다. 버스(1150)는 데이터들이 이동되는 통로(path)에 해당한다. 컨트롤러(1110), 입출력 장치(1120, I/O), 기억 장치(1130, memory device), 및/또는 인터페이스(1140)은 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다.
컨트롤러(1110)는 마이크로프로세서, 디지털 신호 프로세스, 마이크로컨트롤러, 및 이들과 유사한 기능을 수행할 수 있는 논리 소자들 중에서 적어도 하나를 포함할 수 있다. 입출력 장치(1120)는 키패드(keypad), 키보드 및 디스플레이 장치등을 포함할 수 있다. 기억 장치(1130)는 데이터 및/또는 명령어등을 저장할 수 있다. 인터페이스(1140)는 통신 네트워크로 데이터를 전송하거나 통신 네트워크로부터 데이터를 수신하는 기능을 수행할 수 있다. 인터페이스(1140)는 유선 또는 무선 형태일 수 있다. 예컨대, 인터페이스(1140)는 안테나 또는 유무선 트랜시버 등을 포함할 수 있다. 도시하지 않았지만, 전자 시스템(1100)은 컨트롤러(1110)의 동작을 향상시키기 위한 동작 기억 소자로서, 고속의 디램 소자 및/또는 에스램 소자 등을 더 포함할 수도 있다.
전자 시스템(1100)은 개인 휴대용 정보 단말기(PDA, personal digital assistant) 포터블 컴퓨터(portable computer), 웹 타블렛(web tablet), 무선 전화기(wireless phone), 모바일 폰(mobile phone), 디지털 뮤직 플레이어(digital music player), 메모리 카드(memory card), 또는 정보를 무선환경에서 송신 및/또는 수신할 수 있는 모든 전자 제품에 적용될 수 있다.
도 21은 본 발명의 실시예들에 따른 반도체 장치를 포함하는 따른 전자 시스템의 블록도이다.
도 21을 참조하면, 전자 시스템(1200)은 본 발명의 실시예들에 따른 반도체 장치를 적어도 하나 포함할 수 있다. 전자 시스템(1200)은 모바일 기기나 컴퓨터 등을 포함할 수 있다. 예를 들어, 전자 시스템(1200)은 메모리 시스템(1210), 프로세서(1220), 램(1230), 및 유저인터페이스(1240)를 포함할 수 있고, 이들은 버스(Bus, 1250)를 이용하여 서로 데이터 통신을 할 수 있다. 프로세서(1220)는 프로그램을 실행하고 전자 시스템(1200)을 제어하는 역할을 할 수 있다. 램(1230)은 프로세서(1220)의 동작 메모리로서 사용될 수 있다. 예를 들어, 프로세서(1220) 및 램(1230)은 각각 본 발명의 실시예들에 따른 반도체 장치를 포함할 수 있다. 이와 달리, 프로세서(1220)와 램(1230)이 하나의 패키지에 포함될 수 있다. 유저 인터페이스(1240)는 전자 시스템(1200)에 데이터를 입력 또는 출력하는데 이용될 수 있다. 메모리 시스템(1210)은 프로세서(1220)의 동작을 위한 코드, 프로세서(1220)에 의해 처리된 데이터 또는 외부에서 입력된 데이터를 저장할 수 있다. 메모리 시스템(1210)은 제어기 및 메모리를 포함할 수 있으며, 도 23의 메모리 카드(1200)와 실질적으로 동일하게 구성될 수 있다.
상기 전자 시스템(1200)은 모바일 시스템, 개인용 컴퓨터, 산업용 컴퓨터 또는 다양한 기능을 수행하는 로직 시스템 등으로 구현될 수 있다. 예컨대, 상기 모바일 시스템은 개인 휴대용 정보 단말기(PDA; Personal Digital Assistant), 휴대용 컴퓨터, 웹 타블렛(web tablet), 모바일 폰(mobile phone), 무선폰(wireless phone), 랩톱(laptop) 컴퓨터, 메모리 카드, 디지털 뮤직 시스템(digital music system) 그리고 정보 전송/수신 시스템 중 어느 하나일 수 있다. 상기 전자 시스템(1200)이 무선 통신을 수행할 수 있는 장비인 경우에, 상기 전자 시스템(1200)은 CDMA, GSM, NADC, E-TDMA, WCDMA, CDMA2000과 같은 3세대 통신 시스템 같은 통신 인터페이스 프로토콜에서 사용될 수 있다.
이상, 첨부된 도면을 참조하여 본 발명의 실시예를 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예에는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.

Claims (10)

  1. 하부 구조체 상에 몰드막 및 상기 몰드막에 대해 식각 선택성을 갖는 지지막을 차례로 적층된 몰드 구조체를 형성하는 것;
    상기 몰드 구조체를 패터닝하여, 상기 하부 구조체를 노출시키는 복수의 홀들을 형성하는 것;
    상기 홀들에 노출된 상기 몰드막의 측벽에 선택적으로 형성되어 상기 홀들 내에서 상기 지지막의 측벽을 노출시키는 보호막을 형성하는 것;
    상기 보호막이 형성된 상기 홀들 내에 하부 전극들을 형성하는 것;
    상기 몰드 구조체를 제거하여 상기 보호막을 노출시키는 것;
    상기 보호막을 제거하여 상기 하부 전극들의 측벽들을 노출시키는 것; 및
    상기 하부 전극들의 표면을 덮는 유전막 및 상부 전극을 차례로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  2. 제 1 항에 있어서,
    상기 보호막은 상기 몰드 구조체 및 상기 하부 전극들에 대해 식각 선택성을 갖는 물질로 형성되는 반도체 장치의 제조 방법.
  3. 제 1 항에 있어서,
    상기 보호막은 실리콘 산화막, 실리콘 질화막, 또는 실리콘 산질화막으로 형성되는 반도체 장치의 제조 방법.
  4. 제 1 항에 있어서,
    상기 보호막을 형성하는 것은,
    상기 홀들이 형성된 상기 몰드 구조체의 표면을 컨포말하게 덮는 표면 보호막을 증착하는 것; 및
    상기 홀들에 노출된 상기 하부 구조체의 상면에서 상기 표면 보호막을 제거하여 상기 하부 구조체의 상면을 노출시키는 것을 포함하는 반도체 장치의 제조 방법.
  5. 제 1 항에 있어서,
    상기 보호막을 형성하는 것은, 수소, 산소, 질소 중 적어도 어느 하나를 포함하는 가스를 이용하여 상기 홀들에 노출된 상기 몰드 구조체의 측벽을 플라즈마 처리하는 것을 포함하는 반도체 장치의 제조 방법.
  6. 하부 구조체 상에 몰드막 및 상기 몰드막에 대해 식각 선택성을 갖는 지지막을 차례로 적층된 몰드 구조체를 형성하는 것;
    상기 몰드 구조체를 패터닝하여, 상기 하부 구조체를 노출시키는 복수의 홀들을 형성하는 것;
    상기 홀들에 노출된 상기 몰드 구조체의 측벽을 덮는 보호막을 형성하는 것;
    상기 보호막이 형성된 상기 홀들 내에 하부 전극들을 형성하는 것;
    상기 하부 전극들을 형성한 후, 상기 지지막 일부 및 상기 보호막 일부를 식각하여 상기 몰드막의 일부분들 및 상기 하부 전극들의 측벽 일부를 노출시키는 개구부들을 갖는 지지 패턴을 형성하는 것;
    상기 개구부들에 노출된 상기 몰드 구조체를 제거하여 상기 보호막을 노출시키는 것;
    상기 보호막을 제거하여 상기 하부 전극들의 측벽들을 노출시키는 것; 및
    상기 하부 전극들의 표면을 덮는 유전막 및 상부 전극을 차례로 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  7. 제 1 항에 있어서,
    상기 하부 전극의 폭은 상기 홀들의 폭보다 작은 반도체 장치의 제조 방법.
  8. 제 1 항에 있어서,
    상기 보호막을 제거하는 것은,
    상기 하부 전극들과 상기 지지막 사이에 국소적으로 보호 패턴을 형성하는 것을 포함하는 반도체 장치의 제조 방법.
  9. 제 1 항에 있어서,
    상기 지지막은 상기 몰드막의 일부분들을 노출시키는 개구부들을 갖는 반도체 장치의 제조 방법.
  10. 제 1 항에 있어서,
    상기 몰드 구조체를 제거하는 것은,
    상기 보호막 및 상기 지지막에 대해 식각 선택성을 갖는 등방성 식각 공정을 수행하여 상기 몰드막을 제거하는 것인 반도체 장치의 제조 방법.
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