KR20220014953A - 반도체 장치 및 이의 제조 방법 - Google Patents
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Abstract
반도체 기판 상에 배치되는 복수의 하부 전극들, 상기 하부 전극들의 일 측에서 상기 하부 전극들을 연결하는 지지 패턴, 및 상기 하부 전극들 및 상기 지지 패턴을 덮는 유전막을 포함하는 반도체 장치를 제공하되, 상기 복수의 하부 전극들 각각은 상기 반도체 기판의 상면에 수직한 일 방향으로 연장되는 기둥부, 및 상기 기둥부의 일 측면 상으로 돌출되어 상기 지지 패턴과 접하는 돌출부를 포함하고, 상기 기둥부는 도전 물질을 포함하고, 상기 돌출부는 상기 기둥부와 동일한 상기 도전 물질을 포함하되, 상기 도전 물질에 불순물이 도핑될 수 있다.
Description
본 발명은 반도체 장치 및 이의 제조 방법에 관한 것으로, 상세하게는 캐패시터를 포함하는 반도체 장치 및 이의 제조 방법에 관한 것이다.
소형화, 다기능화 및/또는 낮은 제조 단가 등의 특성들로 인하여 반도체 장치는 전자 산업에서 중요한 요소로 각광 받고 있다. 하지만, 전자 산업의 고도로 발전함에 따라, 반도체 장치의 고집적화 경향이 심화되고 있다. 반도체 장치의 고집적화를 위하여, 반도체 장치의 패턴들의 선폭이 점점 감소되고 있다. 하지만, 최근에 패턴들의 미세화는 새로운 노광 기술 및/또는 높은 비용의 노광 기술 등을 요구하고 있어, 반도체 장치의 고집적화가 점점 어려워지고 있다. 이에 따라, 최근에, 새로운 집적도 기술에 대한 많은 연구가 진행되고 있다.
본 발명이 해결하고자 하는 과제는 소형화된 반도체 장치 및 이의 제조 방법을 제공하는데 있다.
본 발명이 해결하고자 하는 과제는 이상에서 언급한 과제에 제한되지 않으며, 언급되지 않은 또 다른 과제들은 아래의 기재로부터 당업자에게 명확하게 이해될 수 있을 것이다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 반도체 기판 상에 배치되는 복수의 하부 전극들, 상기 하부 전극들의 일 측에서 상기 하부 전극들을 연결하는 지지 패턴, 및 상기 하부 전극들 및 상기 지지 패턴을 덮는 유전막을 포함할 수 있다. 상기 복수의 하부 전극들 각각은 상기 반도체 기판의 상면에 수직한 일 방향으로 연장되는 기둥부, 및 상기 기둥부의 일 측면 상으로 돌출되어 상기 지지 패턴과 접하는 돌출부를 포함할 수 있다. 상기 기둥부는 도전 물질을 포함할 수 있다. 상기 돌출부는 상기 기둥부와 동일한 상기 도전 물질을 포함하되, 상기 도전 물질에 불순물이 도핑될 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 기판 상에 몰드막과 지지막을 차례로 적층하는 것, 상기 몰드막과 상기 지지막을 관통하여 상기 기판에 인접하고, 도전 물질을 포함하는 기둥 형상의 하부 전극들을 형성하는 것, 상기 지지막을 식각하여 상기 하부 전극들의 측면들과 부분적으로 접하는 지지 패턴을 형성하는 것, 상기 지지 패턴은 상기 몰드막을 노출시키는 지지 홀을 포함하고, 상기 지지 홀을 통해 상기 몰드막을 제거하여 상기 하부 전극들의 표면을 노출시키는 것, 상기 하부 전극들에 불순물을 주입하여 상기 하부 전극들을 덮는 도핑막을 형성하는 것, 상기 지지 패턴의 일측에 위치하는 상기 도핑막의 제 1 부분에서 상기 제 2 물질을 제거하는 것, 상기 하부 전극들과 상기 지지 패턴 사이에 위치하는 상기 도핑막의 제 2 부분은 상기 불순물이 잔여하고, 및 상기 제 1 부분을 제거하는 것을 포함할 수 있다.
상술한 기술적 과제들을 해결하기 위한 본 발명의 실시예들에 따른 반도체 장치는 기판 내의 활성 영역을 정의하는 소자분리 패턴, 상기 기판 내에 배치되며, 상기 활성 영역을 가로지르는 워드 라인, 상기 워드 라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역, 상기 워드 라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역, 상기 제 1 불순물 영역과 연결되며, 상기 기판을 가로지르는 비트 라인들, 상기 제 2 불순물 영역과 연결되는 하부 전극 콘택, 상기 하부 전극 콘택 상의 하부 전극들, 상기 하부 전극들의 일 측면 상에서 상기 하부 전극들을 연결하는 지지 패턴, 상기 하부 전극들과 상기 지지 패턴 사이에 개재되는 연결 패턴들, 및 상기 하부 전극들 및 상기 지지 패턴을 덮는 유전막을 포함할 수 있다. 상기 연결 패턴들과 상기 지지 패턴의 경계면 상에서, 상기 연결 패턴들의 폭은 상기 지지 패턴의 폭과 동일할 수 있다. 상기 하부 전극들과 상기 연결 패턴들은 동일한 물질로 이루어진 일체를 구성할 수 있다.
본 발명의 실시예들에 따른 반도체 장치는 하부 전극들의 기둥부와 지지 패턴을 연결하는 연결 패턴들이 지지 패턴의 측면 전체와 연결되도록 형성됨에 따라, 기둥부와 지지 패턴이 견고하게 연결될 수 있다.
또한, 연결 패턴들에 불순물이 함유됨에 따라 연결 패턴들의 밀도가 증가할 수 있으며, 연결 패턴들은 하부 전극들과 지지 패턴들을 견고하게 연결할 수 있으며, 반도체 장치의 구조적 안정성이 향상될 수 있다.
본 발명의 실시예들에 따른 반도체 장치의 제조 방법은 지지 패턴들과 기둥부 사이에 위치하는 하부 전극들의 일부가 식각되는 언더-컷(under-cut)이 발생하지 않을 수 있으며, 지지 패턴들과 기둥부가 박리되는 것을 방지할 수 있다. 즉, 견고한 반도체 장치가 제조될 수 있다.
더하여, 하부 전극들의 주변부 일부가 제거됨에 따라, 얇은 폭의 하부 전극들이 형성될 수 있다. 즉, 소형화된 반도체 장치가 형성될 수 있다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3 및 도 4는 본 발명의 실시예들에 따라 도 2의 A 영역을 확대한 도면들이다.
도 5 내지 도 14는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 내지 도 21은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 23은 도 15를 C-C’선 및 D-D’선으로 자른 단면도이다.
도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 3 및 도 4는 본 발명의 실시예들에 따라 도 2의 A 영역을 확대한 도면들이다.
도 5 내지 도 14는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다.
도 16 내지 도 21은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 22는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다.
도 23은 도 15를 C-C’선 및 D-D’선으로 자른 단면도이다.
도면들을 참조하여 본 발명의 개념에 따른 반도체 장치를 설명한다.
도 1은 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 평면도이다. 도 2는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도로, 도 1을 A-A'선 및 B-B'선을 따라 자른 단면들에 해당한다. 도 3 및 도 4는 본 발명의 실시예들에 따라 도 2의 A 영역을 확대한 도면들이다.
도 1 내지 도 3을 참조하여, 반도체 기판(100)이 제공될 수 있다. 일 예로, 반도체 기판(100)은 실리콘(Si) 단결정 기판일 수 있다. 이와는 다르게, 반도체 기판(100)은 실리콘 게르마늄(Si-Ge) 기판 등의 반도체 물질로 구성된 기판을 포함할 수 있다.
반도체 기판(100) 상에 층간 절연막(102)이 배치될 수 있다. 층간 절연막(102)은 절연 물질을 포함할 수 있다. 일 예로, 반도체 기판(100)이 실리콘(Si) 기판으로 구성되는 경우, 층간 절연막(102)은 실리콘 산화물(SiO2), 실리콘 질화물(SiN) 또는 실리콘 산질화물(SiON)을 포함할 수 있다.
층간 절연막(102) 내에 하부 전극 콘택들(104)이 배치될 수 있다. 하부 전극 콘택들(104)은 층간 절연막(102)을 관통하여 반도체 기판(100)과 전기적으로 연결될 수 있다. 하부 전극 콘택들(104)은 도전 물질을 포함할 수 있다. 일 예로, 하부 전극 콘택들(104)은 불순물이 도핑된 폴리 실리콘(doped poly Si), 타이타늄 질화막(TiN) 또는 텅스텐(W) 중 적어도 하나를 포함할 수 있다. 도 1에서는 하부 전극 콘택들(104) 각각이 하나의 구성 요소인 것으로 도시하였으나, 도시된 바와는 다르게 하부 전극 콘택들(104) 각각은 다층(multi-layer)으로 구성될 수도 있다.
도시하지는 않았으나, 반도체 기판(100)에 반도체 소자가 제공될 수 있다. 상세하게는, 반도체 기판(100)에 소자 분리막이 배치될 수 있다. 상기 소자 분리막은 반도체 기판(100) 내에 활성 영역들(active region)을 정의할 수 있다. 반도체 기판(100) 내에는 워드 라인들(word line)이 매립될 수 있다. 상기 워드 라인들은 상기 게이트 절연막과 상기 캡핑 패턴으로 인해 반도체 기판(100)으로부터 절연될 수 있다. 상기 워드 라인들 양측의 반도체 기판(100)에는 불순물 주입 영역들이 배치되어 소오스/드레인 영역들을 구성할 수 있다. 상기 워드 라인들의 일 측의 상기 불순물 주입 영역들에는 각각 비트 라인들(bit line)이 전기적으로 연결될 수 있다. 하부 전극 콘택들(104)은 상기 워드 라인들과 연결되지 않은 상기 불순물 주입 영역들에 각각 전기적으로 연결될 수 있다.
층간 절연막(102) 상에 식각 저지막(106)이 배치될 수 있다. 식각 저지막(106)은, 일 예로, 실리콘 질화막(SiN), 실리콘 붕소 질화막(SiBN), 실리콘 탄질화막(SiCN), 또는 이들의 다중막을 포함할 수 있다.
식각 저지막(106) 상에 하부 전극들(210)이 배치될 수 있다. 하부 전극들(210)은 식각 저지막(106)을 관통하여 하부 전극 콘택들(104)과 각각 접할 수 있다. 하부 전극들(210)은 기둥 형상을 가질 수 있다. 예를 들어, 하부 전극들(210)원형 단면의 플러그 형태를 가질 수 있다. 하부 전극들(210)은 평면적 관점에서 허니콤(honey comb) 모양을 이루도록 배치될 수 있다. 즉, 하나의 하부 전극(210)을 중심으로 6개의 하부 전극들(210)이 육각형을 이루도록 배치될 수 있다. 인접한 하부 전극들(210) 사이의 간격은 1nm 내지 10nm일 수 있다. 하부 전극들(210)은 금속 질화물을 포함할 수 있다. 예를 들어, 하부 전극들(210)은 바람직하게는 타이타늄 질화물(TiN), 타이타늄 실리콘 질화물(TiSiN), 타이타늄 말루미늄 질화물(TiAlN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다. 또는, 하부 전극들(210)은 금속, 금속 산화물 또는 도핑된 폴리 실리콘(doped poly silicon)을 포함할 수 있다.
하부 전극들(210)의 일 측면들은 제 1 지지 패턴(310) 및 제 2 지지 패턴(320)과 접할 수 있다. 제 1 지지 패턴(310) 및 제 2 지지 패턴(320)은 서로 이격될 수 있다. 제 2 지지 패턴(320)은 제 1 지지 패턴(310) 상에 위치할 수 있다. 제 2 지지 패턴(320)의 상부면은 하부 전극들(210)의 상부면들보다 높은 레벨에 위치할 수 있다. 또는 제 2 지지 패턴(320)의 상부면은 하부 전극들(210)의 상부면들과 공면(coplanar)을 이룰 수 있다. 제 1 지지 패턴(310) 및 제 2 지지 패턴(320)은, 일 예로, 실리콘 질화막(SiN), 실리콘 붕소 질화막(SiBN), 실리콘 탄질화막(SiCN) 또는 이들의 다중막을 포함할 수 있다.
제 1 지지 패턴(310)과 제 2 지지 패턴(320)은 서로 다른 두께를 가질 수 있다. 예를 들어, 제 2 지지 패턴(320)의 제 2 높이(h2)는 제 1 지지 패턴(310)의 제 1 높이(h1)보다 두꺼울 수 있다. 제 1 지지 패턴(310)의 제 1 높이(h1) 및 제 2 지지 패턴(320)의 제 2 높이(h2)는 0.3Å 내지 50Å의 두께를 가질 수 있다. 제 1 지지 패턴(310) 및 제 2 지지 패턴(320)은 각각 지지 홀들을 가질 수 있다. 제 1 지지 패턴(310)은 제 1 지지 홀들(312)을 가질 수 있다. 제 2 지지 패턴(320)은 제 2 지지 홀들(322)을 가질 수 있다. 제 1 지지 홀들(312)과 제 2 지지 홀들(322)은 서로 수직적으로 중첩될 수 있다. 지지 홀들(312, 322)은 각각 서로 인접하는 세 개의 하부 전극들(210)의 측벽을 노출시킬 수 있다.
하부 전극들(210)과 제 1 지지 패턴(310)의 사이 및 하부 전극들(210)과 제 2 지지 패턴(320)의 사이에 연결 패턴들(214)이 개재될 수 있다. 연결 패턴들(214)은 기둥 형상을 갖는 하부 전극들(210)의 기둥부(212)의 측벽으로부터 제 1 지지 패턴(310) 및 제 2 지지 패턴(320)을 향하여 연장되는 돌출부(214)일 수 있다. 즉, 연결 패턴들(214)은 기둥부(212)의 측벽으로부터 돌출되는 하부 전극들(210)의 일부일 수 있다. 구체적으로, 하부 전극들(210)의 돌출부(214)와 기둥부(212)는 연속적인 구성을 가질 수 있고, 기둥부(212)와 돌출부(214) 사이의 계면(IF)은 시각적으로 보이지 않을 수 있다. 예를 들어, 기둥부(212)와 돌출부(214)는 동일한 물질로 구성되어, 기둥부(212)와 돌출부(214)의 계면(IF)이 없을 수 있다. 즉, 기둥부(212)와 돌출부(214)는 하나의 구성 요소로 제공될 수 있다. 이하, 돌출부(214)를 연결 패턴(214)으로 지칭하도록 한다. 연결 패턴들(214)은 기둥부들(212)과 제 1 지지 패턴(310) 사이의 제 1 연결 패턴들(216) 및 기둥부들(212)과 제 2 지지 패턴(320) 사이의 제 2 연결 패턴들(218)을 포함할 수 있다. 제 1 연결 패턴들(216)은 제 1 지지 패턴(310)과 접할 수 있다. 제 2 연결 패턴들(218)은 제 2 지지 패턴(320)과 접할 수 있다. 제 1 연결 패턴들(216)과 제 1 지지 패턴(310)의 경계면(IF) 상에서, 제 1 연결 패턴들(216)의 반도체 기판(100)에 수직한 방향으로의 제 1 폭(w1)은 제 1 지지 패턴(310)의 제 1 높이(h1)와 동일하거나 클 수 있다. 하부 전극들(210)의 기둥부(212)와 제 1 지지 패턴(310)을 연결하는 제 1 연결 패턴들(216)이 제 1 지지 패턴(310)의 측면 전체와 연결되도록 형성됨에 따라, 기둥부(212)와 제 1 지지 패턴(310)이 견고하게 연결될 수 있다. 제 1 연결 패턴들(216)의 제 1 폭(w1)은 기둥부(212)로부터 제 1 지지 패턴(310)으로 갈수록 균일할 수 있다. 제 2 연결 패턴들(218)의 제 2 폭(w2)은 기둥부(212)로부터 제 2 지지 패턴(320)으로 갈수록 균일할 수 있다. 이와는 다르게, 도 4에 도시된 바와 같이, 제 1 연결 패턴들(216)의 제 1 폭(w1)은 기둥부(212)로부터 제 1 지지 패턴(310)으로 갈수록 감소하고, 제 2 연결 패턴들(218)의 제 2 폭(w2)은 기둥부(212)로부터 제 2 지지 패턴(320)으로 갈수록 감소할 수 있다.
연결 패턴들(214)은 기둥부(212)와 동일한 물질을 포함할 수 있다. 예를 들어, 금속 질화물을 포함할 수 있다. 예를 들어, 연결 패턴들(214)은 바람직하게는 타이타늄 질화물(TiN), 타이타늄 실리콘 질화물(TiSiN), 타이타늄 말루미늄 질화물(TiAlN) 또는 탄탈럼 질화물(TaN)을 포함할 수 있다. 연결 패턴들(214)은 제 1 불순물을 더 함유할 수 있다. 일 예로, 상기 제 1 불순물은 탄소(C) 또는 붕소(B)를 포함할 수 있다. 연결 패턴들(214) 내에서 상기 제 1 불순물의 함유량(일 예로, 원자백분율(atomic percent))은 3atomic% 내지 50atomic%일 수 있다.
연결 패턴들(214)의 일부(219)는 기둥부(212)와 식각 저지막(106)의 사이에 개재될 수 있다. 그러나, 본 발명이 이에 한정되는 것은 아니며, 기둥부(212)와 식각 저지막(106)의 사이에서 연결 패턴들은 제공되지 않을 수 있다.
연결 패턴들(214) 내에서 위치에 따라 상기 제 1 불순물의 함량비가 서로 다를 수 있다. 연결 패턴들(214) 내의 상기 제 1 불순물의 함량비는 기둥부(212) 부근에서 낮고, 연결 패턴들(214)과 지지 패턴들(310, 320) 간의 계면(IF) 부근에서 높을 수 있다. 이와는 다르게, 연결 패턴들(214) 내에서 상기 제 1 불순물의 함량비는 균일할 수 있다. 연결 패턴들(214)에 상기 제 1 불순물이 함유됨에 따라 연결 패턴들(214)의 밀도가 증가할 수 있다. 이에 따라, 연결 패턴들(214)은 하부 전극들(210)과 지지 패턴들(310, 320)을 견고하게 연결할 수 있으며, 반도체 장치의 구조적 안정성이 향상될 수 있다.
도 2 내지 도 4의 실시예에서는, 하부 전극들(210)의 연결 패턴들(214)이 상기 제 1 불순물을 함유하고, 기둥부(212)는 상기 제 1 불순물을 함유하지 않는 것으로 설명하였으나, 본 발명이 이에 한정되는 것은 아니다. 다른 실시예들에 따르면, 하부 전극들(210)의 기둥부(212)는 상기 제 1 불순물을 함유할 수 있다. 즉, 하부 전극들(210)의 기둥부(212)와 연결 패턴들(214)은 동일한 물질로 구성될 수 있다. 이때, 기둥부(212)에서 상기 제 1 불순물의 함량비는 연결 패턴들(214) 내에서의 상기 제 1 불순물의 함량비와 실질적으로 동일하거나 더 낮을 수 있다.
하부 전극들(210)과 제 1 및 제 2 지지 패턴들(310, 320) 상에 유전막(220)이 배치될 수 있다. 유전막(220)은 하부 전극들(210)의 표면 및 제 1 및 제 2 지지 패턴들(310, 320)의 표면을 균일한 두께로 덮을 수 있다. 유전막(220)은 제 1 및 제 2 지지 패턴들(310, 320)과 접하는 기둥부(212)의 일 측면과는 다른 타 측면과 접할 수 있다. 유전막(DL)은 절연 물질을 포함할 수 있다. 유전막(220)은 실리콘 산화물(SiO2) 또는 실리콘 질화물(SiN)보다 높은 유전율을 가질 수 있다. 일 예로, 유전막(220)은 알루미늄 산화막(Al2O3)과 같은 금속 산화막 또는 이들의 다중막을 포함할 수 있다.
유전막(220) 상에 상부 전극(230)이 배치될 수 있다. 상부 전극(230)은 타이타늄 질화물(TiN), 텅스텐(W)과 같은 금속, 불순물이 도핑된 폴리 실리콘(doped poly silicon) 또는 이들의 다중막을 포함할 수 있다. 하부 전극(210), 유전막(220) 및 상부 전극(230)은 캐패시터(CA)를 구성할 수 있다.
도 5 내지 도 14는 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다. 도 7은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법 중 일부 공정을 설명하기 위한 평면도이다. 설명의 편의를 위하여 도 1 내지 도 4를 참조하여 설명한 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 5를 참조하여, 반도체 기판(100) 상에 층간 절연막(102)을 형성될 수 있다. 층간 절연막(102) 내에 하부 전극 콘택들(104)을 형성될 수 있다. 층간 절연막(102)과 하부 전극 콘택들(104) 상에 식각 저지막(106)이 형성될 수 있다.
이후, 식각 저지막(106) 상에 제 1 몰드막(410), 제 1 지지막(330), 제 2 몰드막(420) 및 제 2 지지막(340)이 순차적으로 적층될 수 있다. 제 1 지지막(330) 및 제 2 지지막(340)은 서로 동일한 물질로 형성될 수 있다. 제 1 몰드막(410) 및 제 2 몰드막(420)은 서로 동일한 물질로 형성될 수 있다. 제 1 몰드막(410) 및 제 2 몰드막(420)은 제 1 지지막(330) 및 제 2 지지막(340)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들면, 제 1 몰드막(410) 및 제 2 몰드막(420)은 실리콘 산화막(SiO2)으로 형성될 수 있다. 제 1 지지막(330) 및 제 2 지지막(340)은 실리콘 질화막(SiN), 실리콘 붕소 질화막(SiBN), 실리콘 탄질화막(SiCN) 중 적어도 하나의 단일막 또는 다중막으로 형성될 수 있다. 제 1 몰드막(410)은 제 2 몰드막(420) 보다 두껍게 형성될 수 있다. 제 2 지지막(340)은 제 1 지지막(330) 보다 두껍게 형성될 수 있다.
제 1 및 제 2 몰드막들(410, 420)과 제 1 및 제 2 지지막들(330, 340)을 관통하는 하부 전극들(210)이 형성될 수 있다.
도 6을 참조하여, 제 2 지지막(340), 제 2 몰드막(420), 제 1 지지막(330) 및 제 1 몰드막(410)을 차례로 식각하여 하부 전극 콘택들(104)을 각각 노출시키는 하부 전극 홀들(H)이 형성될 수 있다. 예를 들어, 제 2 지지막(340) 상에 마스크 패턴을 형성한 후, 상기 마스크 패턴을 식각 마스크로하여 식각 공정이 수행될 수 있다.
도 7 및 도 8을 참조하여, 하부 전극 홀들(H) 내에 하부 전극들(210)이 형성될 수 있다. 예를 들어, 반도체 기판(100)의 전면 상에 도전막을 적층하여 하부 전극 홀들(H)을 채우고, 에치백(etch back)하여 하부 전극 홀들(H) 안에 각각 하부 전극들(210)이 형성될 수 있다. 상기 에치백 공정 시 제 2 지지막(340)의 상면 상에 위치하는 상기 도전막은 제거될 수 있으며, 제 2 지지막(340)의 상부면이 노출될 수 있다.
제 2 지지막(340) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 하부 전극들(210)의 상부면들을 부분적으로 노출시키는 개구부들(OP)을 가질 수 있다. 바람직하게는, 개구부들(OP)각각 인접하는 세 개의 하부 전극들(210)의 상부면들과 이들 사이의 제 2 지지막(340)의 상부면을 부분적으로 노출시킬 수 있다.
도 9를 참조하여, 제 2 지지막(340) 및 제 1 지지막(330)을 패터닝하여 지지 홀들(312, 322)을 포함하는 지지 패턴들(310, 320)이 형성될 수 있다. 구체적으로는, 마스크 패턴(MP)을 식각 마스크로 이용하여, 이방성 식각 공정을 진행하여 개구부들(OP)에 의해 노출된 제 2 지지막(340), 그 아래의 제 2 몰드막(420) 및 그 아래의 제 1 지지막(330)을 순차적으로 패터닝될 수 있다. 이때, 제 1 몰드막(410)의 상부면을 노출시키는 지지 홀들(312, 322)이 형성될 수 있다. 제 2 지지막(340)이 패터닝되어 제 2 지지 홀들(322)을 가지는 제 2 지지 패턴(320)이 형성될 수 있다. 제 1 지지막(330)이 패터닝되어 제 1 지지 홀들(312)을 가지는 제 1 지지 패턴(310)이 형성될 수 있다. 제 1 지지 홀들(312)은 각각 제 2 지지 홀들(322)과 수직적으로 중첩될 수 있고, 동일/유사한 형태 및 크기를 가질 수 있다. 또한 이때 제 2 몰드막(420)의 측벽도 노출될 수 있다.
도 10을 참조하여, 제 1 및 제 2 지지 홀들(312, 322)을 통해 제 1 및 제 2 몰드막(410, 420)이 제거될 수 있다. 구체적으로, 등방성 식각 공정을 진행하여, 제 1 및 제 2 지지 홀들(312, 322)에 의해 노출된 제 1 몰드막(410) 및 제 2 몰드막(420)이 제거될 수 있다. 이에 따라, 하부 전극들(210)의 표면이 노출될 수 있다. 이때, 식각 저지막(106)의 상부면 및 제 1 지지 패턴(310)과 제 2 지지 패턴(320)의 상부면들과 측면들 및 하부면들이 노출될 수 있다.
이와는 다르게, 제 2 지지막(340)을 이방성 식각 공정으로 식각하여 제 2 지지 홀(322)을 포함하는 제 2 지지 패턴(320)을 형성한 후, 등방성 식각 공정으로 제 2 지지 홀들(322)을 통해 제 2 몰드막(420)이 제거될 수 있다. 그 후에 이방성 식각 공정으로 제 1 지지막(330)을 식각하여 제 1 지지 홀들(312)을 포함하는 제 1 지지 패턴(310)을 형성한 후, 등방석 식각 공정으로 제 1 지지 홀들(312)을 통해 제 1 몰드막(410)이 제거될 수 있다.
도 11을 참조하여, 도 10의 결과물 상에서 마스크 패턴(MP)이 제거될 수 있다.
하부 전극들(210)의 표면 상에 도핑층(210a)이 형성될 수 있다. 구체적으로는, 하부 전극들(210)의 표면 상에 제 1 불순물이 도핑되어 도핑층(210a)이 형성될 수 있다. 상기 제 1 불순물은 하부 전극들(210)의 결정립계(grain boundary)로 침투할 수 있다. 이때, 상기 제 1 불순물이 도핑되지 않는 하부 전극들(210)의 일부는 도 2를 참조하여 설명한 기둥부(212)에 해당할 수 있다. 도핑층(210a)은 기둥부(212)의 측면 및 상면을 덮도록 형성될 수 있다. 상기 제 1 불순물은 탄소(C) 또는 붕소(B)를 포함할 수 있다. 도핑층(210a) 내에서 상기 제 1 불순물의 함유량(일 예로, 원자백분율(atomic percent))은 3atomic% 내지 50atomic%일 수 있다.
도 12를 참조하여, 도핑층(210a)의 일부에서 상기 제 1 불순물이 제거될 수 있다. 구체적으로는, 제 1 지지 패턴(310), 제 2 지지 패턴(320) 및 식각 저지막(106)에 의해 노출되는 도핑층(210a)의 제 2 부분들(210c)에서 상기 제 1 불순물일 제거될 수 있다. 예를 들어, 하부 전극들(210)의 노출되는 표면, 즉 제 1 지지 패턴(310), 제 2 지지 패턴(320) 및 식각 저지막(106)에 의해 노출되는 도핑층(210a)의 제 1 부분들(210b)의 표면 상에 에싱(ashing) 공정이 수행될 수 있다. 상기 에싱 공정은 플라즈마 표면 처리 공정, 열 처리 공정 또는 산화 공정을 포함할 수 있다. 이때, 제 1 지지 패턴(310), 제 2 지지 패턴(320) 및 식각 저지막(106)에 의해 덮이는 제 2 부분들(210c)에는 상기 에싱 공정이 수행되지 않을 수 있으며, 제 2 부분들(210c) 내에는 상기 제 1 불순물이 잔여할 수 있다. 상기 에싱 공정이 제 1 부분들(210b)의 표면 상에 수행됨에 따라, 잔여하는 제 2 부분들(210c)의 두께는 인접한 제 1 지지 패턴(310)의 두께 또는 인접한 제 2 지지 패턴(320)의 두께와 동일할 수 있다.
상기와 같이, 도핑층(210a)의 제 1 부분들(210b)은 상기 제 1 불순물이 제거될 수 있으며, 기둥부(212)와 동일한 물질을 포함할 수 있다. 이때, 제 1 부분들(210b)의 결정 결함은 제 2 부분들(210c)의 결정 결함 및 기둥부(212)의 결정 결함보다 많을 수 있다. 예를 들어, 제 1 부분들(210b)의 결정 내에 침투한 상기 제 1 불순물이 제거됨에 따라, 제 1 부분들(210b)의 결정 내에 공동들이 형성될 수 있으며, 상기 공동들은 결정 결함에 해당할 수 있다. 이에 따라, 제 1 부분들(210b)의 강도는 기둥부(212)의 강도 및 제 2 부분들(210c)의 강도보다 약해질 수 있으며, 후술되는 식각 공정에서 제 1 부분들(210b)은 제 2 부분들(210c)과 식각 선택성을 가질 수 있다.
도 13을 참조하여, 하부 전극들(210)의 제 1 부분들(210b)이 제거될 수 있다. 예를 들어, 이방성 식각 공정을 수행하여 노출된 제 1 부분들(210b)이 식각될 수 있다. 상기 식각 공정에서 결정 결함이 많은 제 1 부분들(210b)은 식각되는 것이 용이할 수 있으며, 기둥부(212) 및 제 2 부분들(210c)은 식각되지 않을 수 있다. 이때, 제 1 지지 패턴(310) 및 제 2 지지 패턴(320)에 접하는 제 2 부분들(210c)은 식각되지 않을 수 있다. 이에 따라, 제 1 지지 패턴(310) 및 제 2 지지 패턴(320)과 기둥부(212) 사이에 위치하는 하부 전극들(210)의 일부가 식각되는 언더-컷(under-cut)이 발생하지 않을 수 있으며, 제 1 및 제 2 지지 패턴들(310, 320)과 기둥부(212)가 박리되는 것을 방지할 수 있다. 즉, 견고한 반도체 장치가 제조될 수 있다. 더하여, 하부 전극들(210)의 제 1 부분들(210b)이 제거됨에 따라, 얇은 폭의 하부 전극들(210)이 형성될 수 있다. 즉, 소형화된 반도체 장치가 형성될 수 있다.
상기 식각 공정에서 잔여하는 제 2 부분들(210c)은 도 2를 참조하여 설명한 연결 패턴들(214)일 수 있다. 즉, 기둥부(212)와 제 1 지지 패턴(310) 사이의 제 2 부분들(210c)은 제 1 연결 패턴(216)일 수 있으며, 기둥부(212)와 제 2 지지 패턴(320) 사이의 제 2 부분들(210c)은 제 2 연결 패턴(218)일 수 있다.
도 14를 참조하여, 기판(100)의 전면 상에 유전막(220)이 형성될 수 있다. 유전막(220)은 식각 저지막(106)의 상부면, 제 1 지지 패턴(310)과 제 2 지지 패턴(320)의 상부면들과 측면들 및 하부면들, 및 노출된 하부 전극(210)의 표면 상에서 균일한 두께로 형성될 수 있다. 유전막(220)은 연결 패턴들(214)에 의해 기둥부(212)와 제 1 지지 패턴(310)의 사이 및 기둥부(212)와 제 2 지지 패턴(320)의 사이로는 유입되지 않을 수 있다.
도 2를 다시 참조하여, 유전막(220) 상에 상부 전극(230)이 형성될 수 있다. 예를 들어, 상부 전극(230)은 기판(100)의 전면 상에 도전 물질을 증착 또는 도포하여 형성될 수 있다.
상기와 같이 도 2를 참조하여 설명한 반도체 장치가 제조될 수 있다.
도 15는 본 발명의 실시예들에 따른 반도체 장치를 설명하기 위한 단면도이다. 본 실시예에서는, 앞서 도 1 내지 도 4를 참조하여 설명한 것과 중복되는 기술적 특징에 대한 상세한 설명은 생략하고, 차이점에 대해 상세히 설명한다. 앞서 설명한 본 발명의 일 실시예에 따른 반도체 장치와 동일한 구성에 대하여는 동일한 참조번호가 제공될 수 있다.
도 15를 참조하여, 하부 전극들(210')은 각각 속이 빈 컵 형태 또는 실린더 형태를 가질 수 있다.
연결 패턴들(214)은 하부 전극들(210')의 외부 측벽들과 제 1 지지 패턴(310)의 사이 및 하부 전극들(210')의 외부 측벽들과 제 2 지지 패턴(320)의 사이에 개재될 수 있다. 연결 패턴들(214)은 하부 전극들(210')의 외부 측벽들로부터 제 1 지지 패턴(310) 및 제 2 지지 패턴(320)을 향하여 연장되는 돌출부(214)일 수 있다. 즉, 연결 패턴들(214)은 하부 전극들(210')의 일부일 수 있다.
유전막(220)은 하부 전극들(210)의 외부 측벽뿐만 아니라 내부 측벽도 덮을 수 있다. 상부 전극(230)은 하부 전극들(210)의 내측으로 연장될 수 있다. 그 외의 구성은 도 1 내지 도 4를 참조하여 설명한 바와 동일/유사할 수 있다.
도 16 내지 도 21은 본 발명의 실시예들에 따른 반도체 장치의 제조 방법을 설명하기 위한 도면들이다.
도 16을 참조하여, 도 6의 결과물 상에서 반도체 기판(100) 상에 하부 전극 홀들(H)의 바닥면과 내측면을 균일한 두께로 덮는 도전막을 형성할 수 있다. 이때, 상기 도전막의 두께를 상대적으로 얇게 하여 상기 도전막이 하부 전극 홀들(H)을 채우지 못할 수 있다. 상기 도전막 상에 희생막(430)을 형성하여 하부 전극 홀들(H)이 채워질 수 있다. 이후, 희생막(430) 및 상기 도전막에 에치백(etch back) 또는 CMP 공정을 수행하여 제 2 지지막(340)의 상부면을 노출시킬 수 있다. 이때, 하부 전극 홀들(H)의 내부에 하부 전극들(210') 및 희생막(430)이 잔여할 수 있다.
제 2 지지막(340) 상에 마스크 패턴(MP)이 형성될 수 있다. 마스크 패턴(MP)은 하부 전극들(210')의 상부면들을 부분적으로 노출시키는 개구부들(OP)을 가질 수 있다. 바람직하게는, 개구부들(OP)각각 인접하는 세 개의 하부 전극들(210')의 상부면들과 이들 사이의 제 2 지지막(340)의 상부면을 부분적으로 노출시킬 수 있다. 이때, 마스크 패턴(MP)은 하부 전극 홀들(H) 내부의 희생막(430)의 상부면 일부를 노출시킬 수 있다.
도 17을 참조하여, 제 2 지지막(340) 및 제 1 지지막(330)을 패터닝하여 지지 홀들(312, 322)을 포함하는 지지 패턴들(310, 320)이 형성될 수 있다. 구체적으로는, 마스크 패턴(MP)을 식각 마스크로 이용하여, 이방성 식각 공정을 진행하여 개구부들(OP)에 의해 노출된 제 2 지지막(340), 그 아래의 제 2 몰드막(420) 및 그 아래의 제 1 지지막(330)을 순차적으로 패터닝될 수 있다. 이때, 제 1 몰드막(410)의 상부면을 노출시키는 지지 홀들(312, 322)이 형성될 수 있다. 제 2 지지막(340)이 패터닝되어 제 2 지지 홀들(322)을 가지는 제 2 지지 패턴(320)이 형성될 수 있다. 제 1 지지막(330)이 패터닝되어 제 1 지지 홀들(312)을 가지는 제 1 지지 패턴(310)이 형성될 수 있다. 제 2 몰드막(420)이 식각될 때, 희생막(430)이 함께 제거될 수 있다.
제 1 및 제 2 지지 홀들(312, 322)을 통해 제 1 및 제 2 몰드막(410, 420)이 제거될 수 있다. 구체적으로, 등방성 식각 공정을 진행하여, 제 1 및 제 2 지지 홀들(312, 322)에 의해 노출된 제 1 몰드막(410) 및 제 2 몰드막(420)이 제거될 수 있다. 이에 따라, 하부 전극들(210')의 표면이 노출될 수 있다. 이때, 식각 저지막(106)의 상부면 및 제 1 지지 패턴(310)과 제 2 지지 패턴(320)의 상부면들과 측면들 및 하부면들이 노출될 수 있다. 상기 제 1 및 제 2 지지 홀들(312, 322)의 형성 공정 시, 하부 전극 홀들(H) 내에 희생막(430)이 잔여하는 경우, 제 1 및 제 2 몰드막(410, 420)의 제거 공정에서 잔여하는 희생막(430)이 함께 제거될 수 있다.
도 18을 참조하여, 도 17의 결과물 상에서 마스크 패턴(MP)이 제거될 수 있다.
하부 전극들(210')의 표면 상에 도핑층(210a)이 형성될 수 있다. 구체적으로는, 하부 전극들(210')의 표면 상에 제 1 불순물이 도핑되어 도핑층(210a)이 형성될 수 있다. 도핑층(210a)은 하부 전극들(210')의 외부 측벽들 및 내부 측벽들을 덮도록 형성될 수 있다. 상기 제 1 불순물은 탄소(C) 또는 붕소(B)를 포함할 수 있다. 도핑층(210a) 내에서 상기 제 1 불순물의 함유량(일 예로, 원자백분율(atomic percent))은 3atomic% 내지 50atomic%일 수 있다.
도 19를 참조하여, 도핑층(210a)의 일부에서 상기 제 1 불순물이 제거될 수 있다. 구체적으로는, 제 1 지지 패턴(310), 제 2 지지 패턴(320) 및 식각 저지막(106)에 의해 노출되는 도핑층(210a)의 제 2 부분들(210c)에서 상기 제 1 불순물일 제거될 수 있다. 예를 들어, 하부 전극들(210')의 노출되는 표면, 즉 제 1 지지 패턴(310), 제 2 지지 패턴(320) 및 식각 저지막(106)에 의해 노출되는 도핑층(210a)의 제 1 부분들(210b)의 표면 상에 에싱(ashing) 공정이 수행될 수 있다. 상기 에싱 공정은 플라즈마 표면 처리 공정, 열 처리 공정 또는 산화 공정을 포함할 수 있다. 이때, 제 1 지지 패턴(310), 제 2 지지 패턴(320) 및 식각 저지막(106)에 의해 덮이는 제 2 부분들(210c)에는 상기 에싱 공정이 수행되지 않을 수 있으며, 제 2 부분들(210c) 내에는 상기 제 1 불순물이 잔여할 수 있다.
도 20을 참조하여, 하부 전극들(210')의 제 1 부분들(210b)이 제거될 수 있다. 예를 들어, 이방성 식각 공정을 수행하여 노출된 제 1 부분들(210b)이 식각될 수 있다. 상기 식각 공정에서 결정 결함이 많은 제 1 부분들(210b)은 식각되는 것이 용이할 수 있으며, 기둥부(212) 및 제 2 부분들(210c)은 식각되지 않을 수 있다. 이에 따라, 제 1 지지 패턴(310) 및 제 2 지지 패턴(320)과 기둥부(212) 사이에 위치하는 하부 전극들(210')의 일부가 식각되는 언더-컷(under-cut)이 발생하지 않을 수 있으며, 제 1 및 제 2 지지 패턴들(310, 320)과 하부 전극들(210')이 박리되는 것을 방지할 수 있다. 상기 식각 공정에서 잔여하는 제 2 부분들(210c)은 연결 패턴들(214)일 수 있다.
도 21을 참조하여, 기판(100)의 전면 상에 유전막(220)이 형성될 수 있다. 유전막(220)은 식각 저지막(106)의 상부면, 제 1 지지 패턴(310)과 제 2 지지 패턴(320)의 상부면들과 측면들 및 하부면들, 및 노출된 하부 전극(210')의 표면 상에서 균일한 두께로 형성될 수 있다. 유전막(220)은 하부 전극들(210)의 외부 측벽뿐만 아니라 내부 측벽도 덮을 수 있다. 유전막(220)은 연결 패턴들(214)에 의해 하부 전극들(210')과 제 1 지지 패턴(310)의 사이 및 하부 전극들(210')과 제 2 지지 패턴(320)의 사이로는 유입되지 않을 수 있다.
도 15를 다시 참조하여, 유전막(220) 상에 상부 전극(230)이 형성될 수 있다. 예를 들어, 상부 전극(230)은 기판(100)의 전면 상에 도전 물질을 증착 또는 도포하여 형성될 수 있다.
상기와 같이 도 15를 참조하여 설명한 반도체 장치가 제조될 수 있다.
도 22는 본 발명의 실시예들에 따른 반도체 장치의 평면도이다. 도 23은 도 15를 C-C’선 및 D-D’선으로 자른 단면도이다.
도 22 및 도 23을 참조하여, 기판(501)에 소자 분리 패턴들(502)이 배치되어 활성부들(ACT)을 정의할 수 있다. 활성부들(ACT)의 각각은 고립된 형상을 가질 수 있다. 활성부들(ACT)은 각각 평면적으로 제 1 방향(X1)으로 연장되는 바(bar) 형태일 수 있다. 평면적 관점에서, 활성부들(ACT)은 소자 분리 패턴들(502)에 의해 둘러싸인 기판(501)의 일부분들에 각각 해당할 수 있다. 기판(501)은 반도체 물질을 포함할 수 있다. 활성부들(ACT)은 제 1 방향(X1)에서 서로 평행하도록 배열되되, 하나의 활성부들(ACT)의 단부는 이에 이웃하는 다른 활성부들(ACT)의 중심에 인접하도록 배열될 수 있다.
워드 라인들(WL)이 활성부들(ACT)을 가로지를 수 있다. 워드 라인들(WL)은 소자 분리 패턴들(502) 및 활성부들(ACT)에 형성된 그루브들 내에 배치될 수 있다. 워드 라인들(WL)은 제 1 방향(X1)과 교차하는 제 2 방향(X2)과 평행할 수 있다. 워드 라인들(WL)은 도전 물질로 형성될 수 있다. 게이트 유전막(507)이 각 워드 라인들(WL)과 상기 각 그루브들의 내면 사이에 배치될 수 있다. 도시하지는 않았지만, 상기 그루브들의 바닥은 소자 분리 패턴들(502) 내에서 상대적으로 깊고 활성부들(ACT) 내에서 상대적으로 얕을 수 있다. 게이트 유전막(507)은 열 산화물, 실리콘 질화물, 실리콘 산화질화물, 및 고유전물 중에서 적어도 하나를 포함할 수 있다. 워드 라인들(WL)의 하부면은 굴곡질 수 있다.
한 쌍의 워드 라인들(WL) 사이의 각 활성부들(ACT) 내에 제 1 도핑된 영역(512a)이 배치될 수 있으며, 각 활성부들(ACT)의 양 가장자리 영역들 내에 한 쌍의 제 2 도핑된 영역들(512b)이 각각 배치될 수 있다. 제 1 및 제 2 도핑된 영역들(512a, 512b)에는, 예를 들면, N형의 불순물이 도핑될 수 있다. 제 1 도핑된 영역(512a)은 공통 드레인 영역에 해당될 수 있고 제 2 도핑된 영역들(512b)은 소오스 영역에 해당될 수 있다. 각 워드 라인들(WL) 및 이에 인접한 제 1 및 제 2 도핑된 영역들(512a, 512b)은 트랜지스터를 구성할 수 있다. 워드 라인들(WL)은 상기 그루브들 내에 배치됨으로써, 워드 라인들(WL) 아래의 채널 영역의 채널 길이는 제한된 평면적 내에서 증가될 수 있다. 따라서, 단채널 효과 등을 최소화할 수 있다.
워드 라인들(WL)의 상부면은 활성부들(ACT)의 상부면 보다 낮을 수 있다. 워드 라인 캐핑 패턴(510)이 각 워드 라인들(WL) 상에 배치될 수 있다. 워드 라인 캐핑 패턴들(510)은 워드 라인들(WL)의 길이 방향을 따라 연장된 라인 형태를 가질 수 있으며, 워드 라인들(WL)의 상부면 전체를 덮을 수 있다. 워드 라인 캐핑 패턴들(510)은 워드 라인들(WL) 위의 상기 그루브들을 채울 수 있다. 워드 라인 캐핑 패턴(510)은 예를 들면 실리콘 질화막으로 형성될 수 있다.
기판(501) 상에는 층간 절연 패턴(505)이 배치될 수 있다. 층간 절연 패턴(505)은 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이들의 다중막을 포함할 수 있다. 층간 절연 패턴(505)은 평면상 서로 이격된 섬 형태로 형성될 수 있다. 층간 절연 패턴(505)은 인접하는 두 개의 활성부들(ACT)의 단부들을 동시에 덮도록 형성될 수 있다.
기판(501), 소자 분리 패턴(502) 및 워드 라인 캐핑 패턴(510)의 상부는 일부 리세스되어 리세스 영역(R)이 형성될 수 있다. 리세스 영역(R)은 평면도상 그물망 형태를 구성할 수 있다. 리세스 영역(R)의 측벽은 층간 절연 패턴(505)의 측벽과 정렬될 수 있다.
비트 라인들(BL)이 층간 절연 패턴(505) 상에 배치될 수 있다. 비트 라인들(BL)은 워드 라인 캐핑 패턴들(510) 및 워드 라인들(WL)을 가로지를 수 있다. 도 22에 개시된 바와 같이, 비트 라인들(BL)은 제 1 및 제 2 방향들(X1, X2)과 교차하는 제 3 방향(X3)과 평행할 수 있다. 비트 라인들(BL)은 차례로 적층된 비트 라인 폴리실리콘 패턴(530), 비트 라인 오믹 패턴(531) 및 비트 라인 금속 함유 패턴(532)을 포함할 수 있다. 비트 라인 폴리실리콘 패턴(530)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 비트 라인 오믹 패턴(531)은 금속 실리사이드막을 포함할 수 있다. 비트 라인 금속 함유 패턴(532)은 금속(일 예로, 텅스텐, 티타늄, 탄탈륨 등) 및 도전성 금속 질화물(일 예로, 티타늄 질화물, 탄탈륨 질화물, 텅스텐 질화물 등) 중에서 적어도 하나를 포함할 수 있다. 비트 라인들(BL) 상에는 각각 비트 라인 캐핑 패턴(537)이 배치될 수 있다. 비트 라인 캐핑 패턴들(537)은 실리콘 질화막과 같은 절연 물질로 형성될 수 있다.
비트 라인들(BL)과 교차하는 리세스 영역(R) 안에는 비트 라인 콘택들(DC)이 배치될 수 있다. 비트 라인 콘택들(DC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 도 23의 D-D' 단면에서 비트 라인 콘택(DC)의 일 측벽은 층간 절연 패턴(505)의 측면과 접할 수 있다. 도 22의 평면도를 보면, 층간 절연 패턴(505)과 접하는 비트 라인 콘택(DC)의 측면은 오목할 수 있다. 비트 라인 콘택(DC)은 제 1 도핑된 영역(512a)과 비트 라인(BL)을 전기적으로 연결시킬 수 있다.
하부 매립 절연 패턴(541)은 비트 라인 콘택(DC)가 배치되지 않는 리세스 영역(R) 안에 배치될 수 있다. 하부 매립 절연 패턴(541)는 실리콘 산화막, 실리콘 질화막, 실리콘 산화질화막 또는 이들의 다중막으로 형성될 수 있다.
인접한 한 쌍의 비트 라인들(BL) 사이에 스토리지 노드 콘택들(BC)이 배치될 수 있다. 스토리지 노드 콘택들(BC)은 서로 이격될 수 있다. 스토리지 노드 콘택들(BC)은 불순물이 도핑되거나 도핑되지 않은 폴리실리콘을 포함할 수 있다. 스토리지 노드 콘택들(BC)의 상부면은 오목할 수 있다. 비트 라인들(BL) 사이에서 스토리지 노드 콘택들(BC) 사이에는 절연 패턴(미도시)이 배치될 수 있다.
비트 라인(BL)과 스토리지 노드 콘택(BC) 사이에는 비트 라인 스페이서(SP)가 개재될 수 있다. 비트 라인 스페이서(SP)는 갭 영역(GP)에 의해 서로 이격된 제 1 서브 스페이서(521)과 제 2 서브 스페이서(525)를 포함할 수 있다. 갭 영역(GP)은 에어 갭 영역으로도 명명될 수 있다. 제 1 서브 스페이서(521)는 비트 라인(BL)의 측벽과 비트 라인 캐핑 패턴(537)의 측벽을 덮을 수 있다. 제 2 서브 스페이서(525)는 상기 스토리지 노드 콘택(BC)에 인접할 수 있다. 제 1 서브 스페이서(521)과 제 2 서브 스페이서(525)는 동일한 물질을 포함할 수 있다. 예를 들어, 제 1 서브 스페이서(521)과 제 2 서브 스페이서(525)는 실리콘 질화막을 포함할 수 있다.
제 2 서브 스페이서(525)의 하부면은 제 1 서브 스페이서(521)의 하부면 보다 낮을 수 있다. 제 2 서브 스페이서(525)의 상단의 높이는 제 1 서브 스페이서(521)의 상단의 높이 보다 낮을 수 있다. 이로써 후술되는 랜딩 패드(LP)의 형성 마진이 늘어날 수 있다. 이로써 랜딩 패드(LP)와 스토리지 노드 콘택(BC) 간의 연결이 안 되는 것을 방지할 수 있다. 제 1 서브 스페이서(521)는 연장되어 비트 라인 콘택(DC)의 측벽, 및 리세스 영역(R)의 측벽과 바닥을 덮을 수 있다. 즉, 제 1 서브 스페이서(521)는 비트 라인 콘택(DC)과 하부 매립 절연 패턴(541) 사이, 워드 라인 캐핑 패턴(510)과 하부 매립 절연 패턴(541) 사이, 기판(501)과 하부 매립 절연 패턴(541) 사이, 및 소자 분리 패턴(502)과 하부 매립 절연 패턴(541) 사이에 개재될 수 있다.
스토리지 노드 콘택(BC) 상에는 스토리지 노드 오믹층(509)이 배치된다. 스토리지 노드 오믹층(509)은 금속 실리사이드를 포함할 수 있다. 스토리지 노드 오믹층(509), 제 1 및 제 2 서브 스페이서들(521, 525), 비트 라인 캐핑 패턴(537)은 확산 방지 패턴(511a)에 의해 균일한 두께로 덮일 수 있다. 확산 방지 패턴(511a)은 티타늄 질화막, 탄탈륨 질화막과 같은 금속 질화물을 포함할 수 있다. 확산 방지 패턴(511a) 상에는 랜딩 패드(LP)가 배치된다. 랜딩 패드들(LP)은 도 2의 하부 전극 콘택(104)에 대응될 수 있다. 랜딩 패드(LP)는 텅스텐과 같은 금속 함유 물질로 형성될 수 있다. 랜딩 패드(LP)의 상부는 비트 라인 캐핑 패턴(537)의 상부면을 덮으며 스토리지 노드 콘택(BC)보다 넓은 폭을 가질 수 있다. 랜딩 패드(LP)의 중심은 스토리지 노드 콘택(BC)의 중심으로부터 제 2 방향(X2)으로 쉬프트(shift)될 수 있다. 비트 라인(BL)의 일부는 랜딩 패드(LP)와 수직적으로 중첩될 수 있다. 비트 라인 캐핑 패턴(537)의 일 상부 측벽은 랜딩 패드(LP)와 중첩될 수 있으며 제 3 서브 스페이서(527)로 덮일 수 있다. 랜딩 패드들(LP) 사이에는 패드 분리 패턴(557)이 개재될 수 있다. 패드 분리 패턴(557)은 도 2의 층간 절연막(102)에 대응될 수 있다. 패드 분리 패턴(557)은 실리콘 질화막, 실리콘 산화막, 실리콘 산질화막 또는 다공성 막을 포함할 수 있다. 패드 분리 패턴(557)은 상기 갭 영역(GP)의 상단을 정의할 수 있다.
랜딩 패드들(LP) 상에는 각각 하부 전극들(210)이 배치될 수 있다. 하부 전극들(210)은 각각 도 1 내지 도 4를 참조하여 설명한 하부 전극들(210)에 해당할 수 있다. 즉, 하부 전극(210)은 기둥부 및 상기 기둥부의 측면으로부터 돌출되는 연결 패턴들(214)을 포함할 수 있다. 하부 전극들(210)의 일부 측벽은 제 1 및 제 2 지지 패턴들(310, 320)로 연결될 수 있다. 제 1 지지 패턴들(310)은 제 1 연결 패턴들(216)에 의해 하부 전극들(210)에 연결될 수 있고, 제 2 지지 패턴들(320)은 제 2 연결 패턴들(218)에 의해 하부 전극들(210)에 연결될 수 있다. 제 1 및 제 2 지지 패턴들은 복수개의 지지 홀들을 가질 수 있다.
하부 전극들(210) 사이에서 패드 분리 패턴(557)의 상부면들은 식각 저지막(106)으로 덮일 수 있다. 식각 저지막(106)은, 일 예로, 실리콘 질화막, 실리콘 산화막, 실리콘산화질화막과 같은 절연 물질을 포함할 수 있다. 하부 전극들(210) 표면, 지지 패턴들(310, 320)의 표면은 유전막(220)으로 덮일 수 있다. 유전막(220)은 상부 전극(230)으로 덮일 수 있다.
본 발명의 실시예들에 따른 반도체 장치에서는 갭 영역(GP)이 제 1 및 제 2 서브 스페이서들(521, 525) 사이에 개재되며, 공기/기체/진공의 유전율은 실리콘 산화물보다 낮기에, 비트 라인(BL)과 스토리지 노드 콘택(BC) 사이의 기생 정전 용량을 감소시킬 수 있다. 또한, 하부 전극들(210)의 표면에 지지 패턴들(310, 320)과 하부 전극들(210)을 연결시키는 연결 패턴들(214)이 제공됨에 따라, 하부 전극들(210)은 지지 패턴들(310, 320)에 의해 견고하게 지지될 수 있다.
이상, 첨부된 도면들을 참조하여 본 발명의 실시예들을 설명하였지만, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 그러므로 이상에서 기술한 실시예들은 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해해야만 한다.
100: 반도체 기판
210: 하부 전극
212: 기둥부 214: 연결 패턴
220: 유전막 230: 상부 전극
310, 320: 지지 패턴
212: 기둥부 214: 연결 패턴
220: 유전막 230: 상부 전극
310, 320: 지지 패턴
Claims (10)
- 반도체 기판 상에 배치되는 복수의 하부 전극들;
상기 하부 전극들의 일 측에서 상기 하부 전극들을 연결하는 지지 패턴; 및
상기 하부 전극들 및 상기 지지 패턴을 덮는 유전막을 포함하되,
상기 복수의 하부 전극들 각각은:
상기 반도체 기판의 상면에 수직한 일 방향으로 연장되는 기둥부; 및
상기 기둥부의 일 측면 상으로 돌출되어 상기 지지 패턴과 접하는 돌출부;
를 포함하고,
상기 기둥부는 도전 물질을 포함하고,
상기 돌출부는 상기 기둥부와 동일한 상기 도전 물질을 포함하되, 상기 도전 물질에 불순물이 도핑된 반도체 장치.
- 제 1 항에 있어서,
상기 돌출부와 상기 지지 패턴 사이의 경계면 상에서, 상기 돌출부의 상기 일 방향의 폭은 상기 지지 패턴의 상기 일 방향의 폭과 동일한 반도체 장치. - 제 1 항에 있어서,
상기 돌출부의 상기 일 방향의 폭은 상기 기둥부의 상기 일 측면으로부터 상기 지지 패턴을 향할수록 작아지는 반도체 장치. - 제 1 항에 있어서,
상기 돌출부 내에서 상기 불순물의 함유량은 상기 돌출부와 상기 지지 패턴 사이의 경계면으로부터 상기 기둥부를 향할수록 작아지는 반도체 장치. - 제 1 항에 있어서,
상기 돌출부 내에서 상기 불순물의 함유량은 3atomic% 내지 50atomic%인 반도체 장치.
- 기판 상에 몰드막과 지지막을 차례로 적층하는 것;
상기 몰드막과 상기 지지막을 관통하여 상기 기판에 인접하고, 도전 물질을 포함하는 기둥 형상의 하부 전극들을 형성하는 것;
상기 지지막을 식각하여 상기 하부 전극들의 측면들과 부분적으로 접하는 지지 패턴을 형성하는 것, 상기 지지 패턴은 상기 몰드막을 노출시키는 지지 홀을 포함하고;
상기 지지홀을 통해 상기 몰드막을 제거하여 상기 하부 전극들의 표면을 노출시키는 것;
상기 하부 전극들에 불순물을 주입하여 상기 하부 전극들을 덮는 도핑막을 형성하는 것;
상기 지지 패턴의 일측에 위치하는 상기 도핑막의 제 1 부분에서 상기 제 2 물질을 제거하는 것, 상기 하부 전극들과 상기 지지 패턴 사이에 위치하는 상기 도핑막의 제 2 부분은 상기 불순물이 잔여하고; 및
상기 제 1 부분을 제거하는 것을 포함하는 반도체 장치의 제조 방법.
- 제 6 항에 있어서,
상기 제 1 부분을 제거하는 공정에서, 상기 도핑막의 제 2 부분은 상기 제 1 부분과 식각 선택성을 갖는 반도체 장치의 제조 방법. - 제 6 항에 있어서,
상기 도핑막의 제 1 부분에서 상기 불순물이 제거된 후,
상기 도핑막의 제 1 부분 내의 결정 결함은 상기 제 2 부분의 결정 결함 및 상기 하부 전극의 결정 결함보다 많은 반도체 장치의 제조 방법. - 제 6 항에 있어서,
상기 제 1 부분이 제거되고 잔여하는 제 2 부분의 폭은 상기 지지 패턴의 폭과 같거나 큰 반도체 장치의 제조 방법.
- 기판 내의 활성 영역을 정의하는 소자분리 패턴;
상기 기판 내에 배치되며, 상기 활성 영역을 가로지르는 워드 라인;
상기 워드 라인의 일 측에서 상기 활성 영역 내에 배치되는 제 1 불순물 영역;
상기 워드 라인의 타 측에서 상기 활성 영역 내에 배치되는 제 2 불순물 영역;
상기 제 1 불순물 영역과 연결되며, 상기 기판을 가로지르는 비트 라인들;
상기 제 2 불순물 영역과 연결되는 하부 전극 콘택;
상기 하부 전극 콘택 상의 하부 전극들;
상기 하부 전극들의 일 측면 상에서 상기 하부 전극들을 연결하는 지지 패턴;
상기 하부 전극들과 상기 지지 패턴 사이에 개재되는 연결 패턴들; 및
상기 하부 전극들 및 상기 지지 패턴을 덮는 유전막을 포함하되,
상기 연결 패턴들과 상기 지지 패턴의 경계면 상에서, 상기 연결 패턴들의 폭은 상기 지지 패턴의 폭과 동일하고,
상기 하부 전극들과 상기 연결 패턴들은 동일한 물질로 이루어진 일체를 구성하는 반도체 장치.
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