KR20230018830A - 서포터 구조체를 갖는 반도체 소자 - Google Patents

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KR20230018830A
KR20230018830A KR1020210100794A KR20210100794A KR20230018830A KR 20230018830 A KR20230018830 A KR 20230018830A KR 1020210100794 A KR1020210100794 A KR 1020210100794A KR 20210100794 A KR20210100794 A KR 20210100794A KR 20230018830 A KR20230018830 A KR 20230018830A
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Abstract

반도체 소자는 하부 전극들; 상기 하부 전극들을 서로 연결하는 제1 서포터 패턴들 및 상기 제1 서포터 패턴들 사이의 제1 오픈 영역을 포함하는 제1 서포터 구조체, 상기 제1 서포터 패턴들은 서로 이격되어 배치되고 상기 제1 오픈 영역은 상기 제1 서포터 패턴들 사이에서 수평 방향으로 연장되며; 상기 제1 서포터 구조체 및 상기 하부 전극을 덮는 유전층; 및 상기 유전층 상에 배치되는 상부 전극을 포함한다. 인접하는 상기 제1 서포터 패턴들 사이의 거리는 상기 하부 전극들의 피치보다 작거나 같다.

Description

서포터 구조체를 갖는 반도체 소자{SEMICONDUCTOR DEVICES HAVING SUPPORTER STRUCTURES}
본 개시의 기술적 사상은 서포터 구조체를 갖는 반도체 소자에 관한 것이다.
반도체 소자의 고집적화 및 소형화 요구에 따라 반도체 소자의 커패시터의 크기 또한 미세화 되고 있다. 이에 따라, 미세한 패턴 내에 배치되는 커패시터가 소정의 캐패시턴스를 확보하기 위해 고종횡비를 갖는 하부 전극이 요구된다. 따라서, 공정 중에 하부 전극의 쓰러짐을 방지하기 위해 하부 전극을 지지하는 서포터가 필요하다.
본 개시의 기술적 사상의 실시 예들에 따른 과제는 서포터 패턴 및 서포터 패턴 사이에서 연장되는 오픈 영역을 갖는 서포터 구조체를 포함하는 반도체 소자를 제공하는데 있다.
본 개시의 실시 예들에 따른 반도체 소자는 하부 전극들; 상기 하부 전극들을 서로 연결하는 제1 서포터 패턴들 및 상기 제1 서포터 패턴들 사이의 제1 오픈 영역을 포함하는 제1 서포터 구조체, 상기 제1 서포터 패턴들은 서로 이격되어 배치되고 상기 제1 오픈 영역은 상기 제1 서포터 패턴들 사이에서 수평 방향으로 연장되며; 상기 제1 서포터 구조체 및 상기 하부 전극을 덮는 유전층; 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 인접하는 상기 제1 서포터 패턴들 사이의 거리는 상기 하부 전극들의 피치보다 작거나 같을 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 셀 영역 및 주변 회로 영역을 포함하는 기판; 상기 셀 영역에서 상기 기판 상에 배치되는 하부 전극들; 상기 하부 전극들을 서로 연결하는 제1 서포터 패턴들, 상기 제1 서포터 패턴들 사이의 제1 오픈 영역 및 상기 셀 영역의 가장자리에 배치되는 댐 구조체들을 포함하는 제1 서포터 구조체, 상기 제1 오픈 영역은 상기 제1 서포터 패턴들 사이에서 수평 방향으로 연장되며 상기 댐 구조체들은 서로 이격되어 배치되고; 상기 제1 서포터 구조체 및 상기 하부 전극을 덮는 유전층; 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 인접하는 상기 제1 서포터 패턴들 사이의 거리는 상기 하부 전극들의 피치보다 작거나 같을 수 있다.
본 개시의 실시 예들에 따른 반도체 소자는 랜딩 패드들 상의 하부 전극들, 상기 하부 전극들은 허니컴 구조로 배치되며; 상기 하부 전극들을 서로 연결하는 제1 서포터 패턴들 및 상기 제1 서포터 패턴들 사이의 제1 오픈 영역을 포함하는 제1 서포터 구조체, 상기 제1 서포터 패턴들은 서로 이격되어 배치되고 상기 제1 오픈 영역은 상기 제1 서포터 패턴들 사이에서 수평 방향으로 연장되며; 상기 하부 전극들을 서로 연결하는 서포터 플레이트 및 상기 서포터 플레이트의 내부에 형성된 오픈 홀들을 포함하는 제2 서포터 구조체, 상기 제2 서포터 구조체는 상기 제1 서포터 구조체 상에 배치되고 상기 제2 서포터 구조체의 상면은 상기 하부 전극들의 상면과 동일한 레벨에 위치하며; 상기 제1 서포터 구조체, 상기 제2 서포터 구조체 및 상기 하부 전극을 덮는 유전층; 및 상기 유전층 상에 배치되는 상부 전극을 포함할 수 있다. 인접하는 상기 제1 서포터 패턴들 사이의 거리는 상기 하부 전극들의 피치보다 작거나 같을 수 있다. 상기 제2 서포터 구조체의 두께는 상기 제1 서포터 구조체의 두께보다 클 수 있다. 상기 오픈 홀들은 서로 이격되어 배치되고 상기 서포터 플레이트는 상기 오픈 홀들 사이에서 수평 방향으로 연장될 수 있다.
본 개시의 실시 예들에 따르면 반도체 소자는 개구율이 큰 서포터 구조체를 포함하여 소자의 신뢰성 및 생산성을 확보할 수 있다.
도 1a은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다.
도 1b는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 수직 단면도이다.
도 1c는 도 1b에 도시된 반도체 소자의 선 III-III'을 따른 평면도이다.
도 2는 도 1a 및 도 1c에 도시된 서포터 구조체들의 일부 확대도들이다.
도 3a 내지 도 15는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다.
도 16은 본 개시의 실시 예들에 따른 반도체 소자의 평면도이다.
도 17 및 도 18는 본 개시의 실시 예들에 따른 서포터 구조체들의 평면도들이다.
도 19 및 도 20은 본 개시의 실시 예들에 따른 반도체 소자들의 수직 단면도들이다.
도 21은 본 개시의 일 실시 예에 따른 반도체 소자의 평면 레이아웃이다.
도 22는 본 개시의 일 실시 예에 따른 서포터 구조체들의 사시도들이다.
도 23은 도 22에 도시된 서포터 구조체의 일부 확대도이다.
도 24는 도 23에 도시된 서포터 구조체의 수직 단면도이다.
도 1a은 본 개시의 일 실시 예에 따른 반도체 소자의 평면도이다. 도 1b는 도 1에 도시된 반도체 소자의 선 I-I'을 따른 수직 단면도이다. 도 1c는 도 1b에 도시된 반도체 소자의 선 III-III'을 따른 평면도이다. 도 1a는 도 1b에 도시된 반도체 소자의 선 II-II'을 따른 수직 단면도이다.
도 1a 내지 도 1c를 참조하면, 반도체 소자(100)는 랜딩 패드(102), 절연 구조물(104), 식각 저지층(106), 제1 서포터 구조체(120), 제2 서포터 구조체(150), 하부 전극(160), 유전층(162) 및 상부 전극(164)을 포함할 수 있다.
랜딩 패드들(102)은 절연 구조물들(104) 사이에 배치될 수 있다. 랜딩 패드들(102)의 상면은 절연 구조물(104)의 상면과 동일한 레벨에 위치할 수 있다. 그러나, 이에 제한되지 않으며, 일 실시예에서 랜딩 패드(102)의 상면은 절연 구조물(104)의 상면보다 낮은 레벨에 위치할 수 있다. 랜딩 패드(102)의 상면은 하부 전극(160)의 하면과 접할 수 있으며, 랜딩 패드(102)는 하부 전극(160)과 전기적으로 연결될 수 있다. 절연 구조물(104)은 랜딩 패드들(102)을 전기적으로 절연시킬 수 있다. 일 실시 예에서 랜딩 패드(102)는 텅스텐과 같은 도전성 물질을 포함할 수 있다. 절연 구조물(104)은 실리콘 산화물과 같은 절연 물질을 포함할 수 있다.
식각 저지층(106)은 절연 구조물(104) 상에 배치될 수 있다. 일 실시 예에서, 식각 저지층(106)은 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다. 식각 저지층(106)은 습식 식각 공정시 식각액이 하부 전극(160)의 아래로 흘러 들어가는 것을 방지하여 절연 구조물(104)이 식각 되는 것을 방지할 수 있다.
제1 서포터 구조체(120) 및 제2 서포터 구조체(150)는 하부 전극들(160) 사이에 배치될 수 있다. 제1 서포터 구조체(120) 및 제2 서포터 구조체(150)는 수직 방향으로 서로 이격되어 배치될 수 있으며, 제2 서포터 구조체(150)는 제1 서포터 구조체(120) 상에 배치될 수 있다. 제2 서포터 구조체(150)의 상면은 하부 전극(160)의 상면과 동일한 레벨에 위치할 수 있다. 제1 서포터 구조체(120) 및 제2 서포터 구조체(150)는 하부 전극들(160)을 서로 연결하여 지지할 수 있다. 제1 서포터 구조체(120) 및 제2 서포터 구조체(150)는 절연 물질을 포함할 수 있으며, 예를 들어 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
도 1a에 도시된 바와 같이, 제1 서포터 구조체(120)는 일정한 간격으로 배치된 서포터 패턴들(122) 및 상기 서포터 패턴들(122) 사이의 오픈 영역(124)을 포함할 수 있다. 서포터 패턴들(122)은 서로 이격되어 배치될 수 있으며, 오픈 영역(124)은 서포터 패턴들(122) 사이에서 수평 방향으로 연장될 수 있다. 각 서포터 패턴(122)은 오픈 영역(124)에 의해 둘러싸일 수 있다. 일 실시 예에서, 서포터 패턴들(122)은 7개의 하부 전극들(160)과 접할 수 있다. 예를 들어, 각 서포터 패턴(122)은 6개의 하부 전극들(160)과 부분적으로 접할 수 있으며, 하나의 하부 전극(160)을 둘러쌀 수 있다. 일부 실시 예들에서, 서포터 패턴(122)은 3개, 4개 또는 그보다 많은 개수의 하부 전극(160)과 접할 수 있다. 일 실시 예에서, 인접하는 서포터 패턴(122) 사이의 거리는 하부 전극들(160)의 피치보다 작거나 같을 수 있다. 서포터 패턴(122)의 측면은 하부 전극(160)과 접할 수 있으며, 라운드질 수 있다. 예를 들어, 오픈 영역(124)에 노출되는 서포터 패턴(122)의 측면은 오목할 수 있으며, 함입된 형상을 가질 수 있다.
제2 서포터 구조체(150)의 두께는 제1 서포터 구조체(120)의 두께보다 클 수 있다. 도 1c에 도시된 바와 같이, 제2 서포터 구조체(150)는 판 형상의 서포터 플레이트(152) 및 서포터 플레이트(152) 내부에 형성된 오픈 홀들(OP)을 포함할 수 있다. 오픈 홀들(OP)은 일정한 간격으로 배치될 수 있다. 예를 들어, 오픈 홀들(OP)은 제2 수평 방향(D2)을 따라 열들(column)을 이루며 배열될 수 있으며, 인접하는 각 열들의 오픈 홀들(OP)은 서로 제1 수평 방향(D1)으로 어긋나게 배치될 수 있다. 오픈 홀(OP)은 인접하는 3개의 하부 전극들(160)을 부분적으로 노출시킬 수 있다. 오픈 홀들(OP)은 서로 이격되어 배치될 수 있으며, 서포터 플레이트(152)는 오픈 홀들(OP) 사이에서 수평 방향으로 연장될 수 있다.
상술한 바와 같이, 하부 전극들(160)은 각각 랜딩 패드들(102) 상에 배치될 수 있다. 하부 전극(160)은 랜딩 패드(102)와 전기적으로 연결될 수 있다. 도 1a을 참조하면, 상방에서 본 평면도에서 하부 전극들(160)은 일정한 간격으로 배치될 수 있다. 일 실시예에서, 하부 전극들(160)은 육각형의 중심 및 각 꼭지점들에 배치되는 허니컴(honeycomb) 구조를 가질 수 있다. 제1 수평 방향(D1)으로 인접한 하부 전극들(160)의 중심 사이의 거리는 3.0F일 수 있다. 여기에서 F는 최소 리소그라피 피쳐 사이즈(minimum lithographic feature size)를 의미할 수 있다. 여기에서 하부 전극(160)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시예에서, 하부 전극(160)은 TiN을 포함할 수 있다. 일 실시예에서, 하부 전극(160)은 필러 형상을 가질 수 있으나, 이에 제한되지 않는다.
유전층(162)은 하부 전극(160)과 상부 전극(164) 사이에 배치될 수 있다. 예를 들어, 식각 저지층(106), 제1 서포터 구조체(120), 제2 서포터 구조체(150) 및 하부 전극(160)의 표면에 컨포멀하게 배치될 수 있다. 유전층(162)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다.
상부 전극(164)은 유전층(162) 상에 배치될 수 있다. 상부 전극(164)은 제1 서포터 구조체(120)의 오픈 영역(124) 및 제2 서포터 구조체(150)의 오픈 홀들(OP)을 채울 수 있다. 상부 전극(164)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 일 실시예에서, 상부 전극(164)은 TiN을 포함할 수 있다.
도 2는 도 1a 및 도 1c에 도시된 서포터 구조체들의 일부 확대도들이다.
도 2를 참조하면, 유전층(162)은 제1 서포터 구조체(120)의 서포터 패턴(122) 및 하부 전극(160)을 둘러쌀 수 있다. 예를 들어, 오픈 영역(124)에 의해 노출되는 서포터 패턴(122)의 측면 및 상기 서포터 패턴(122)과 접하는 하부 전극들(160)의 측면을 따라 연장될 수 있다. 서포터 패턴(122)의 내부에 배치되는 하부 전극(160)은 유전층(162)과 접하지 않을 수 있다. 예를 들어, 도 1b를 참조하면, 제1 서포터 구조체(120)와 동일한 수직 레벨에서 서포터 패턴(122)에 의해 둘러싸이는 하부 전극(160)은 유전층(162)과 접하지 않을 수 있다.
일 실시 예에서, 서포터 패턴(122)의 외주에 배치되는 하부 전극(160)과 서포터 패턴(122)의 측면은 둔각으로 접할 수 있다. 예를 들어, 하부 전극(160)의 측면과 서포터 패턴(122)의 측면 사이의 각도(θ)(예를 들어, 서포터 패턴(122)과 하부 전극(160)이 만나는 지점에서, 하부 전극(160)의 접선과 서포터 패턴(122)의 접선 사이의 각도)는 90도보다 클 수 있다. 따라서, 후술되는 유전층(162) 형성 공정에서, 유전층(162)은 보다 균일하게 증착될 수 있다.
평면도에서, 유전층(162)은 제2 서포터 구조체(150)의 오픈 홀(OP)의 내부에 배치될 수 있다. 예를 들어, 평면도에서, 유전층(162)은 오픈 홀(OP)에 의해 노출되는 하부 전극들(160)의 측면 및 서포터 플레이트(152)의 내벽을 덮을 수 있다. 일 실시 예에서, 오픈 홀(OP)에 의해 노출되는 하부 전극(160)과 오픈 홀(OP)의 내벽은 예각으로 접할 수 있다.
오픈 홀(OP)은 서포터 플레이트(152)에 의해 둘러싸이는 반면 서포터 패턴(122)은 오픈 영역(124)에 의해 둘러싸이므로, 제1 서포터 구조체(120)의 개구율(open ratio)은 제2 서포터 구조체(150)의 개구율보다 클 수 있다. 따라서, 본 개시의 반도체 소자(100)는 서포터 패턴(122) 및 오픈 영역(124)을 포함하는 제1 서포터 구조체(120)를 구비함으로써, 개구율을 더 증가시킬 수 있다. 또한, 반도체 소자(100)의 산포가 개선될 수 있으며, 신뢰성 및 생산성을 확보할 수 있다.
도 3a 내지 도 15는 본 개시의 일 실시 예에 따른 반도체 소자의 제조 방법을 설명하기 위해 공정 순서에 따라 도시된 평면도 및 수직 단면도들이다. 구체적으로, 도 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 10a는 도 1a에 대응하는 평면도들이며, 도 3b, 4b, 5b, 6b, 7b, 8b, 9b 및 10b는 각각 도 3a, 4a, 5a, 6a, 7a, 8a, 9a 및 10a의 선 I-I'을 따른 수직 단면도들이며, 도 11 내지 도 15는 수직 단면도들이다.
도 3a 및 도 3b를 참조하면, 랜딩 패드(102) 및 절연 구조물(104)이 제공될 수 있다. 랜딩 패드들(102) 사이에 절연 구조물(104)이 배치될 수 있다. 랜딩 패드(102)는 도전성 물질을 포함할 수 있다. 예를 들어, 랜딩 패드(102)는 도핑된 폴리실리콘과 같은 도핑된 반도체 물질, WSi2와 같은 금속-반도체 화합물, TiN, TaN 과 같은 금속질화물 또는 Ti, W, Ta 과 같은 금속을 포함할 수 있다. 절연 구조물(104)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
랜딩 패드(102) 및 절연 구조물(104) 상에 식각 저지층(106), 제1 몰드층(110) 및 제1 서포터층(120a)이 순차적으로 적층될 수 있다. 식각 저지층(106)은 랜딩 패드(102) 및 절연 구조물(104)을 덮을 수 있다.
식각 저지층(106)은 제1 몰드층(110)에 대하여 식각 선택비를 갖는 물질을 포함할 수 있다. 일 실시 예에서, 식각 저지층(106)은 실리콘 질화물을 포함할 수 있다. 제1 몰드층(110)은 제1 서포터층(120a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제1 몰드층(110)은 실리콘 산화물을 포함할 수 있으며, 제1 서포터층(120a)은 실리콘 질화물을 포함할 수 있다.
도 4a 및 도 4b를 참조하면, 제1 서포터층(120a) 상에 마스크층(130), 식각 저지층(132) 및 포토 레지스트(134)가 적층될 수 있다. 마스크층(130)은 제1 서포터층(120a)은 전부 덮을 수 있으며, 식각 저지층(132)은 마스크층(130)을 전부 덮을 수 있다. 포토 레지스트(134)는 식각 저지층(132)의 일부를 노출시킬 수 있다. 예를 들어, 포토 레지스트(134)는 일정한 간격으로 배치된 원형 구조물들을 포함하도록 패터닝될 수 있다. 상기 원형 구조물들은 허니컴 구조로 배치될 수 있으며, 포토 레지스트(134)는 후술되는 서포터 패턴(122)이 배치되는 영역을 정의할 수 있다. 포토 레지스트(134)를 패터닝할 때 식각 저지층(132)은 마스크층(130)이 식각되는 것을 방지할 수 있다. 일 실시 예에서, 마스크층(130)은 ACL(amorphous carbon layer)을 포함할 수 있으며, 식각 저지층(132)은 SiON을 포함할 수 있다.
도 5a 및 도 5b를 참조하면, 포토 레지스트(134)를 식각 마스크로 하는 이방성 식각 공정에 의해 마스크층(130)이 패터닝될 수 있다. 패터닝된 마스크층(130)은 제1 서포터층(120a)의 일부를 노출시킬 수 있다. 예를 들어, 마스크층(130)은 일정한 간격으로 배치된 원형 구조물들을 포함하도록 패터닝될 수 있다. 마스크층(130)이 패터닝된 후, 마스크층(130) 상의 식각 저지층(132) 및 포토 레지스트(134)가 제거될 수 있다.
도 6a 및 도 6b를 참조하면, 마스크 스페이서(136)가 형성될 수 있다. 마스크 스페이서(136)는 도 6a 및 도 6b의 결과물 상에 희생 물질을 컨포멀하게 증착한 후, 상기 희생 물질을 이방성 식각하여 형성될 수 있다. 예를 들어, 마스크 스페이서(136)는 마스크층(130)에 의해 노출된 제1 서포터층(120a) 상에 배치될 수 있으며, 마스크층(130)의 측면에 배치될 수 있다. 일 실시 예에서, 마스크 스페이서(136)는 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물을 포함할 수 있다. 예를 들어, 마스크 스페이서(136)는 실리콘 산화물을 포함할 수 있다. 마스크 스페이서(136) 형성 공정은 선택 사항이며, 일부 실시 예들에서 생략될 수 있다.
도 7a 및 도 7b를 참조하면, 마스크층(130) 및 마스크 스페이서(136)를 식각 마스크로 하는 이방성 식각 공정에 의해 제1 서포터층(120a)이 패터닝되어 제1 서포터 구조체(120)가 형성될 수 있다. 제1 서포터 구조체(120)는 제1 몰드층(110)의 일부를 노출시킬 수 있다. 예를 들어, 제1 서포터 구조체(120)는 일정한 간격으로 배치된 원형의 서포터 패턴들(122)을 포함하도록 패터닝될 수 있다. 제1 서포터 구조체(120)는 또한 서포터 패턴들(122) 사이의 오픈 영역(124)을 포함할 수 있다. 오픈 영역(124)은 서포터 패턴들(122) 사이의 공간을 의미할 수 있으며, 서포터 패턴들(122)은 오픈 영역(124)에 둘러싸일 수 있다. 패터닝 공정 후에, 제1 서포터층(120a) 상의 마스크층(130) 및 마스크 스페이서(136)가 제거될 수 있다.
도 8a 및 도 8b를 참조하면, 도 7a 및 도 7b의 결과물 상에 제2 몰드층(140) 및 제2 서포터층(150a)이 증착될 수 있다. 제2 몰드층(140)은 서포터 패턴(122)을 덮을 수 있다. 예를 들어, 제2 몰드층(140)은 서포터 패턴(122)의 상면에 배치될 수 있으며, 오픈 영역(124)을 채울 수 있다. 제2 서포터층(150a)은 제2 몰드층(140) 상에 배치될 수 있다. 제2 서포터층(150a)의 두께는 제1 서포터 구조체(120)의 두께보다 클 수 있다. 제2 몰드층(140)은 제2 서포터층(150a)과 식각 선택비를 갖는 물질을 포함할 수 있다. 예를 들어, 제2 몰드층(140)은 실리콘 산화물을 포함할 수 있으며, 제2 서포터층(150a)은 실리콘 질화물을 포함할 수 있다.
도 9a 및 도 9b를 참조하면, 식각 저지층(106), 제1 몰드층(110), 제1 서포터층(120a), 제2 몰드층(140) 및 제2 서포터층(150a)을 수직으로 관통하는 관통 홀(H)이 형성될 수 있다.
관통 홀(H)은 일정한 수평 폭을 가질 수 있으며, 일부 실시 예에서 관통 홀(H)은 상부에서 하부로 갈수록 수평 폭이 좁아지는 테이퍼 형상을 가질 수 있다. 관통 홀(H)은 건식 식각 공정에 의해 형성될 수 있으며, 예를 들어, 제2 서포터층(150a), 제2 몰드층(140), 제1 서포터층(120a), 및 제1 몰드층(110)이 순차적으로 이방성 식각된 후에, 랜딩 패드(102)가 노출되도록 식각 저지층(106)이 일부 제거될 수 있다.
도 10a 및 도 10b를 참조하면, 관통 홀(H)의 내부에 하부 전극(160)이 형성될 수 있다. 하부 전극(160)은 화학 기상 증착(chemical vapor deposition; CVD), 원자층 증착(atomic layer deposition; ALD) 또는 PEALD(plasma enhanced ALD) 등의 공정으로 형성될 수 있다. 하부 전극(160)은 Ti, W, Ni, Co 과 같은 금속 또는 TiN, TiSiN, TiAlN, TaN, TaSiN, WN 등의 금속 질화물을 포함할 수 있다. 하부 전극(160) 형성 후 평탄화 공정이 진행될 수 있다.
평면도에서 하부 전극들(160)은 일정한 간격으로 배치될 수 있다. 일 실시 예에서, 하부 전극들(160)은 육각형의 중심 및 각 꼭지점들에 배치되는 허니컴(honeycomb) 구조를 가질 수 있다. 제1 수평 방향(D1)으로 인접한 하부 전극들(160)의 중심 사이의 거리는 3.0F일 수 있다. 일 실시예에서, 하부 전극(160)은 필러 형상을 가질 수 있으나, 이에 제한되지 않는다. 실시 예들에서, 하부 전극(160)은 실린더 형상 또는 필러 형상과 실린더 형상이 조합된 하이브리드 형상을 가질 수 있다.
하부 전극들(160)은 서포터 패턴들(122)을 관통할 수 있으며, 평면도에서 하부 전극들(160)은 서포터 패턴들(122)과 접할 수 있다. 서포터 패턴들(122)은 오픈 영역(124)을 사이에 두고 서로 이격되어 배치될 수 있으며, 일 실시 예에서 각 서포터 패턴(122)은 7개의 하부 전극(160)의 측면들과 접할 수 있다. 예를 들어, 각 서포터 패턴(122)에 대해 6개의 하부 전극들(160)이 부분적으로 접할 수 있으며, 하나의 하부 전극(160)이 서포터 패턴(122)에 둘러싸일 수 있다. 즉, 6개의 하부 전극들(160)이 서포터 패턴(122)의 외주를 따라 배치되며, 하나의 하부 전극(160)이 서포터 패턴(122)의 중심에 배치될 수 있다. 서포터 패턴(122)의 외주에 배치되는 6개의 하부 전극들(160)은 오픈 영역(124)에 노출될 수 있다.
인접하는 서포터 패턴(122) 사이의 거리는 하부 전극들(160)의 피치보다 작거나 같을 수 있다. 예를 들어, 인접하는 서포터 패턴(122)의 측면들 사이의 거리, 또는 인접하는 서포터 패턴(122)의 측면 사이에서 오픈 영역(124)의 수평 폭은 인접하는 하부 전극들(160)의 중심 사이의 거리보다 작거나 같을 수 있다.
도 11을 참조하면, 제2 서포터층(150a) 및 하부 전극(160) 상에 마스크층(170)이 형성될 수 있다. 마스크층(170)은 제2 서포터층(150a)을 부분적으로 노출시키도록 패터닝될 수 있다. 일 실시 예에서, 마스크층(170)은 ACL을 포함할 수 있다.
도 12를 참조하면, 마스크층(170)에 의해 노출된 제2 서포터층(150a)의 부분이 이방성 식각 공정에 의해 제거될 수 있다. 제2 서포터층(150a)이 상기 식각 공정에 의해 패터닝되어 제2 서포터 구조체(150)가 형성될 수 있다. 제2 서포터 구조체(150)는 판 형상의 서포터 플레이트(152) 및 서포터 플레이트(152) 내부에 형성된 오픈 홀들(OP)을 포함할 수 있다. 오픈 홀들(OP)은 서로 인접하는 하부 전극들(160) 사이에 위치할 수 있다.
도 13을 참조하면, 제2 몰드층(140) 및 마스크층(170)이 제거될 수 있다. 우선, 등방성 식각 공정에 의해 제2 몰드층(140)이 선택적으로 제거될 수 있다. 제2 몰드층(140)과 식각 선택비를 갖는 제1 서포터 구조체(120), 제2 서포터 구조체(150) 및 하부 전극(160)은 제거되지 않을 수 있다. 제2 몰드층(140) 제거 공정에서, 제1 몰드층(110)이 부분적으로 식각될 수 있으며 제1 서포터 구조체(120)의 하면이 노출될 수 있다. 제2 몰드층(140)이 제거되어 하부 전극들(160) 사이 및 제1 서포터 구조체(120)와 제2 서포터 구조체(150) 사이에 보이드(V)가 형성될 수 있다.
제2 몰드층(140)이 제거된 후, 마스크층(170)이 제거될 수 있다. 예를 들어, 마스크층(170)은 애싱 공정에 의해 제거될 수 있다. 마스크층(170) 제거 공정에서, 제1 서포터 구조체(120)가 부분적으로 식각될 수 있다. 예를 들어, 오픈 영역(124)에 의해 노출되는 서포터 패턴(122)의 측면이 애싱 공정에서 부분적으로 산화되고, 마스크층(170) 제거 시에 부분적으로 제거될 수 있다. 따라서, 도 1a에 도시된 바와 같이, 서포터 패턴(122)의 측면은 오목하게 형성될 수 있다.
도 14를 참조하면, 제1 몰드층(110)이 등방성 식각 공정에 의해 선택적으로 제거될 수 있다. 제1 몰드층(110)과 식각 선택비를 갖는 제1 서포터 구조체(120), 제2 서포터 구조체(150) 및 하부 전극(160)은 식각되지 않을 수 있다. 제1 서포터 구조체(120) 및 제2 서포터 구조체(150)의 상면들 및 하면들은 보이드(V)에 의해 노출될 수 있다.
도 15를 참조하면, 도 14의 결과물에 유전층(162)이 증착될 수 있다. 유전층(162)은 식각 저지층(106), 하부 전극(160), 제1 서포터 구조체(120) 및 제2 서포터 구조체(150)의 표면을 따라 컨포멀하게 형성될 수 있다. 유전층(162)은 HfO2, ZrO2, Al2O3, La2O3, Ta2O3 및 TiO2와 같은 금속 산화물, SrTiO3(STO), BaTiO3, PZT, PLZT와 같은 페로브스카이트(perovskite) 구조의 유전 물질 또는 이들의 조합을 포함할 수 있다. 유전층(162)은 CVD, ALD 등의 공정을 통하여 형성될 수 있다.
다시 도 1a 내지 도 1c를 참조하면, 유전층(162) 상에 상부 전극(164)이 형성될 수 있어 반도체 소자(100)가 형성될 수 있다.. 상부 전극(164)은 보이드(V)를 채울 수 있으며 하부 전극들(160)을 덮을 수 있다. 또한, 상부 전극(164)은 제1 서포터 구조체(120)의 오픈 영역(124) 및 제2 서포터 구조체(150)의 오픈 홀(OP)을 채울 수 있다.
상술한 바와 같이, 제1 서포터 구조체(120)는 오픈 영역(124)에 둘러싸이는 서포터 패턴들(122)을 가지므로 제2 서포터 구조체(150)보다 더 큰 개구율(open ratio)을 가질 수 있다. 따라서, 유전층(162) 및 상부 전극(164)이 보다 균일하게 증착될 수 있다.
도 16은 본 개시의 실시 예들에 따른 반도체 소자의 평면도이다. 도 17 및 도 18는 본 개시의 실시 예들에 따른 서포터 구조체들의 평면도들이다. 도 17은 도 16에 도시된 반도체 소자의 제1 서포터 구조체(120)와 제2 서포터 구조체(150)의 평면도이다.
도 16 및 도 17을 참조하면, 반도체 소자(200)는 하부 전극들(160)을 지지하는 제2 서포터 구조체(220)를 포함할 수 있다. 일 실시 예에서, 제2 서포터 구조체(220)는 일정한 간격으로 배치된 서포터 패턴들(222) 및 상기 서포터 패턴들(222) 사이의 오픈 영역(224)을 포함할 수 있다. 제2 서포터 구조체(220)는 제1 서포터 구조체(120)와 유사한 구조를 가질 수 있다. 예를 들어, 제2 서포터 구조체(220)의 서포터 패턴(222)은 오픈 영역(224)에 의해 둘러싸일 수 있다. 각 서포터 패턴(222)은 6개의 하부 전극들(160)과 부분적으로 접할 수 있으며, 하나의 하부 전극(160)을 둘러쌀 수 있다. 서포터 패턴(222)의 측면은 하부 전극(160)과 접할 수 있으며 오목할 수 있다.
도 17을 참조하면, 서포터 패턴(122) 및 상기 서포터 패턴(122) 상에 배치되는 서포터 패턴(222)은 수직 방향으로 서로 정렬되지 않을 수 있다. 예를 들어, 서포터 패턴(122)은 서포터 패턴(222)과 부분적으로 중첩될 수 있다. 서포터 패턴(122)은 또한 서포터 패턴(222)과 하부 전극들(160)을 공유할 수 있다. 예를 들어, 서포터 패턴(122)은 그 외주에 배치된 2개의 하부 전극(160)을 서포터 패턴(222)과 공유할 수 있다. 따라서, 서포터 패턴(122) 및 서포터 패턴(222)은 12개의 하부 전극들(160)을 서로 연결하여 지지할 수 있다. 이와 같이, 서포터 패턴들(122, 222)을 부분적으로 중첩하게 배치함으로써, 하부 전극(160)의 쓰러짐 및 구부러짐을 방지할 수 있다.
도 18을 참조하면, 반도체 소자(300)는 하부 전극들(160)을 지지하는 서포터 패턴(322)을 포함할 수 있다. 일 실시 예에서, 서포터 패턴(122)은 서포터 패턴(322)과 하부 전극들(160)을 공유할 수 있다. 예를 들어, 서포터 패턴(122)은 그 외주에 배치된 3개의 하부 전극(160) 및 그 내부에 배치된 1개의 하부 전극(160)을 서포터 패턴(322)과 공유할 수 있다. 따라서, 서포터 패턴(122) 및 서포터 패턴(322)은 10개의 하부 전극들(160)을 서로 연결하여 지지할 수 있다.
도 19 및 도 20은 본 개시의 실시 예들에 따른 반도체 소자들의 수직 단면도들이다.
도 19를 참조하면, 반도체 소자(400)는 하부 전극들(160)을 지지하는 제3 서포터 구조체(420)를 더 포함할 수 있다. 제3 서포터 구조체(420)는 제1 서포터 구조체(120) 상에 배치될 수 있으며 제2 서포터 구조체(150) 아래에 배치될 수 있다. 제3 서포터 구조체(420)의 두께는 제2 서포터 구조체(150)의 두께보다 작을 수 있다. 예를 들어, 제3 서포터 구조체(420)의 두께는 제1 서포터 구조체(120)의 두께와 동일할 수 있으나, 이에 제한되지 않는다. 일 실시 예에서, 제3 서포터 구조체(420)는 제1 서포터 구조체(120)와 동일하게 패터닝될 수 있다. 예를 들어, 제3 서포터 구조체(420)는 서포터 패턴들(422) 및 서포터 패턴들(422) 사이의 오픈 영역(424)을 포함할 수 있다. 제3 서포터 구조체(420)의 서포터 패턴(422)은 도 17 및 도 18을 참조하여 설명한 방식으로 제1 서포터 구조체(120)의 서포터 패턴(122)과 수직으로 중첩될 수 있다.
도 19를 참조하면, 반도체 소자(500)는 하부 전극들(160)을 지지하는 제3 서포터 구조체(550)를 더 포함할 수 있다. 제3 서포터 구조체(550)는 제1 서포터 구조체(120) 상에 배치될 수 있으며 제2 서포터 구조체(150) 아래에 배치될 수 있다. 일 실시 예에서, 제3 서포터 구조체(550)는 제2 서포터 구조체(150)와 동일하게 패터닝될 수 있다. 예를 들어, 제3 서포터 구조체(550)는 서포터 플레이트(552) 및 서포터 플레이트(552) 내부에 형성된 오픈 홀들(OP)을 포함할 수 있다.
도 21은 본 개시의 일 실시 예에 따른 반도체 소자의 평면 레이아웃이다. 도 22는 본 개시의 일 실시 예에 따른 서포터 구조체들의 사시도들이다.
도 21을 참조하면, 반도체 소자(100)는 셀 영역(CA) 및 주변 회로 영역(PA)을 포함할 수 있다. 셀 영역(CA)은 DRAM 소자의 메모리 셀이 배치되는 영역을 지칭할 수 있으며, 주변 회로 영역(PA)은 로우 디코더 및 센스 앰프 등이 배치되는 영역을 의미할 수 있다. 예를 들어, 주변 회로 영역(PA)은 셀 영역(CA)을 둘러쌀 수 있다.
도 22 및 도 23을 참조하면, 제1 서포터 구조체(620)는 서포터 패턴들(622), 오픈 영역(624) 및 댐 구조체들(626)을 포함할 수 있다. 서포터 패턴들(622) 및 오픈 영역(624)은 도 1a를 참조하여 설명된 서포터 패턴들(622) 및 오픈 영역(624)과 동일하거나 유사한 구조를 가질 수 있다. 댐 구조체들(626)은 서포터 패턴들(622)을 둘러싸도록 배치될 수 있다. 예를 들어, 댐 구조체들(626)은 셀 영역(CA)의 가장자리 또는 에지를 따라 배치될 수 있으며, 서포터 패턴들(622)은 셀 영역(CA) 내에 배치될 수 있으며 댐 구조체들(626)에 의해 둘러싸일 수 있다. 또한, 댐 구조체들(626)은 서로 이격되어 배치될 수 있다. 예를 들어, 인접하는 댐 구조체들(626)은 서로 제1 수평 방향(D1) 또는 제2 수평 방향(D2)으로 이격될 수 있으며, 오픈 영역(624)은 댐 구조체들(626) 사이로 연장될 수 있다. 일 실시 예에서, 댐 구조체들(626)은 제1 수평 방향(D1) 및 제2 수평 방향(D2)으로 연장되는 구조체들이 서로 결합된 절곡된 형상을 가질 수 있다. 댐 구조체들(626)이 일체로 형성되어 서포터 패턴들(622)을 둘러싸는 경우, 반도체 소자의 휨에 취약할 우려가 있다. 그러나, 도 22에 도시된 바와 같이 댐 구조체들(626)을 서로 이격되게 배치함으로써 반도체 소자의 불량률을 줄일 수 있다.
제2 서포터 구조체(650)는 서포터 플레이트(652) 및 서포터 플레이트(652) 내부에 형성되는 오픈 홀들(OP)을 포함할 수 있다. 서포터 플레이트(652) 및 오픈 홀들(OP)은 도 1c를 참조하여 설명된 서포터 플레이트(152) 및 오픈 홀들(OP)과 동일하거나 유사한 구조를 가질 수 있다.
도 23은 도 22에 도시된 서포터 구조체의 일부 확대도이다. 도 24는 도 23에 도시된 서포터 구조체의 수직 단면도이다.
도 23을 참조하면, 상술한 바와 같이 제1 서포터 구조체(620)는 서포터 패턴들(622), 오픈 영역(624) 및 댐 구조체들(626)을 포함하며, 오픈 영역(624)은 서포터 패턴들(622)을 둘러싸며 댐 구조체들(626) 사이로 연장될 수 있다. 인접하는 댐 구조체(626) 사이의 거리는 하부 전극들(160)의 피치보다 작거나 같을 수 있다. 예를 들어, 인접하는 댐 구조체들(626)의 측면들 사이의 거리, 또는 인접하는 댐 구조체들(626) 사이에서 오픈 영역(624)의 수평 폭은 인접하는 하부 전극들(160)의 중심 사이의 거리보다 작거나 같을 수 있다. 댐 구조체들(626)은 하부 전극들(160)과 접할 수 있다. 예를 들어, 하부 전극들(160) 중 일부는 댐 구조체(626)와 부분적으로 접하거나 댐 구조체(626)에 둘러싸일 수 있다.
도 24를 참조하면, 반도체 소자(100)는 기판(10), 비트 라인 구조체(20), 게이트 구조체(30), 층간 절연층(40), 콘택 플러그(50), 하부 절연층(52) 및 상부 절연층(60)을 포함할 수 있다.
기판(10)은 셀 영역(CA) 및 주변 회로 영역(PA)을 포함할 수 있다. 기판(10)은 반도체 물질을 포함할 수 있다. 예를 들어, 상기 기판(10)은 실리콘 기판, 게르마늄 기판, 실리콘 게르마늄 기판 또는 SOI (silicon on insulator) 기판일 수 있다.
기판(10)은 소자 분리층(12) 및 영역 분리층(14)을 포함할 수 있다. 소자 분리층(12)은 기판(10)의 상면으로부터 아래로 연장되는 절연층일 수 있으며, 셀 영역(CA) 내에서 활성 영역들을 정의할 수 있다. 예를 들어, 활성 영역들은 소자 분리층(12)에 의해 둘러싸인 기판(10)의 상면의 일부분에 대응할 수 있다. 영역 분리층(14)은 주변 회로 영역(PA)을 정의할 수 있다. 영역 분리층(14)은 기판(10)의 상면으로부터 아래로 연장되는 절연층일 수 있다. 영역 분리층(14)은 활성 영역을 주변 회로 영역(PA) 내의 기판(10)의 부분과 전기적으로 절연시킬 수 있다.
비트 라인 구조체(20)는 기판(10) 상에 배치될 수 있으며, 비트 라인(21), 비트 라인 캡핑층(22) 및 비트 라인 스페이서(23)를 포함할 수 있다. 비트 라인(21)은 TiN, TiSiN, W, 텅스텐 실리사이드, 폴리실리콘 또는 이들의 조합을 포함할 수 있다. 비트 라인 캡핑층(22)은 비트 라인(21)의 상면을 덮을 수 있으며, 실리콘 질화물을 포함할 수 있다.
비트 라인 스페이서들(23)은 비트 라인들(21)의 양 측면에 각각 배치될 수 있다. 일부 비트 라인 스페이서들(23)은 기판(10)의 리세스 내부로 더 연장될 수 있다. 비트 라인 스페이서들(23)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
베리드 콘택(BC)은 비트 라인 구조체들(20) 사이에 배치될 수 있다. 베리드 콘택(BC)의 상면은 비트 라인 캡핑층(22)의 상면보다 낮은 레벨에 위치할 수 있다. 베리드 콘택(BC)은 기판(10)의 내부로 연장될 수 있다. 예를 들어, 베리드 콘택(BC)의 하단은 기판(10)의 상면보다 낮은 레벨에 위치할 수 있으며, 활성 영역과 접할 수 있다. 일 실시 예에서, 베리드 콘택(BC)은 폴리실리콘을 포함할 수 있다.
반도체 소자(100)는 랜딩 패드(102) 및 절연 구조물(104)을 더 포함할 수 있으며, 이들은 도 1b에 도시된 랜딩 패드(102) 및 절연 구조물(104)에 대응할 수 있다. 랜딩 패드(102)는 베리드 콘택(BC) 상에 배치될 수 있다. 예를 들어, 랜딩 패드(102)의 하면은 비트 라인 캡핑층(22)의 상면보다 낮은 레벨에 위치하며 베리드 콘택(BC)과 접할 수 있다. 랜딩 패드(102)는 베리드 콘택(BC)을 통해 활성 영역과 전기적으로 연결될 수 있다.
절연 구조물들(104)은 랜딩 패드들(102) 사이에 배치될 수 있다. 절연 구조물들(104)은 랜딩 패드들(102)을 서로 전기적으로 절연시킬 수 있다. 절연 구조물들(104)은 비트 라인 캡핑층(22)과 접할 수 있다. 절연 구조물(104)의 상면은 랜딩 패드(102)의 상면과 공면을 이룰 수 있다. 일 실시 예에서, 랜딩 패드(102)는 텅스텐을 포함할 수 있으며, 절연 구조물(104)은 실리콘 산화물을 포함할 수 있다.
게이트 구조체(30)는 주변 회로 영역(PA) 내에서, 소자 분리층(12)과 인접하게 배치될 수 있다. 게이트 구조체(30)는 게이트 전극(31), 상기 게이트 전극(31)의 상면을 덮는 게이트 캡핑층(32) 및 상기 게이트 전극(31)의 측면을 덮는 게이트 스페이서(33)를 포함할 수 있다.
층간 절연층(40)은 셀 영역(CA)으로부터 주변 회로 영역(PA)으로 연장될 수 있으며 기판(10) 상에 배치될 수 있다. 층간 절연층(40)은 소자 분리층(12) 및 영역 분리층(14) 상에 배치될 수 있으며, 게이트 구조체(30)를 덮을 수 잇다. 층간 절연층(40)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
콘택 플러그(50)는 주변 회로 영역(PA) 내에 배치될 수 있으며, 게이트 구조체(30)와 인접하게 배치될 수 있다. 콘택 플러그(50)는 층간 절연층(40)을 관통하여 게이트 구조체(30)와 인접한 기판(10)의 활성 영역에 접할 수 잇다.
하부 절연층(52)은 층간 절연층(40) 상에 배치될 수 있으며, 셀 영역(CA)으로부터 주변 회로 영역(PA)으로 연장될 수 있다. 콘택 플러그(50)의 일부는 하부 절연층(52)을 관통할 수 있다. 하부 절연층(52)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
상부 절연층(60)은 주변 회로 영역(PA) 내에서 콘택 플러그(50) 및 하부 절연층(52) 상에 배치될 수 있다. 상부 절연층(60)은 상부 전극(164)과 동일한 레벨에 위치할 수 있다. 상부 절연층(60)은 실리콘 산화물, 실리콘 질화물, 실리콘 산질화물 또는 이들의 조합을 포함할 수 있다.
이상, 첨부된 도면을 참조하여 본 개시에 따른 실시 예들을 설명하였지만, 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자는 본 발명이 그 기술적 사상이나 필수적인 특징을 변경하지 않고서 다른 구체적인 형태로 실시될 수 있다는 것을 이해할 수 있을 것이다. 이상에서 기술한 실시 예는 모든 면에서 예시적인 것이며 한정적이 아닌 것으로 이해하여야 한다.
100 : 반도체 소자 102 : 랜딩 패드
104 : 절연 구조물 106 : 식각 저지층
110 : 제1 몰드층 120 : 제1 서포터 구조체
122 : 서포터 패턴 124 : 오픈 영역
140 : 제2 몰드층 150 : 제2 서포터 구조체
152 : 서포터 플레이트 OP : 오픈 홀
160 : 하부 전극 162 : 유전층
164 : 상부 전극 620 : 제1 서포터 구조체
622 : 서포터 패턴 624 : 오픈 영역
626 : 댐 구조체

Claims (10)

  1. 하부 전극들;
    상기 하부 전극들을 서로 연결하는 제1 서포터 패턴들 및 상기 제1 서포터 패턴들 사이의 제1 오픈 영역을 포함하는 제1 서포터 구조체, 상기 제1 서포터 패턴들은 서로 이격되어 배치되고 상기 제1 오픈 영역은 상기 제1 서포터 패턴들 사이에서 수평 방향으로 연장되며;
    상기 제1 서포터 구조체 및 상기 하부 전극을 덮는 유전층; 및
    상기 유전층 상에 배치되는 상부 전극을 포함하며,
    인접하는 상기 제1 서포터 패턴들 사이의 거리는 상기 하부 전극들의 피치보다 작거나 같은 반도체 소자.
  2. 제1항에 있어서,
    상기 제1 서포터 패턴들 중 적어도 하나는 그 외주에 배치된 6개의 하부 전극들과 부분적으로 접하며, 하나의 하부 전극을 둘러싸는 반도체 소자.
  3. 제2항에 있어서,
    상기 6개의 하부 전극들 중 적어도 하나의 측면과 상기 제1 서포터 패턴들 적어도 하나의 측면 사이의 각도는 90도보다 큰 반도체 소자.
  4. 제1항에 있어서,
    상기 제1 서포터 패턴의 측면은 오목한 반도체 소자.
  5. 제1항에 있어서,
    상기 제1 서포터 구조체 상에 배치되는 제2 서포터 구조체를 더 포함하며,
    상기 제2 서포터 구조체는 상기 하부 전극들을 서로 연결하는 서포터 플레이트 및 상기 서포터 플레이트의 내부에 형성된 오픈 홀들을 포함하며,
    상기 오픈 홀들은 서로 이격되어 배치되고 상기 서포터 플레이트는 상기 오픈 홀들 사이에서 수평 방향으로 연장되는 반도체 소자.
  6. 제1항에 있어서,
    상기 제1 서포터 구조체 상에 배치되는 제2 서포터 구조체를 더 포함하며,
    상기 제2 서포터 구조체는 상기 하부 전극들을 서로 연결하는 제2 서포터 패턴들 및 상기 제2 서포터 패턴들 사이의 제2 오픈 영역을 포함하며,
    상기 제2 서포터 패턴들은 서로 이격되어 배치되고 상기 제2 오픈 영역은 상기 제2 서포터 패턴들 사이에서 수평 방향으로 연장되는 반도체 소자.
  7. 제6항에 있어서,
    상기 제1 서포터 패턴들 중 적어도 하나는 대응하는 상기 제2 서포터 패턴과 부분적으로 중첩되는 반도체 소자.
  8. 셀 영역 및 주변 회로 영역을 포함하는 기판;
    상기 셀 영역에서 상기 기판 상에 배치되는 하부 전극들;
    상기 하부 전극들을 서로 연결하는 제1 서포터 패턴들, 상기 제1 서포터 패턴들 사이의 제1 오픈 영역 및 상기 셀 영역의 가장자리에 배치되는 댐 구조체들을 포함하는 제1 서포터 구조체, 상기 제1 오픈 영역은 상기 제1 서포터 패턴들 사이에서 수평 방향으로 연장되며 상기 댐 구조체들은 서로 이격되어 배치되고;
    상기 제1 서포터 구조체 및 상기 하부 전극을 덮는 유전층; 및
    상기 유전층 상에 배치되는 상부 전극을 포함하며,
    인접하는 상기 제1 서포터 패턴들 사이의 거리는 상기 하부 전극들의 피치보다 작거나 같은 반도체 소자.
  9. 제8항에 있어서,
    상기 제1 오픈 영역은 상기 댐 구조체들 사이로 연장되는 반도체 소자.
  10. 제8항에 있어서,
    상기 댐 구조체들은 상기 제1 서포터 패턴들과 이격되며, 상기 제1 서포터 패턴들을 둘러싸는 반도체 소자.

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