KR20120045461A - 아일랜드형 지지 패턴들을 갖는 반도체 소자 - Google Patents

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KR20120045461A
KR20120045461A KR1020100107011A KR20100107011A KR20120045461A KR 20120045461 A KR20120045461 A KR 20120045461A KR 1020100107011 A KR1020100107011 A KR 1020100107011A KR 20100107011 A KR20100107011 A KR 20100107011A KR 20120045461 A KR20120045461 A KR 20120045461A
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삼성전자주식회사
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    • H10B12/033—Making the capacitor or connections thereto the capacitor extending over the transistor

Abstract

반도체 소자를 제공한다. 본 발명에 의한 반도체 소자는 제1 방향 및 제2 방향을 따라 반복적으로 정렬된 복수의 실린더형 구조물들과, 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들을 포함하고, 각각의 단위 영역 내에 복수의 실린더형 구조물들의 측면을 노출하는 개방 영역과 복수의 실린더형 구조물들의 측면에 접촉하며 복수의 실린더형 구조물들을 지지하는 아일랜드형 지지 패턴을 포함한다

Description

아일랜드형 지지 패턴들을 갖는 반도체 소자{Semiconductor device having island type support patterns}
본 발명은 반도체 소자에 관한 것으로, 더욱 구체적으로는 종횡비가 큰 실린더형 구조물들이 쓰러지는 현상을 개선한 반도체 소자에 관한 것이다.
반도체 소자, 예컨대 디램(DRAM)과 같은 반도체 소자는 집적도가 높아지면서 소자가 차지하는 면적은 줄어드는 반면에, 필요한 정전용량은 유지 또는 증가하는 것이 요구되고 있다. 따라서, 하부 전극들을 실린더형으로 형성한다.
요구되는 정전 용량에 따라 실린더형 하부 전극들의 종횡비가 매우 커지고 있다. 그에 따라, 실린더형 하부 전극들이 유전층 증착 전에 쓰러지거나 부러질 가능성이 높아진다.
본 발명이 해결하고자 하는 기술적 과제는 높은 종횡비를 갖는 실린더형 구조물들이 구조적으로 안정되게 위치한 반도체 소자를 제공하는 데 있다.
또한, 본 발명이 해결하고자 하는 기술적 과제는 높은 종횡비를 갖는 실린더형 하부 전극들이 구조적으로 안정되면서도 후속 공정도 용이하게 수행할 수 있는 반도체 소자를 제공하는 데에 있다.
상술한 기술적 과제를 달성하기 위한 본 발명의 일 실시예에 따른 반도체 소자는 제1 방향 및 제2 방향을 따라 반복적으로 정렬된 복수의 실린더형 구조물들과, 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들을 포함하고, 각각의 단위 영역 내에 복수의 실린더형 구조물들의 측면을 노출하는 개방 영역과 복수의 실린더형 구조물들의 측면에 접촉하며 복수의 실린더형 구조물들을 지지하는 아일랜드형 지지 패턴을 포함한다.
복수의 실린더형 구조물들은 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 제2 방향으로 제2 피치의 간격으로 이격하여 배치되고, 아일랜드형 지지 패턴은 제1 방향으로 제1 피치의 n배의 치수(dimension)를 갖고 제2 방향으로 제2 피치의 m배의 치수를 갖는 형상이고, n 및 m은 2 또는 3일 수 있다.
복수의 실린더형 구조물들은 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 제2 방향으로 제2 피치의 간격으로 이격하여 배치되며, 아일랜드형 지지 패턴은 제1 방향으로는 제1 피치의 2배의 치수(dimension)를 갖고, 제2 방향으로 제2 피치의 m배의 치수를 갖는 형상이고, m은 2 내지 9일 수 있다.
복수의 실린더형 구조물들은 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 제2 방향으로 제2 피치의 간격으로 이격하여 배치되며, 아일랜드형 지지 패턴은 제1 방향으로는 제1 피치의 3배의 치수(dimension)를 갖고, 제2 방향으로 제2 피치의 3배 또는 4배의 치수를 갖는 형상일 수 있다.
단위 영역은 제1 방향과 제2 방향이 이루는 각도만큼 회전되어 있을 수 있다. 제1 방향과 제2 방향은 직각을 이루며, 복수의 실린더형 구조물들은 직각 배열될 수 있다.
제1 방향과 제2 방향은 예각을 이루며, 복수의 실린더형 구조물들은 제1 방향 또는 제2 방향에 대하여 예각 배열되어 있을 수 있다. 지지 패턴은 실린더형 구조물의 표면과 동일 높이 또는 실린더형 구조물들의 표면보다 낮은 높이에 형성할 수 있다.
단위 영역을 평면적으로 볼 때 개방 영역의 비율은 40% 내지 56%일 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 소자는 제1 방향 및 제2 방향을 따라 반복적으로 정렬되고, 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 제2 방향으로 제2 피치의 간격으로 이격하여 배치된 복수의 실린더형 하부 전극들을 포함한다.
본 발명의 일 실시예에 따른 반도체 소자는 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들을 포함하고, 각각의 단위 영역 내에 복수의 실린더형 하부 전극들의 측면을 노출하는 개방영역과 복수의 실린더형 하부 전극들의 측면에 접촉하며 복수의 실린더형 하부 전극들을 지지하는 아일랜드형 지지 패턴을 포함한다. 아일랜드형 지지 패턴은 제1 방향으로 제1 피치의 n배(n은 자연수)의 치수(dimension)를 갖고 제2 방향으로 제2 피치의 m배(m은 자연수)의 치수를 갖는 형상이고, 단위 영역을 평면적으로 볼 때 개방 영역의 비율은 다음 식 1-(((n-1)*(m-1)/(n x m)))을 만족하고, 개방 영역의 비율은 40% 이상일 수 있다.
n 및 m중 어느 하나는 2이고 나머지 하나는 2 내지 9일 수 있다. n 및 m중 어느 하나는 3이고 나머지 하나는 3 또는 4일 수 있다. 실린더형 하부 전극들의 내부 및 측면에 유전층이 더 형성되어 있고, 유전층 상에는 상부 전극이 형성되어 있을 수 있다.
제1 방향과 제2 방향은 직각 또는 예각을 이루도록 배열되어 있을 수 있다. 아일랜드형 지지 패턴은 실린더형 하부 전극들의 표면과 동일 높이 또는 실린더형 하부 전극들의 표면보다 낮은 높이에 형성될 수 있다.
또한, 본 발명의 일 실시예에 따른 반도체 소자는 메모리 셀 영역을 포함하는 반도체 기판과, 반도체 기판 상의 메모리 셀 영역 내에 제1 방향 및 제2 방향을 따라 반복적으로 정렬된 복수의 실린더형 하부 전극들과, 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들을 포함하고, 각각의 단위 영역 내에 복수의 실린더형 하부 전극들의 측면을 노출하는 개방 영역과 복수의 실린더형 하부 전극들의 측면에 접촉하며 복수의 실린더형 하부 전극들을 지지하는 아일랜드형 지지 패턴을 포함한다.
실린더형 하부 전극들은 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 제2 방향으로 제2 피치의 간격으로 이격하여 배치되고, 아일랜드형 지지 패턴은 제1 방향으로 제1 피치의 n배의 치수(dimension)를 갖고 제2 방향으로 제2 피치의 m배의 치수를 갖는 형상이고, n 및 m중 어느 하나는 2이고 나머지 하나는 2 내지 9일 수 있다.
실린더형 하부 전극들은 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 제2 방향으로 제2 피치의 간격으로 이격하여 배치되고, 아일랜드형 지지 패턴은 제1 방향으로 제1 피치의 n배의 치수(dimension)를 갖고 제2 방향으로 제2 피치의 m배의 치수를 갖는 형상이고, n 및 m중 어느 하나는 3이고 나머지 하나는 3 또는 4일 수 있다.
실린더형 하부 전극들의 내부 및 측면에 유전층이 더 형성되어 있고, 유전층 상에는 상부 전극이 형성되어 있을 수 있다.
제1 방향과 제2 방향은 직각 또는 예각을 이루도록 배열되어 있고, 아일랜드형 지지 패턴은 실린더형 하부 전극들의 표면과 동일 높이 또는 실린더형 하부 전극들의 표면보다 낮은 높이에 형성될 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 실린더형 구조물들 사이에 아일랜드형 지지 패턴들을 구비하여, 아일랜드형 지지 패턴의 크랙 발생을 원천적으로 제거함과 아울러 지지 패턴 레벨의 단위 영역에 소정 비율 이상의 개방 영역을 확보할 수 있다.
본 발명의 일 실시예에 따른 반도체 소자는 실린더형 하부 전극들 사이에 아일랜드형 지지 패턴들을 구비함과 아울러 지지 패턴 레벨의 단위 영역에 소정 비율 이상의 개방 영역을 확보함으로써 실린더형 하부 전극들 상에 후속 물질, 예컨대 유전층을 대칭적으로 균일하게 증착할 수 있다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 필라형 구조물들 및 이들을 지지하는 아일랜드형 지지 패턴의 배치를 개략적으로 도시하는 평면도이다.
도 2는 도 1의 절취선 II-II'을 따라 절취한 반도체 소자의 단면을 개략적으로 도시하는 단면도이다.
도 3 내지 도 14는 본 발명의 여러 실시예들에 따른 반도체 소자의 실린더형하부 전극들 및 이들을 지지하는 아일랜드형 지지 패턴의 레이아웃의 일부를 개략적으로 확대하여 도시하는 평면 확대도이다.
도 15는 본 발명의 일부 실시예들에 따른 반도체 소자들의 아일랜드형 지지패턴의 레이아웃들을 개방 영역 비율을 도시한 도면이다.
도 16 내지 도 22는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 진행 단계에 따라 보여주는 단면도들로서, 도 3의 a-a' 선을 절단한 단면도들이다.
도 23은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 모듈)의 평면도이다.
도 24는 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 카드의 개략도이다.
도 25는 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 시스템의 개략도이다.
이하, 첨부한 도면을 참조하여 본 발명의 실시예에 따른 반도체 소자에 대해 상세히 설명한다. 본 발명은 다양한 변경이 가능하고 여러 가지 형태를 가질 수 있는 바, 특정 실시예들을 도면에 예시하고 본문에 상세하게 설명하고자 한다.
아래에서 설명될 본 발명의 실시예들은 당해 기술 분야에서 통상의 지식을 가진 자에게 본 발명을 더욱 완전하게 설명하기 위하여 제공되는 것이다. 아래의 실시예들은 여러 가지 형태로 변형될 수 있으며, 본 발명의 범위가 아래의 실시예들로 한정되는 것은 아니다.
본 명세서에서 사용된 용어는 특정 실시예를 설명하기 위해 사용된 것이며, 본 발명을 한정하기 위한 것이 아니다. 단수의 표현은 문맥상 명백하게 다르게 지적하는 것이 아니라면, 복수의 표현을 포함한다. 본 명세서에서 사용되는 경우 "포함하다", "구비하다", 또는 "가지다" 등과 같은 용어는 명세서에 기재된 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합이 존재함을 특정하려는 것이며, 하나 이상의 다른 특징, 숫자, 단계, 동작, 구성요소, 부품 또는 이들의 조합의 존재 또는 부가 가능성을 미리 배제하지 않는 것으로 해석되어야 한다. 용어 "및/또는"은 해당 열거된 항목 중 어느 하나 및 하나 이상의 모든 조합을 포함한다.
본 명세서에서 "제1", "제2" 등의 용어가 다양한 구성요소들을 설명하기 위해 사용되지만, 상술한 구성요소들은 용어에 의해 한정되어서는 안 된다. 상술한 용어들은 하나의 구성요소를 다른 구성요소로부터 구별하는 목적으로만 사용된다.
다르게 정의되지 않는 한, 기술 용어와 과학 용어를 포함해서 여기서 사용되는 모든 용어들은 본 발명이 속하는 기술 분야에서 통상의 지식을 가진 자에 의해 일반적으로 이해되는 것과 동일한 의미를 가지고 있다. 또한, 본 출원에서 명백하게 정의하지 않는 한, 이상적이거나 과도하게 형식적인 의미로 해석되지 않아야 한다.
유사한 구성요소를 지칭하는데 유사한 참조부호를 사용하였다. 어떤 층이 다른 층의 위에 존재한다고 기술될 때, 이는 다른 층의 바로 위에 존재할 수도 있고, 그 사이에 또 다른 층이 개재될 수도 있다. 도면에서 각 층의 두께나 크기는 설명의 편의 및 명확성을 기하기 위하여 실제보다 확대하여 도시하였다. 또한, 예를 들면, 제조 기술 및/또는 공차(tolerance)에 의해 도시된 형상의 변형들이 예상될 수 있다. 따라서, 본 발명에 의한 실시예는 본 명세서에 도시된 영역의 특정 형상으로 한정되는 것으로 해석되어서는 아니 되며, 예를 들면 제조상 초래되는 형상의 변화를 포함하여야 한다.
도 1은 본 발명의 일 실시예에 따른 반도체 소자의 필라형 구조물들 및 이들을 지지하는 아일랜드형 지지 패턴의 배치를 개략적으로 도시하는 평면도이다. 도 2는 도 1의 절취선 II-II'을 따라 절취한 반도체 소자의 단면을 개략적으로 도시하는 단면도이다.
도 1 및 도 2를 참조하면, 반도체 소자(100)는 기판(110), 복수의 필라형 구조물들(120)을 포함한다. 필라형 구조물들(120)은 기둥형 구조물들이다.
기판(110)은, 예컨대, 실리콘 기판, SOI(Silicon On Insulator) 기판, 실리콘 게르마늄 기판, 갈륨-비소 기판, 세라믹 기판, 석영 기판, 또는 디스플레이용 유리 기판 등으로 이루어질 수 있다. 기판(110)에는 예컨대, 다양한 종류의 능동 소자 또는 수동 소자와 같은 반도체 소자 형성에 필요한 단위 소자들(미도시)이 형성되어 있을 수 있다. 단위 소자들은, 예컨대, DRAM (Dynamic Random Access Memory), 플래시 메모리 등의 셀 트랜지스터들일 수 있다.
기판(110)에는 단위 소자들을 분리하기 위한 소자 분리막(미도시)들이 형성되어 있을 수 있다. 단위 소자들을 덮고 있는 층간절연막(미도시)이 기판(110)에 형성되어 있을 수 있다. 또한, 기판(110)에는 층간절연막을 통해 단위 소자들에 전기적으로 연결 가능한 도전 영역들(미도시)이 형성되어 있을 수 있다. 또한, 단위 소자들 또는 도전 영역들을 연결하는 도전 라인들(미도시)이 형성되어 있을 수 있다.
필라형 구조물들(120)은, 도 1에 도시된 바와 같이, 제1 방향(예컨대, x 방향) 및 제2 방향(예컨대, y 방향)을 따라 반복적으로 기판(110) 상에 정렬될 수 있다. 도 1에 도시된 바와 같이, 필라형 구조물들(120)은 x 방향으로 제1 피치(D1)의 간격으로 이격하여 배열되고, y 방향으로 제2 피치(D2)의 간격으로 이격하여 배열될 수 있다. 도 1에서, 제1 피치(D1)는 제2 피치(D2)와 거의 동일한 크기인 것으로 도시되어 있지만, 본 발명의 사상은 제1 피치(D1)와 제2 피치(D2)가 반드시 동일한 것으로 한정되는 것은 아니다.
필라형 구조물들(120)은 도 1에 도시된 개수보다 더 많은 개수 또는 적은 개수로 배치될 수 있다. 예컨대, 필라형 구조물들(120)이 DRAM의 셀 캐패시터의 하부 전극인 경우, 수백만 개 이상의 필라형 구조물들(120)이 기판(110) 상에 조밀하게 배치될 수도 있다.
필라형 구조물들(120)은 바닥면이 기판(110)에 고정되어 있고, 제1 방향과 제2 방향에 수직한 방향(예컨대, z 방향)으로 연장되는 얇고 긴 형상을 가질 수 있다. 필라형 구조물들(120)은 폭에 대한 높이의 비인 종횡비(aspect ratio)가 약 8 내지 30 사이의 범위에 속할 수 있으며, 예컨대, 20일 수 있다. 예컨대, 필라형 구조물들(120)의 폭은 약 30nm 내지 100nm 사이의 범위에 속할 수 있으며, 예컨대, 약 60nm 정도일 수 있다. 필라형 구조물들(120)의 높이(H)는 약 500nm 내지 4000nm 사이의 범위에 속할 수 있으며, 예컨대, 약 600nm일 수 있다.
필라형 구조물들(120)은 예컨대, DRAM의 셀 캐패시터의 하부 전극일 수 있다. 필라형 구조물들(120)은 실린더 형상을 가질 수 있어 실린더형 구조물들일 수 있고, 실린더형 구조물들은 실린더형 하부 전극들일 수 있다. 필라형 구조물들(120)은 기판(110) 내에 형성되는 DRAM 메모리 셀 트랜지스터(미도시)의 소오스/드레인 영역(미도시)에, 예컨대, 커패시터 콘택 플러그(미도시)를 통해, 접속될 수 있다. 그러나, 본 발명의 사상이 DRAM의 셀 캐패시터의 하부 전극에만 적용되는 것은 아니며, 높은 종횡비를 가지면서 반복적으로 배치되어야 하는 구조물들에 대해 적용될 수 있다.
종횡비가 큰 필라형 구조물들(120)은 스스로 수직으로 서 있지 못하고, 인접한 필라형 구조물들(120)을 향해 기울어지거나 부러질 수 있다. 필라형 구조물들(120)이 서로 이격하여 수직으로 서 있도록 필라형 구조물들(120)을 지지하는 아일랜드형 지지 패턴(132)이 제공될 수 있다. 아일랜드형 지지 패턴(132)들은 섬처럼 서로 연결되지 않는 패턴을 의미한다. 아일랜드형 지지 패턴(132)은 필라형 구조물들(120)의 측면과 적어도 부분적으로 접촉함으로써 필라형 구조물들(120)을 지지한다. 아일랜드형 지지 패턴(132)은 필라형 구조물들(120)의 표면보다 낮은 소정의 높이에서 기판(110)에 평행하게 배치될 수 있다. 아울러서, 도 2와는 다르게 아일랜드형 지지 패턴(132)의 표면이 필라형 구조물들(120)의 표면과 동일한 높이에 배치될 수도 있다.
아일랜드형 지지 패턴(132)이 형성되어 있는 레벨은 평면적으로 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들(140)을 포함할 수 있다. 아일랜드형 지지 패턴(132)은 섬처럼 단위 영역별로 형성되어 서로 연결되지 않는 패턴을 의미한다. 단위 영역들(140)은 제1 방향 및 제2 방향에서 교대로 배치될 수 있다.
앞서 설명한 바와 같이 개개의 단위 영역(140)에는 필라형 구조물들(120)을 지지하는 아일랜드형 지지 패턴(132)을 포함할 수 있고, 이에 따라 필라형 구조물들(120)의 측면을 노출하는 개방 영역(134)을 포함할 수 있다. 아일랜드형 지지 패턴(132)이 섬처럼 형성되어 있기 때문에 아일랜드형 지지 패턴(132) 레벨에서 원천적으로 크랙(crack) 발생을 제거할 수 있다.
아일랜드형 지지 패턴(132) 레벨에는 개방 영역(134)이 형성되어 있고, 도 2에 도시된 바와 같이 아일랜드형 지지 패턴(132)의 아래 부분에도 비어 있다. 따라서, 필라형 구조물들(120)중 아일랜드형 지지 패턴(132) 보다 아래에 위치한 부분에 대해서도 후속 공정을 수행할 수 있다. 이러한 후속 공정으로 예로서, 필라형 구조물들(120)이 DRAM의 셀 캐패시터의 하부 전극인 경우, 후술하는 바와 같이 실린더형 구조물들의 표면 상에 유전층 및 상부 전극이 형성될 수 있다.
도 2에 도시된 바와 같이, 앞서 설명한 바와 같이 아일랜드형 지지 패턴(132)은 필라형 구조물들(120)보다 낮은 소정의 높이에 배치될 수 있다. 예컨대, 아일랜드형 지지 패턴(132)은 필라형 구조물들(120)의 높이(H)의 약 7/10 이상의 높이에 배치될 수 있다. 또한, 아일랜드형 지지 패턴(132)은 필라형 구조물들(120)이 상부로 돌출되지 않도록 필라형 구조물들(120)의 상단부에 배치될 수도 있다.
아일랜드형 지지 패턴(132)은 필라형 구조물들(120)의 높이(H)의 약 1/10 내지 약 2/10 사이의 두께(T)를 가질 수 있다. 또한, 아일랜드형 지지 패턴(132)은 필라형 구조물들(120)을 지지하는 복수층의 아일랜드형 지지 패턴들을 포함할 수도 있다. 예컨대, 아일랜드형 지지 패턴은 두 층을 포함하는 경우, 제1 아일랜드형 지지 패턴은 필라형 구조물들(120)의 소정 높이의 중간 부분을 지지하도록 배치되고, 제2 아일랜드형 지지 패턴)은 필라형 구조물들(120)의 상부를 지지하도록 배치될 수도 있다.
도 1에 도시된 바와 같이, 아일랜드형 지지 패턴(132)은 3x3으로 배열된 9개의 필라형 구조물들(120) 사이에 형성될 수 있다. 앞서 설명한 3 x 3으로 배열된 9개의 필라형 구조물들(120)의 측면은 개방 영역(134)으로 인해 노출된다. 3x3으로 배열된 필라형 구조물(120)은 y 방향의 3열과 x 방향의 3행으로 이루어진 9개의 필라형 구조물들(120)을 의미한다.
필라형 구조물들(120)이 x 방향으로 제1 피치(D1)의 간격으로 이격하여 배열되고, y 방향으로 제2 피치(D2)의 간격으로 이격하여 배열되는 경우, 아일랜드형 지지 패턴(132)은 제1 피치의 2배의 x 방향 치수(2*D1) 및 제2 피치의 2배의 y 방향 치수(2*D2)를 갖는 형상을 가질 수 있다. 도 1에서 설명되는 아일랜드형 지지 패턴(132)의 모양은 예시적인 것으로 후에 보다 더 자세하게 설명된다.
아래에서 도 1의 필라형 구조물들(120)이 DRAM 셀 트랜지스터의 실린더형 구조물, 예컨대 실린더형 하부 전극인 예에 대하여 설명한다.
도 3 내지 도 14는 본 발명의 여러 실시예들에 따른 반도체 소자의 실린더형하부 전극들 및 이들을 지지하는 아일랜드형 지지 패턴의 레이아웃의 일부를 개략적으로 확대하여 도시하는 평면 확대도이다. 본 발명의 기술적 사상이 명확하게 이해되도록, 도 3 내지 도 14는 실린더형 하부 전극 및 아일랜드형 지지 패턴만이 도시된다. 도 3 내지 도 14에서는 아일랜드형 지지 패턴을 사각형 형태로 구성하였으나, 육각형 형태로 구성할 수도 있다. 아일랜드형 지지 패턴을 사각형 형태로 구성할 경우, 반복성 및 대칭성이 우수하여 보다 안정적으로 아일랜드형 지지 패턴을 형성할 수 있어 실린더형 구조물에 채용할 수 있다.
도 3을 참조하면, 반도체 소자(200)는 복수의 실린더형 구조물들, 예컨대 복수의 실린더형 하부 전극들(220) 및 실린더형 하부 전극들(220)을 지지하는 아일랜드형 지지 패턴(232)을 포함한다.
복수의 실린더형 하부 전극들(220)은 제1 방향(예컨대, x 방향) 및 제2 방향(예컨대, y 방향)을 따라 반복적으로 정렬될 수 있으며, 예컨대, 직각 배열로 정렬될 수 있다. 복수의 실린더형 하부 전극들(220)은 x 방향으로 제1 피치(D1)의 간격으로 이격되어 반복적으로 배치될 수 있으며, y 방향으로 제2 피치(D2)의 간격으로 이격되어 반복적으로 배치될 수 있다. 도 3에서 복수의 실린더형 하부 전극들(220)은 두 개의 동심원으로 도시되어 있으며, 내측 원은 실린더형 하부 전극(220)의 내측면을 나타내며, 외측 원은 실린더형 하부 전극(220)의 외측면을 나타낸다. 복수의 실린더형 하부 전극들(220)에 대한 위의 설명은 도 3 내지 도 14에서도 동일하게 적용될 수 있으며, 아래에서 반복하여 설명하지 않는다.
아일랜드형 지지 패턴(232) 레벨에서는 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들(240)을 포함한다. 각각의 단위 영역(240)에는 아일랜드형 지지 패턴(232)과 개방 영역(236)을 포함한다. 단위 영역들(240)은 일정한 공간들을 구분하기 위해 정의된 임의의 영역들일 뿐이며, 도 3과 다르게 정의될 수도 있다. 도 3에 도시된 바와 같이, 단위 영역들(240)은 제1 방향 및 제2 방향으로 배치될 수 있고, 서로 맞닿아 있을 수 있다.
도 3의 실시예에서, 아일랜드형 지지 패턴(232)은 제1 방향 및 제2 방향으로 대칭적으로 형성되어 있고, 아일랜드형 지지 패턴(232)은 D1의 2배(2*D1, 이하에서 n*D1은 D1의 n배를 의미함 )의 x 방향 치수와 D2의 2배(2*D2, 이하에서 m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 단위 영역(240a)에서 아일랜드형 지지 패턴(232)은 9개의 실린더형 하부 전극들(220)의 측면들과 소정의 높이에서 적어도 부분적으로 접촉하여 실린더형 하부 전극들(220)이 쓰러지는 것을 억제할 수 있다.
도 3의 실시예에서, 아일랜드형 지지 패턴(232)은 D1의 2배 및 D2의 2배로 형성하기 때문에 사진 공정의 제약 없이 보다 용이하게 형성할 수 있다. 도 3의 실시예에서, 단위 영역을 평면적으로 볼 때 개방 영역의 비율은 다음 식 1-(((n-1)*(m-1)/(n x m)))을 만족한다. 여기서, n 및 m은 자연수이다. 개방 영역의 비율은 후의 설명에도 적용되므로 후에 반복 설명하지는 않는다.
도 3의 실시예에서 앞서 설명한 바와 같이 도 3에서의 n 및 m은 각각 2이다. 따라서, 평면적으로 볼 때 개방 영역(236a)이 차지하는 비율이 55.6%로 매우 높다. 따라서, 실린더형 하부 전극(220) 상에 유전층을 형성할 때 보다 균일하고 대칭적으로 형성할 수 있다.
도 4를 참조하면, 반도체 소자(200a)는 복수의 실린더형 하부 전극들(220) 및 실린더형 하부 전극들(220)을 지지하는 아일랜드형 지지 패턴(232a)을 포함한다.
아일랜드형 지지 패턴(232a) 레벨에서 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들(240a)을 포함한다. 각각의 단위 영역(240a)에는 아일랜드형 지지 패턴(232a)과 개방 영역(236a)을 포함한다. 단위 영역들(240a)은 일정한 공간들을 구분하기 위해 정의된 임의의 영역들일 뿐이며 다르게 정의될 수도 있다. 도 4에 도시된 바와 같이, 단위 영역들(240a)은 제1 방향 및 제2 방향으로 배치될 수 있고 서로 맞닿아 있을 수 있다.
도 4의 실시예에서, 아일랜드형 지지 패턴(232a)은 D1의 3배(3*D1, 이하에서 n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 3배(3*D2, 이하에서 m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 정사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 단위 영역(240a)에서, 아일랜드형 지지 패턴(232a)은 16개의 실린더형 하부 전극들(220)의 측면들과 소정의 높이에서 적어도 부분적으로 접촉할 수 있어 실린더형 하부 전극들(220)이 쓰러지는 것을 억제할 수 있다.
도 4의 실시예에서, 아일랜드형 지지 패턴(232a)은 D1의 3배 및 D2의 3배로 형성하기 때문에 사진 공정의 제약 없이 보다 용이하게 형성할 수 있다. 도 4의 실시예에서, 단위 영역(240a)에서 평면적으로 볼 때 앞서 수식으로 계산하면 개방 영역(236a)이 차지하는 비율이 43.8%로 높다. 따라서, 실린더형 하부 전극(220) 상에 유전층을 형성할 때 보다 균일하고 대칭적으로 형성할 수 있다.
도 3 및 도 4를 정리하여 보면, 복수의 실린더형 구조물들(220)이 제1 방향, 예컨대 X방향으로 제1 피치(D1)의 간격으로 이격하여 배치되고 제2 방향, 예컨대 Y방향으로 제2 피치(D2)의 간격으로 이격하여 배치되어 있다. 그리고, 아일랜드형 지지 패턴(232, 232a)은 제1 방향으로 제1 피치의 n배의 치수(dimension)를 갖고 제2 방향으로 제2 피치의 m배의 치수를 갖는 형상이고, n 및 m은 2 또는 3일 수 있다.
도 5를 참조하면, 반도체 소자(200b)는 복수의 실린더형 하부 전극들(220) 및 실린더형 하부 전극들(220)을 지지하는 아일랜드형 지지 패턴(232b)을 포함한다. 아일랜드형 지지 패턴 레벨은 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들(240b)을 포함한다. 각각의 단위 영역(240b)에는 아일랜드형 지지 패턴(232b)과 개방 영역(236b)을 포함한다. 단위 영역들(240b)은 일정한 공간들을 구분하기 위해 정의된 임의의 영역들일 뿐이며 다르게 정의될 수도 있다. 도 5에 도시된 바와 같이, 단위 영역들(240b)은 제1 방향 및 제2 방향으로 배치될 수 있고 서로 맞닿아 있을 수 있다.
도 5의 실시예에서, 아일랜드형 지지 패턴(232b)은 D1의 2배(2*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 3배(3*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형 영역으로 정의될 수 있다. 이 경우, 단위 영역(240b)에서, 아일랜드형 지지 패턴(232b)은 12개의 실린더형 하부 전극들(220)의 측면들과 소정의 높이에서 적어도 부분적으로 접촉하여 실린더형 하부 전극들(220)이 쓰러지는 것을 방지할 수 있다.
도 5의 실시예에서, 아일랜드형 지지 패턴(232b)은 D1의 2배 및 D2의 3배로 형성하기 때문에 사진 공정의 제약 없이 보다 용이하게 형성할 수 있다. 도 5의 실시예에서, 앞서 수식으로 계산하면 단위 영역(240b)에서 평면적으로 볼 때 개방 영역(236b)이 차지하는 비율을 50%로 높다. 따라서, 실린더형 하부 전극(220) 상에 유전층을 형성할 때 보다 균일하고 대칭적으로 형성할 수 있다.
도 5의 실시예에서, 앞서 설명한 바와 같이 아일랜드형 지지 패턴(232b)은 D1의 2배(2*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 3배(3*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형 영역으로 정의하였다.
그러나, 아일랜드형 지지 패턴(232b)은 D1의 2배(2*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 4배(4*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형 영역으로 정의할 수도 있다. 단위 영역에서 평면적으로 볼 때 개방 영역이 차지하는 비율을 46.7%로 할 수 있다.
도 6을 참조하면, 반도체 소자(200c)는 복수의 실린더형 하부 전극들(220) 및 실린더형 하부 전극들(220)을 지지하는 아일랜드형 지지 패턴(232c)을 포함한다. 아일랜드형 지지 패턴(232c) 레벨은 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들(240c)을 포함한다. 각각의 단위 영역(240c)에는 아일랜드형 지지 패턴(232c)과 개방 영역(236c)을 포함한다.
도 6의 실시예에서, 아일랜드형 지지 패턴(232c)은 D1의 2배(3*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 5배(5*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 단위 영역(240c)에서, 아일랜드형 지지 패턴(232c)은 18개의 실린더형 하부 전극들(220)의 측면들과 소정의 높이에서 적어도 부분적으로 접촉하여 실린더형 하부 전극들(220)이 쓰러지는 것을 방지할 수 있다.
도 6의 실시예에서, 아일랜드형 지지 패턴(232c)은 D1의 2배 및 D2의 5배로 형성하기 때문에 사진 공정의 제약 없이 보다 용이하게 형성할 수 있다. 도 6의 실시예에서, 앞서 수식으로 계산하면 단위 영역(240c)에서 평면적으로 볼 때 개방 영역(236c)이 차지하는 비율을 44.4%로 높다. 따라서, 실린더형 하부 전극(220) 상에 유전층을 형성할 때 보다 균일하고 대칭적으로 형성할 수 있다.
도 6의 실시예에서, 앞서 설명한 바와 같이 아일랜드형 지지 패턴(232c)은 D1의 2배(2*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 5배(5*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형 영역으로 정의하였다.
그러나, 아일랜드형 지지 패턴(232c)은 D1의 2배(2*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 6배(6*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형 영역으로 정의할 수도 있다. 단위 영역에서 평면적으로 볼 때 개방 영역이 차지하는 비율을 42.9%로 할 수 있다.
도 7을 참조하면, 반도체 소자(200d)는 복수의 실린더형 하부 전극들(220) 및 실린더형 하부 전극들(220)을 지지하는 아일랜드형 지지 패턴(232d)을 포함한다. 아일랜드형 지지 패턴(232d) 레벨은 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들(240d)을 포함한다. 각각의 단위 영역(240d)에는 아일랜드형 지지 패턴(232d)과 개방 영역(236d)을 포함한다.
도 7의 실시예에서, 아일랜드형 지지 패턴(232d)은 D1의 2배(2*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 7배(6*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 단위 영역(240d)에서, 아일랜드형 지지 패턴(232d)은 24개의 실린더형 하부 전극들(220)의 측면들과 소정의 높이에서 적어도 부분적으로 접촉하여 실린더형 하부 전극들(220)이 쓰러지는 것을 방지할 수 있다.
도 7의 실시예에서, 아일랜드형 지지 패턴(232d)은 D1의 2배 및 D2의 7배로 형성하기 때문에 사진 공정의 제약 없이 보다 용이하게 형성할 수 있다. 도 7의 실시예에서, 앞서 수식으로 계산하면 단위 영역(240d)에서 평면적으로 볼 때 개방 영역(236d)이 차지하는 비율을 41.7%로 높다. 따라서, 실린더형 하부 전극(220) 상에 유전층을 형성할 때 보다 균일하고 대칭적으로 형성할 수 있다.
도 7의 실시예에서, 앞서 설명한 바와 같이 아일랜드형 지지 패턴(232d)은 D1의 2배(2*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 7배(7*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형 영역으로 정의하였다.
그러나, 아일랜드형 지지 패턴(232d)은 D1의 2배(2*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 8배(8*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형 영역으로 정의할 수도 있다. 단위 영역에서 평면적으로 볼 때 개방 영역이 차지하는 비율을 40.7%로 할 수 있다.
도 8을 참조하면, 반도체 소자(200e)는 복수의 실린더형 하부 전극들(220) 및 실린더형 하부 전극들(220)을 지지하는 아일랜드형 지지 패턴(232e)을 포함한다. 아일랜드형 지지 패턴(232e) 레벨은 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들(240e)을 포함한다. 각각의 단위 영역(240e)에는 아일랜드형 지지 패턴(232e)과 개방 영역(236e)을 포함한다.
도 8의 실시예에서, 아일랜드형 지지 패턴(232e)은 D1의 2배(2*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 9배(9*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 단위 영역(240e)에서, 아일랜드형 지지 패턴(232e)은 30개의 실린더형 하부 전극들(220)의 측면들과 소정의 높이에서 적어도 부분적으로 접촉하여 실린더형 하부 전극들(220)이 쓰러지는 것을 방지할 수 있다.
도 8의 실시예에서, 아일랜드형 지지 패턴(232e)은 D1의 2배 및 D2의 9배로 형성하기 때문에 사진 공정의 제약 없이 보다 용이하게 형성할 수 있다. 도 8의 실시예에서, 앞서 수식으로 계산하면 단위 영역(240e)에서 평면적으로 볼 때 개방 영역(236e)이 차지하는 비율을 40.0%로 높다. 따라서, 실린더형 하부 전극(220) 상에 유전층을 형성할 때 보다 균일하고 대칭적으로 형성할 수 있다.
도 3, 도 5 내지 도 8을 정리하여 보면, 복수의 실린더형 구조물들(220)이 제1 방향, 예컨대 X방향으로 제1 피치(D1)의 간격으로 이격하여 배치되고 제2 방향, 예컨대 Y방향으로 제2 피치(D2)의 간격으로 이격하여 배치되어 있다. 그리고, 아일랜드형 지지 패턴(232, 232b-232e)은 제1 방향으로 제1 피치(D1)의 2배의 치수(dimension)를 갖고 제2 방향으로 제2 피치(D2)의 m배의 치수를 갖는 형상이고, m은 2, 3, 5, 7, 9일 수 있다. 앞서 설명한 바와 같이 m배의 치수인 m은 이 4, 6, 8일 수도 있다. 따라서, 본 발명의 사상에 의하면 m은 2 내지 9일 수 있다.
도 9를 참조하면, 반도체 소자(200f)는 복수의 실린더형 하부 전극들(220) 및 실린더형 하부 전극들(220)을 지지하는 아일랜드형 지지 패턴(232f)을 포함한다. 아일랜드형 지지 패턴(232f) 레벨은 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들(240f)을 포함한다. 각각의 단위 영역(240f)에는 아일랜드형 지지 패턴(232f)과 개방 영역(236f)을 포함한다.
도 9의 실시예에서, 아일랜드형 지지 패턴(232f)은 D1의 3배(3*D1, n*D1은 D1의 n배를 의미함)의 x 방향 치수와 D2의 4배(4*D2, m*D2는 D2의 m배를 의미함)의 y 방향 치수를 갖는 직사각형의 형상을 갖는 영역으로 정의될 수 있다. 이 경우, 단위 영역(240f)에서, 아일랜드형 지지 패턴(232f)은 20개의 실린더형 하부 전극들(220)의 측면들과 소정의 높이에서 적어도 부분적으로 접촉하여 실린더형 하부 전극들(220)이 쓰러지는 것을 방지할 수 있다.
도 9의 실시예에서, 아일랜드형 지지 패턴(232f)은 D1의 3배 및 D2의 4배로 형성하기 때문에 사진 공정의 제약 없이 보다 용이하게 형성할 수 있다. 도 9의 실시예에서, 앞서 수식으로 계산하면 단위 영역(240f)에서 평면적으로 볼 때 개방 영역(236f)이 차지하는 비율을 40.0%로 높다. 따라서, 실린더형 하부 전극(220) 상에 유전층을 형성할 때 보다 균일하고 대칭적으로 형성할 수 있다.
도 4 및 도 9를 정리하여 보면, 복수의 실린더형 구조물들(220)이 제1 방향, 예컨대 X방향으로 제1 피치(D1)의 간격으로 이격하여 배치되고 제2 방향, 예컨대 Y방향으로 제2 피치(D2)의 간격으로 이격하여 배치되어 있다. 그리고, 아일랜드형 지지 패턴(232a, 232f)은 제1 방향으로 제1 피치의 3배의 치수(dimension)를 갖고 제2 방향으로 제2 피치의 3배 또는 4배의 치수를 갖는 형상이다.
또한, 도 3 내지 도 9를 정리하여 보면, 아일랜드형 지지 패턴(232, 232a-232f)은 제1 방향으로 제1 피치의 n배(n은 자연수)의 치수(dimension)를 갖고 제2 방향으로 제2 피치의 m배(m은 자연수)의 치수를 갖는 형상을 갖는다. 그리고, 단위 영역(240, 240a-240f)을 평면적으로 볼 때 개방 영역(236, 240a-240f)의 비율은 다음 식 1-(((n-1)*(m-1)/(n x m)))을 만족하고, 개방 영역의 비율은 40% 이상, 예컨대 40% 내지 56%를 유지한다.
도 10 내지 도 14를 참조하면, 반도체 소자(200g 내지 200k)는 각각 도 3, 도 4, 도 5, 도 7 및 도 9의 반도체 소자들(200, 200a, 200b, 200d, 200f)의 변형예로서, 복수의 실린더형 하부 전극들(220) 및 실린더형 하부 전극들(220)을 지지하는 아일랜드형 지지 패턴(232g 내지 232k)을 포함한다.
복수의 실린더형 하부 전극들(220)은 제1 방향 및 제2 방향을 따라 반복적으로 정렬될 수 있다. 복수의 실린더형 하부 전극들(220)은 제1 방향으로 제1 피치(D1)의 간격으로 이격되어 배치될 수 있으며, 제2 방향으로 제2 피치(D2)의 간격으로 이격되어 배치될 수 있다. 단위 영역(240g-240k)은 제1 방향과 제2 방향이 이루는 각도만큼 회전되어 있다. 제1 방향과 제2 방향이 이루는 각도는 소정의 예각을 이룰 수 있다.
도 3, 도 4, 도 5, 도 7 및 도 9의 반도체 소자들(200, 200a, 200b, 200d, 200f)의 복수의 실린더형 하부 전극들(220)은 직각 배열로 정렬되어 있지만, 도 10 내지 도 14의 반도체 소자(200g 내지 200k)의 복수의 실린더형 하부 전극들(220)은 제1 방향과 제2 방향이 이루는 각도, 예컨대 소정의 예각으로 기울어져 예각 배열되어 있다. 그럼에도 불구하고, 아일랜드형 지지 패턴(232g 내지 232k)에 적용된 본 발명의 기술적 사상은 동일하게 적용될 수 있음을 보여준다.
아일랜드형 지지 패턴(232g 내지 232k)은 앞서 설명한 바와 같이 아일랜드형 지지 패턴(232, 232a, 232b, 232d, 232f)에 대응될 수 있다. 도 10 내지 도 14에서는 도 3, 도 4, 도 5, 도 7 및 도 9의 반도체 소자들 반도체 소자들(200, 200a, 200b, 200d, 200f)의 변형예들이 도시되었지만, 도 6 및 도 8의 반도체 소자들(200c, 200e)도 동일한 방식으로 적용될 수 있다는 것을 이해할 것이다.
도 15는 본 발명의 일부 실시예들에 따른 반도체 소자들의 아일랜드형 지지패턴의 레이아웃들을 개방 영역 비율을 도시한 도면이다.
도 15를 참조하면, x축은 도 3, 도 4 및 도 5에 도시된 아일랜드형 지지 패턴의 레이아웃 유형을 나타낸다. y축은 레이아웃 유형들의 전체 면적에 대한 개방 영역 비율을 나타낸다.
본 발명의 일 실시예에 따른 도 3의 레이아웃의 경우, 약 55.6% 정도의 개방 영역 비율을 나타내었으며, 본 발명의 일 실시예에 따른 도 4의 레이아웃의 경우, 약 43.8% 정도의 개방 영역 비율을 나타내었고, 본 발명의 일 실시예에 따른 도 5의 레이아웃의 경우, 약 50.0% 정도의 개방 영역 비율을 나타내었다.
개방 영역 비율이 작은 경우, 실린더형 하부 전극의 표면에 유전층을 형성하거나 상부 전극을 형성하는 후속 공정이 어려워지는 문제가 있다. 개방 영역 비율이 작으면, 유전층 물질과 같은 후속 물질이 비대칭적으로 또는 불균일하게 증착되는 등의 문제로 인하여, 후속 물질 증착 특성이 나빠지기 때문이다. 따라서, 후속 공정을 위하여 일정한 정도 이상의 개방 영역 비율을 확보하여야 하며, 본 발명의 일부 실시예들에 따른 반도체 소자들은 약 40% 이상의 개방 영역 비율이 확보되었다.
도 16 내지 도 22는 본 발명의 일 실시예에 따른 반도체 소자의 제조 방법을 진행 단계에 따라 보여주는 단면도들로서, 도 3의 a-a' 선을 절단한 단면도들이다. 도 16 내지 도 22는 도 3의 반도체 소자(200)의 제조 방법을 설명하기 위한 도면들이지만, 도 4 내지 도 14의 반도체 소자(200a 내지 200k)를 제조하기 위한 공정에도 아래에서 설명하는 제조 방법이 동일하게 적용될 수 있다는 것을 이해할 것이다.
도 16을 참조하면, 셀 영역 및 더미 영역이 정의된 기판(210) 상에 형성된 층간 절연막(211), 콘택 플러그(212) 및 식각 저지막(213) 상에 커패시터 형성을 위한 제1 몰드층(214)을 형성하고, 제1 몰드층(214) 상부에 지지층(232L)을 형성한다. 지지층(232L)은 10㎚ 내지 500㎚의 두께를 가질 수 있다.
지지층(232L) 상에는 지지층(232L)을 패터닝하기 위한 마스크 패턴(240)을 형성한다. 마스크 패턴(240)은 도 3의 지지 패턴들(232)에 대응하는 패턴을 갖도록 형성될 수 있다. 마스크 패턴(240)은 예를 들면 포토레지스트(photoresist) 패턴일 수 있다.
지지층(232L)은 제1 몰드층(214)에 대하여 식각 선택비가 다른 물질로 형성하는 것이 바람직하다. 예컨대, 제1 몰드층(214) 제거 시에 LAL(Limulus amoebocyte lysate) 리프트-오프(lift-off) 공정을 이용하는 경우, LAL에 대해 식각율(etch rate)이 낮으며, 유전체(dielectric) 특성을 갖는 물질로 형성하는 것이 바람직하다.
만약, 제1 몰드층(214)이 SiO2, SiGe, Si, 및 탄소(carbon)계 물질막 중 어느 하나의 물질로 형성하는 경우, 지지층(232L)은 SiN, SiCN, TaO, 및 TiO2 중에서 어느 하나를 이용하여 형성할 수 있다. 그러나 지지층(232L)의 재질이 위의 물질에 한정되는 것은 아니다.
도 17을 참조하면, 지지층 패턴(232P) 사이로 노출된 제1 몰드층(214)이 도시된다. 예컨대, 지지층 패턴(232P)은 마스크 패턴(240)을 식각 마스크로 이용하여 지지층(232L)을 건식 식각함으로써 형성된다.
도 18을 참조하면, 제1 몰드층(214) 및 지지층 패턴(232P) 상에 제2 몰드층(215)을 형성한다. 제2 몰드층(215)은 제1 몰드층(214)과 동일 재질로 형성하거나 유사한 식각율, 예컨대 LAL 리프트 공정을 통해 제1 몰드층(214)과 제2 몰드층(215)을 제거하는 경우, LAL에 의한 제2 몰드층(215)의 식각 속도가 제1 몰드층(214)의 식각율에 비해 10 % 이하의 차이를 갖는 물질로 형성하는 것이 바람직하다. 제2 몰드층(215)은 지지층 패턴(232P)을 모두 덮을 수 있는 두께로 형성할 수 있으며, 적어도 50㎚의 두께를 가지도록 형성할 수 있다. 또한 제1 몰드층(214) 및 제2 몰드층(215)의 두께의 합은 1,000㎚ 내지 4,000㎚일 수 있다.
도 19를 참조하면, 실린더형 하부 전극을 형성할 위치에 콘택 플러그(212)가 노출될 때까지 제2 몰드층(215), 지지층 패턴(232P), 제1 몰드층(214) 및 식각 저지막(213)을 식각하여 다수의 홀(H)을 형성한다. 지지층 패턴(232P)에 홀들(H)이 형성됨으로써 지지층 패턴(232P)은 도 3에서 설명한 아일랜드형 지지 패턴(232)과 실질적으로 동일한 형상을 갖게 된다.
도 20을 참조하면, 기판(210)의 결과물 전면, 즉 홀(H)의 내벽 및 제2 몰드층(215) 상으로 도전성 물질을 증착한 후, 각 홀(H) 내벽의 도전성 물질을 분리하여 복수의 실린더형 하부 전극(220)들을 형성한다. 실린더형 하부 전극(220)은 도전성 물질의 형성 후, 홀(H)을 매립할 수 있도록 기판(110) 상의 결과물 전면으로 매립층(미도시)을 형성하고, 에치백(etch-back) 및/또는 화학적 기계적 연마(CMP) 공정을 통해 제2 몰드층(215)이 노출될 때까지 매립층 및 도전성 물질을 제거하는 평탄화 공정을 통하여 이루어진다.
실린더형 하부 전극(220)은 예를 들면, 폴리실리콘 또는 티타늄나이트라이드(TiN)로 형성될 수 있으며, 매립층은 에치백에 의해, 제2 몰드층(215) 상의 도전성 물질은 화학적 기계적 연마 공정을 통해 제거할 수 있다. 매립층은 제1 몰드층(214) 및 제2 몰드층(215)과 동일 재질로 형성하거나 유사한 식각율을 갖는 물질로 형성할 수 있다. 매립층은, 예컨대, 산화막일 수 있다.
도 21을 참조하면, 실린더형 하부 전극(220) 형성 후, 제1 몰드층(214) 및 제2 몰드층(215)을 습식 식각을 통해 제거한다. 또한, 매립층은 제1 몰드층(214) 및 제2 몰드층(215)과 함께 제거할 수 있고, 따로 제거할 수도 있다. 예컨대, 제1 몰드층(214), 제2 몰드층(215) 및 매립층은 불산 또는 LAL을 이용하여 리프트-오프 공정 방법을 이용하여 제거될 수 있다. 따라서, 전술한 바와 같이 지지층(232L)은 LAL에 대하여 제1 몰드층(214) 및 제2 몰드층(215)에 비해 식각율이 낮은 것이 바람직하다. 실린더형 하부 전극(220)들은 전술한 바와 같이 아일랜드형 지지 패턴(232)에 의하여 지지된다. 도 21에서는, 아일랜드형 지지 패턴(232)이 실린더형 구조물, 즉 실린더형 하부 전극(220)의 표면보다 낮은 높이에 형성되어 있다. 그러나, 아일랜드형 지지 패턴(232)이 실린더형 하부 전극(220)의 표면과 동일 높이로 형성될 수도 있다.
도 22를 참조하면, 제1 몰드층(214), 제2 몰드층(215) 및 매립층의 제거 후, 실린더형 하부 전극(220) 상으로 유전층(222) 및 상부 전극(224)을 형성하여 DRAM 셀 커패시터를 완성한다. 유전층(222)의 물질 및 상부 전극(224)의 물질은 지지 패턴 레벨에 소정 비율 이상으로 형성된 개방 영역을 통해 지지 패턴(232) 아래 부분에도 균일하게 증착될 수 있다.
도 23은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 모듈(1000)의 평면도이다.
구체적으로, 메모리 모듈(1000)은 인쇄회로 기판(1100) 및 복수의 반도체 패키지(1200)를 포함할 수 있다.
복수의 반도체 패키지(1200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 포함할 수 있다. 특히, 복수의 반도체 패키지(1200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예에 따른 반도체 메모리 소자들 중에서 선택되는 적어도 하나의 반도체 메모리 소자의 특징적 구조를 포함할 수 있다.
본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 인쇄회로 기판의 한쪽 면에만 복수의 반도체 패키지(1200)를 탑재한 SIMM (single in-lined memory module), 또는 복수의 반도체 패키지(1200)가 양면에 배열된 DIMM (dual in-lined memory module)일 수 있다. 또한, 본 발명의 기술적 사상에 따른 메모리 모듈(1000)은 외부로부터의 신호들을 복수의 반도체 패키지(1200)에 각각 제공하는 AMB (advanced memory buffer)를 갖는 FBDIMM (fully buffered DIMM)일 수 있다.
도 24은 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 메모리 카드(2000)의 개략도이다.
구체적으로, 메모리 카드(2000)는 제어기(2100)와 메모리(2200)가 전기적인 신호를 교환하도록 배치될 수 있다. 예를 들면, 제어기(2100)에서 명령을 내리면, 메모리(2200)는 데이터를 전송할 수 있다.
메모리(2200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 포함할 수 있다. 특히, 메모리(2200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자들 중에서 선택되는 적어도 하나의 반도체 소자의 특징적 구조를 포함할 수 있다.
메모리 카드(2000)는 다양한 종류의 카드, 예를 들어 메모리 스틱 카드 (memory stick card), 스마트 미디어 카드 (smart media card: SM), 씨큐어 디지털 카드 (secure digital card: SD), 미니-씨큐어 디지털 카드 (mini-secure digital card: 미니 SD), 및 멀티미디어 카드 (multimedia card: MMC) 등과 같은 다양한 메모리 카드를 구성할 수 있다.
도 25는 본 발명의 기술적 사상에 의한 반도체 메모리 소자를 포함하는 시스템(3000)의 개략도이다.
구체적으로, 시스템(3000)에서, 프로세서(3100), 메모리(3200), 및 입/출력 장치(3300)는 버스(3400)를 이용하여 상호 데이터 통신할 수 있다.
시스템(3000)의 메모리(3200)는 RAM (random access memory) 및 ROM (read only memory)을 포함할 수 있다. 또한, 시스템(3000)은 플로피 디스크 드라이브 (floppy disk drive) 및 CD (compact disk) ROM 드라이브와 같은 주변 장치(3500)를 포함할 수 있다.
메모리(3200)는 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자를 포함할 수 있다. 특히, 메모리(3200)는 앞에서 설명한 본 발명의 기술적 사상에 의한 실시예들에 따른 반도체 메모리 소자들 중에서 선택되는 적어도 하나의 반도체 메모리 소자의 특징적 구조를 포함할 수 있다.
메모리(3200)는 프로세서(3100)의 동작을 위한 코드 및 데이터를 저장할 수 있다. 시스템(3000)은 모바일 폰 (mobile phone), MP3 플레이어, 네비게이션 (navigation), 휴대용 멀티미디어 재생기 (portable multimedia player: PMP), 고상 디스크 (solid state disk: SSD), 또는 가전 제품 (household appliances)에 이용될 수 있다.
이상에서 본 발명을 다양한 실시예를 들어 상세하게 설명하였으나, 본 발명은 전술한 실시예들 및 첨부된 도면에 한정되지 않으며, 본 발명의 기술적 사상을 벗어나지 않는 범위 내에서 여러 가지 치환, 변형 및 변경이 가능하다는 것은, 본 발명이 속하는 기술분야에서 통상의 지식을 가진 자에게 있어 명백할 것이다.
100: 반도체 소자, 110: 기판, 120: 필라 구조물들, 130: 지지층, 132: 아일랜드형 지지 패턴, 134: 개방 영역, 210: 기판, 200, 200a-200k, 반도체 소자; 220: 실린더형 구조물들(하부 전극들), 232, 232a-232k: 아일랜드형 지지 패턴, 236, 236a-236k: 개방 영역, 240, 240a-240k: 단위 영역

Claims (10)

  1. 제1 방향 및 제2 방향을 따라 반복적으로 정렬된 복수의 실린더형 구조물들; 및
    상기 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들을 포함하고, 상기 각각의 단위 영역 내에 상기 복수의 실린더형 구조물들의 측면을 노출하는 개방 영역과 상기 복수의 실린더형 구조물들의 측면에 접촉하며 상기 복수의 실린더형 구조물들을 지지하는 아일랜드형 지지 패턴을 포함하는 것을 특징으로 하는 반도체 소자.
  2. 제1항에 있어서, 상기 복수의 실린더형 구조물들은 상기 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 상기 제2 방향으로 제2 피치의 간격으로 이격하여 배치되며,
    상기 아일랜드형 지지 패턴은 상기 제1 방향으로 상기 제1 피치의 n배의 치수(dimension)를 갖고 상기 제2 방향으로 상기 제2 피치의 m배의 치수를 갖는 형상이고, 상기 n 및 m은 2 또는 3인 것을 특징으로 하는 반도체 소자.
  3. 제1항에 있어서, 상기 복수의 실린더형 구조물들은 상기 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 상기 제2 방향으로 제2 피치의 간격으로 이격하여 배치되며,
    상기 아일랜드형 지지 패턴은 상기 제1 방향으로는 상기 제1 피치의 2배의 치수(dimension)를 갖고, 상기 제2 방향으로 상기 제2 피치의 m배의 치수를 갖는 형상이고, m은 2 내지 9인 것을 특징으로 하는 반도체 소자.
  4. 제1항에 있어서, 상기 복수의 실린더형 구조물들은 상기 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 상기 제2 방향으로 제2 피치의 간격으로 이격하여 배치되며,
    상기 아일랜드형 지지 패턴은 상기 제1 방향으로는 상기 제1 피치의 3배의 치수(dimension)를 갖고, 상기 제2 방향으로 상기 제2 피치의 3배 또는 4배의 치수를 갖는 형상인 것을 특징으로 하는 반도체 소자.
  5. 제1 방향 및 제2 방향을 따라 반복적으로 정렬되고, 상기 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 상기 제2 방향으로 제2 피치의 간격으로 이격하여 배치된 복수의 실린더형 하부 전극들; 및
    상기 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들을 포함하고, 상기 각각의 단위 영역 내에 상기 복수의 실린더형 하부 전극들의 측면을 노출하는 개방영역과 상기 복수의 실린더형 하부 전극들의 측면에 접촉하며 상기 복수의 실린더형 하부 전극들을 지지하는 아일랜드형 지지 패턴을 포함하고
    상기 아일랜드형 지지 패턴은 상기 제1 방향으로 상기 제1 피치의 n배(n은 자연수)의 치수(dimension)를 갖고 상기 제2 방향으로 상기 제2 피치의 m배(m은 자연수)의 치수를 갖는 형상이고, 상기 단위 영역을 평면적으로 볼 때 상기 개방 영역의 비율은 다음 식 1-(((n-1)*(m-1)/(n x m)))을 만족하고, 상기 개방 영역의 비율은 40% 이상인 것을 특징으로 하는 반도체 소자.
  6. 제5항에 있어서, 상기 n 및 m중 어느 하나는 2이고 나머지 하나는 2 내지 9인 것을 특징으로 하는 반도체 소자.
  7. 제5항에 있어서, 상기 n 및 m중 어느 하나는 3이고 나머지 하나는 3 또는 4인 것을 특징으로 하는 반도체 소자.
  8. 메모리 셀 영역을 포함하는 반도체 기판;
    상기 반도체 기판 상의 메모리 셀 영역 내에 제1 방향 및 제2 방향을 따라 반복적으로 정렬된 복수의 실린더형 하부 전극들; 및
    상기 제1 방향 및 제2 방향을 따라 반복적으로 형성되어 있는 복수의 단위 영역들을 포함하고, 상기 각각의 단위 영역 내에 상기 복수의 실린더형 하부 전극들의 측면을 노출하는 개방 영역과 상기 복수의 실린더형 하부 전극들의 측면에 접촉하며 상기 복수의 실린더형 하부 전극들을 지지하는 아일랜드형 지지 패턴을 포함하여 이루어지는 것을 특징으로 하는 반도체 소자.
  9. 제8항에 있어서, 상기 실린더형 하부 전극들은 상기 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 상기 제2 방향으로 제2 피치의 간격으로 이격하여 배치되고,
    상기 아일랜드형 지지 패턴은 상기 제1 방향으로 상기 제1 피치의 n배의 치수(dimension)를 갖고 상기 제2 방향으로 상기 제2 피치의 m배의 치수를 갖는 형상이고, 상기 n 및 m중 어느 하나는 2이고 나머지 하나는 2 내지 9인 것을 특징으로 하는 반도체 소자.
  10. 제8항에 있어서, 상기 실린더형 하부 전극들은 상기 제1 방향으로 제1 피치의 간격으로 이격하여 배치되고 상기 제2 방향으로 제2 피치의 간격으로 이격하여 배치되고,
    상기 아일랜드형 지지 패턴은 상기 제1 방향으로 상기 제1 피치의 n배의 치수(dimension)를 갖고 상기 제2 방향으로 상기 제2 피치의 m배의 치수를 갖는 형상이고, 상기 n 및 m중 어느 하나는 3이고 나머지 하나는 3 또는 4인 것을 특징으로 하는 반도체 소자.
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