TW201507006A - 半導體裝置及其製造方法 - Google Patents

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Gou Kawaguchi
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Ps4 Luxco Sarl
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Abstract

本發明係一種半導體裝置及其製造方法，其中，具有：在半導體基板上，各排列於第1方向(Y方向)，及正交於第1方向之第2方向(X方向)而加以配置之記憶體單元範圍，和藉由虛擬圖案範圍而鄰接於記憶體單元範圍之第1方向(Y方向)之字元線接觸範圍，和跨越排列於第1方向(Y方向)之複數之活性範圍而從記憶體單元範圍延伸存在至字元線接觸範圍之第1字元線及第2字元線。鄰接在位置於記憶體單元範圍之一個活性範圍內之第1字元線與第2字元線係構成字元線對。在構成字元線對之第1字元線及第2字元線之記憶體單元範圍的第2方向(X方向)之間隔，係較在字元線接觸範圍之第2方向(X方向)的間隔為窄者。

Description

半導體裝置及其製造方法
本發明係有關半導體裝置及其製造方法。
對於半導體記憶裝置之一有著DRAM(Dynamic Random Access Memory)。DRAM係具備：延伸存在於第1方向之複數的字元線，和延伸存在於交叉於第1方向的第2方向之複數的位元線。對於字元線與位元線的交點具有位置有記憶體單元之構成。
對於日本特開平10-173153號公報(專利文獻1)係揭示有延伸存在於字元線與位元線正交之方向的DRAM之構成的例。
先前技術文獻 專利文獻
專利文獻1：日本特開平10-173153號公報
對於DRAM之記憶體單元構成係存在有種種的方式，但對於其一則有構成記憶體單元之複數之活性範圍則各排列於X方向及正交於X方向之Y方向而加以配置之活性範圍正交配置方式。在此活性範圍正交配置方式中，如圖10A，圖10B所示，成為跨越排列於一個方向之複數的活性範圍100A而延伸存在有2條字元線(WL1，WL2)之構成。即，交叉於一個活性範圍100A之二個字元線(WL1，WL2)係構成字元線對。各字元線對係為了連接於副字元驅動器(SWD)而加以延伸至位置於記憶排周邊之元件分離範圍的字元線接觸範圍WC為止。
在字元線接觸範圍WC中，設置有連接於字元線對之一方的字元線上面之字元線接觸塞1。更且，經由連接於字元線接觸塞1上面之周邊配線200而加以連接於副字元驅動器(SWD)。
但在上述之構成中，構成字元線對之2條的字元線之間隔D2a為窄之故，而當半導體裝置加以細微化時，發生有加以配置於一方之字元線WL2上面之字元線接觸塞1，和構成字元線對之另一方之字元線WL1產生短路之問題。
本發明係提供可迴避字元線連接塞與鄰接字元線之短路的半導體裝置及其製造方法。
有關本發明之一形態之半導體裝置，其特徵為具有：在半導體基板上，各排列於第1方向，及正交於前述第1方向之第2方向而加以配置之記憶體單元範圍，和藉由虛擬圖案範圍而鄰接於前述記憶體單元範圍之前述第1方向之字元線接觸範圍，和跨越排列於前述第1方向之複數之活性範圍而從前述記憶體單元範圍延伸存在至前述字元線接觸範圍之第1字元線及第2字元線，鄰接在位置於前述記憶體單元範圍之一個前述活性範圍內之前述第1字元線與前述第2字元線係構成字元線對，在構成前述字元線對之前述第1字元線及前述第2字元線之前述記憶體單元範圍的前述第2方向之間隔，係較在前述字元線接觸範圍之前述第2方向的間隔為窄者。
有關本發明之其他形態之半導體裝置，其特徵為具有：在半導體基板上，各排列於第1方向，及正交於前述第1方向之第2方向而加以配置之記憶體單元範圍，和藉由虛擬圖案範圍而鄰接於前述記憶體單元範圍之前述第1方向之字元線接觸範圍，和跨越排列於前述第1方向之複數之活性範圍而從前述記憶體單元範圍延伸存在至前述字元線接觸範圍之第1字元線及第2字元線， 鄰接在位置於前述記憶體單元範圍之一個前述活性範圍內之前述第1字元線與前述第2字元線係構成字元線對，位置於前述記憶體單元範圍及前述字元線接觸範圍之前述第1字元線及前述第2字元線係以延伸存在於前述第1方向之直線加以構成，位置於前述虛擬圖案範圍之前述第1字元線及前述第2字元線係呈從前述記憶體單元範圍朝向前述字元線接觸範圍而寬度擴大地，以傾斜於前述第1方向之直線加以構成者。
另外，有關本發明之一形態之半導體裝置之製造方法，其特徵為具有：在半導體基板上，呈各排列於第1方向，及正交於前述第1方向之第2方向地形成記憶體單元範圍之工程，和形成虛擬圖案範圍之工程，和藉由前述虛擬圖案範圍，形成鄰接於前述記憶體單元範圍之前述第1方向之字元線接觸範圍的工程，和呈排列於前述第1方向地，形成複數之活性範圍之工程，和呈跨越前述複數之活性範圍而從前述記憶體單元範圍延伸存在至前述字元線接觸範圍地，形成第1字元線及第2字元線之工程，鄰接在位置於前述記憶體單元範圍之一個前述活性範圍內之前述第1字元線與前述第2字元線係構成字元線 對，位置於前述記憶體單元範圍及前述字元線接觸範圍之前述第1字元線及前述第2字元線係以延伸存在於前述第1方向之直線加以構成，位置於前述虛擬圖案範圍之前述第1字元線及前述第2字元線係呈從前述記憶體單元範圍朝向前述字元線接觸範圍而寬度擴大地，以傾斜於前述第1方向之直線加以構成者。
如根據本發明，可迴避字元線接觸塞與鄰接字元線的短路者。
1‧‧‧第1字元接觸塞
1a‧‧‧第2字元接觸塞
2a‧‧‧第1電容接觸範圍
2aa‧‧‧第1電容器
2b‧‧‧第2電容接觸範圍
2bb‧‧‧第2電容器
20a‧‧‧第1元件分離範圍
20b‧‧‧第2元件分離範圍
20c‧‧‧周邊元件分離範圍
21a‧‧‧第1光罩膜
21b‧‧‧第2光罩膜
21c‧‧‧第3光罩膜
23‧‧‧第1圖案
23a‧‧‧MC第1圖案
23b‧‧‧DP第1圖案
23c‧‧‧WC第1圖案
23g‧‧‧MC第1凹部
23h‧‧‧WC第1凹部
24‧‧‧第1犧牲膜
24aa‧‧‧第1字元凹槽
24bb‧‧‧第2字元凹槽
24a‧‧‧側面側壁部
24b‧‧‧側面側壁部
24c‧‧‧端面側壁部
24g‧‧‧MC第2凹部
24h‧‧‧WC第2凹部
25‧‧‧第2犧牲膜
26‧‧‧第3犧牲膜
28‧‧‧間隙絕緣膜
3‧‧‧位元線接觸範圍
31‧‧‧第1層間絕緣膜
32‧‧‧第2層間絕緣膜
100‧‧‧半導體基板
100A‧‧‧活性範圍
100a‧‧‧活性範圍
100b‧‧‧活性範圍
100D‧‧‧虛擬活性範圍
200‧‧‧第1周邊配線
200a‧‧‧第2周邊配線
圖1A係有關本發明之實施形態的半導體裝置之圖1C之A-A剖面圖。
圖1B係有關本發明之實施形態的半導體裝置之圖1C之B-B剖面圖。
圖1C係有關本發明之實施形態的半導體裝置之平面圖。
圖1D係顯示有關本發明之實施形態的半導體裝置之平面構成之一部分的圖。
圖2A係為了說明有關本發明之實施形態的半導體裝 置之製造方法之圖2C之A-A剖面圖。
圖2B係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖2C之B-B剖面圖。
圖2C係為了說明有關本發明之實施形態的半導體裝置之製造方法之擴大平面圖。
圖3A係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖3C之A-A剖面圖。
圖3B係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖3C之B-B剖面圖。
圖3C係為了說明有關本發明之實施形態的半導體裝置之製造方法之擴大平面圖。
圖4A係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖4C之A-A剖面圖。
圖4B係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖4C之B-B剖面圖。
圖4C係為了說明有關本發明之實施形態的半導體裝置之製造方法之擴大平面圖。
圖5係為了說明有關本發明之實施形態的半導體裝置之製造方法之擴大平面圖。
圖6A係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖6C之A-A剖面圖。
圖6B係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖6C之B-B剖面圖。
圖6C係為了說明有關本發明之實施形態的半導體裝 置之製造方法之擴大平面圖。
圖7A係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖7C之A-A剖面圖。
圖7B係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖7C之B-B剖面圖。
圖7C係為了說明有關本發明之實施形態的半導體裝置之製造方法之擴大平面圖。
圖8A係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖8C之A-A剖面圖。
圖8B係為了說明有關本發明之實施形態的半導體裝置之製造方法之圖8C之B-B剖面圖。
圖8C係為了說明有關本發明之實施形態的半導體裝置之製造方法之擴大平面圖。
圖9A係為了說明有關本發明之實施形態的半導體裝置之製造方法之與圖8A同樣之剖面圖。
圖9B係為了說明有關本發明之實施形態的半導體裝置之製造方法之與圖8B同樣之剖面圖。
圖10A係為了說明有關以往技術之半導體裝置之全體配置構成的平面圖。
圖10B係擴大圖10A之R部分之平面圖。
以下，參照圖面的同時，對於本發明之理想的實施形態加以詳細說明。
對於有關本發明之實施形態之半導體裝置，使用圖1A，圖1B，圖1C，圖1D加以說明。在此，圖1D係作為半導體裝置之DRAM(Dynamic Random Access Memory)之基本配置構成的全體圖。圖1C係圖1D所示之粗線框R內之擴大平面圖。圖1A係圖1C所示之A-A線剖面圖，圖1B係圖1C所示之B-B線剖面圖。
首先，參照圖1D。圖1D係顯示有關本實施形態之半導體裝置之平面構成的一部分。圖1D所示之基本平面構成則加以複數配列於X方向及Y方向，加以構成DRAM。加以配置有連接於位置在中央的感測放大器SA，而延伸存在於右方X方向(第2方向)之複數的位元線BL1。於正交於位元線BL1之延伸存在方向的Y方向(第1方向)，加以配置有複數之字元線對WLP。
字元線對WLP係由第1字元線WL1及第2字元線WL2而加以構成。於各字元線與位元線BL1之交點，加以配置有記憶體單元(未圖示)。經由配置成矩陣狀之複數的記憶體單元而加以構成有第1記憶體單元範圍MC1。對於第1記憶體單元範圍MC1之字元線延伸存在方向之兩端係藉由第1虛擬圖案範圍DP1，第2虛擬圖案範圍DP2，而各加以配置第1字元線接觸範圍WC1，第2字元線接觸範圍WC2。更且，對於第1字元線接觸範圍WC1，第2字元線接觸範圍WC2之各Y方向之周圍，係各加以配置有第1副字元驅動器電路SWD1，第2副字元驅動器電路SWD2。
在本實施形態中，對於構成複數之字元線對WLP的各第2字元線WL2而言之第1字元接觸塞1，則加以配置於第1字元線接觸範圍WC1。對於第1字元線WL1而言之第2字元接觸塞1a係加以配置於位置在相反側之第2字元線接觸範圍WC2。對於接觸塞1及接觸塞1a係各加以連接有第1周邊配線200及第2周邊配線200a，更且，各加以連接於第1副字元驅動器電路SWD1及第2副字元驅動器電路SWD2。然而，對於感測放大器SA而言位置在第1記憶體單元範圍MC1之相反側的第2記憶體單元範圍MC2亦成為同樣之構成。
以下，使用成為於圖1D以粗線框R所示之部分的擴大平面圖的圖1C，對於本實施形態之構成加以說明。圖1C係顯示具有延伸存在於Y方向(第1方向)之複數的字元線，和延伸存在於正交於字元線延伸存在方向之X方向(第2方向)之複數的位元線之DRAM之配置的一部分。位元線BL係成為以蛇形圖案而彎曲同時，作為全體而延伸存在於X方向(第2方向)之構成。
本實施形態之半導體裝置係至少具有：加以配置有半導體基板100所成之複數之活性範圍100A之記憶體單元範圍MC，和於延伸存在於Y方向而加以配置之字元線WL上，加以配置有字元線接觸塞1之字元線接觸範圍WC，和位置於記憶體單元範圍MC與字元線接觸範圍WC之間的虛擬圖案範圍DP。更且，對於字元線接觸範圍WC而言，在虛擬圖案範圍DP之相反側係加以配置 有副字元線驅動器電路。
對於記憶體單元範圍MC係各排列於Y方向及X方向而規則性地加以配置有活性範圍100A。各個活性範圍100A係由延伸存在於Y方向之第1元件分離範圍20a，和延伸存在於以正的角度傾斜於X方向之X'方向(第3方向)之第2元件分離範圍20b所圍繞之構成。經由此，活性範圍100A係延伸存在於X’方向，由以成為平面視成為平行四邊形的島而加以構成。加以配置有跨越排列於Y方向之複數的活性範圍100A而延伸存在於Y方向之第1字元線WL1與第2字元線WL2。
如圖1A所示，字元線WL係作為加以埋設於半導體基板100內之埋入字元線而加以構成。加以配置於一個活性範圍內之第1字元線WL1及第2字元線WL2係構成字元線對WLP。對於其他的活性範圍100A亦同樣地加以配置有字元線對WLP。一個活性範圍100A係經由配置有字元線對WLP之時，分割為第1電容接觸範圍2a，鄰接於第1電容接觸範圍2a之第1字元線WL1，鄰接於第1字元線WL1之位元線接觸範圍3，鄰接於位元線接觸範圍3之第2字元線WL2，鄰接於第2字元線WL2之第2電容接觸範圍2b之5個範圍。對於第1電容接觸範圍2a上係加以配置有第1電容器2aa，而對於第2電容接觸範圍2b上係加以配置有第2電容器2bb。
另一方面，對於位元線接觸範圍3上係加以配置有位元線BL。連接於鄰接在X方向之複數之位元線 接觸範圍3而延伸存在於X方向之位元線BL係具有：延伸存在於平行於活性範圍100A之X’方向之第1位元線BL1，和在位元線接觸範圍3上，延伸存在於交叉於活性範圍100A之X”方向之第2位元線BL2。
更且，位元線BL係由加以交互配置連接有第1位元線BL1與第2位元線BL2於各活性範圍100A之蛇形圖案而加以構成。即，彎曲於Y方向同時，作為全體而延伸存在於X方向。以蛇形圖案加以構成之位元線BL係第1位元線BL1與第2位元線BL2之連接部則成為頂點，而於鄰接在Y方向之2條之位元線BL之各頂點間加以配置有電容器2aa，2bb。經由此，包含電容器2aa，2bb之全體之電容器係成為以最緊密充填加以配置之構成。
對於虛擬圖案範圍DP係加以配置有未對於半導體裝置之動作有貢獻之虛擬活性範圍100D或虛擬位元線DBL。本實施形態之半導體裝置係如後述，作為使延伸存在於Y方向之字元線傾斜之範圍，虛擬圖案範圍DP則為必要。虛擬圖案範圍DP係對於迴避在光微影的光接近效果亦有貢獻。
虛擬圖案範圍DP係具有鄰接於Y方向，位置於記憶體單元範圍MC側之一端部DPL與位置於字元線接觸範圍WC側之另一端部DPU。一端部DPL與另一端部DPU之間隔係以連接於Y方向之活性範圍100A之配置間距P1之2~3倍範圍加以構成。在此，在上述間隔 較2為窄之範圍中，傾斜字元線的形成則成為困難而產生有斷線的問題。另外，當上述間隔成為較3為寬時，成為半導體裝置之縮小化之弊害。從如此之理由，在本實施形態中，將上述間隔設定成配置間距P1之2~3倍的範圍。
字元線接觸範圍WC係加以配置於位置在鄰接於虛擬圖案範圍DP之周圍的周邊元件分離範圍20c。對於字元線接觸範圍WC之Y方向周圍，係加以配置有未圖示之副字元驅動器電路範圍。對於從記憶體單元範圍MC至字元線接觸範圍WC，延伸存在於Y方向之字元線係在字元線接觸範圍WC中，加以配置有對於為了連接於副字元驅動器電路之配線的接觸塞1。
對於加以配置於記憶體單元範圍MC之字元線對WLP，著眼於鄰接於X方向之活性範圍100a及100b而加以說明。交叉於一個活性範圍100a而延伸存在於Y方向之字元線對WLP，係由第1字元線WL1及第2字元線WL2加以構成。對於平行地延伸存在於Y方向之其他的字元線對WLP，亦成為同樣的構成。第1字元線WL1及第2字元線的寬度D1係成為相等。在此，各寬度作為F。另外，第1字元線WL1及第2字元線WL2之間隔D2a亦同樣以F加以配置。字元線對WLP之間隔W2a，即鄰接之字元線對WLP之第2字元線WL2及第1字元線WL1之間隔W2a係成為3F。其他之鄰接的字元線對間亦成為相同構成。隨之，字元線對WLP之X方向之配置間距D4a係成為6F。
另一方面，在字元線接觸範圍WC中，在記憶體單元範圍MC之寬度D1(F)與以相同寬度而延伸存在之第1字元線WL1及第2字元線WL2之間隔D2b係加以擴大成2F。另外，字元線對WLP之間隔W2b，即鄰接之字元線對WLP之第2字元線WL2及第1字元線WL1之間隔W2b係加以縮小為2F。其他之鄰接的字元線對間亦成為相同構成。隨之，加以配置於字元線接觸範圍WC之各第1字元線WL1及第2字元線WL2之各間隔(D2b，W2b)係所有以等間隔之2F加以配置。
然而，字元線對WLP之X方向之配置間距D4b係與記憶體單元範圍MC同樣成為6F。即，字元線對WLP係成為維持X方向之配置間距同時，使第1字元線WL1及第2字元線WL2間隔，從記憶體單元範圍MC之F擴大為字元線接觸範圍WC之2F之構成。
如上述，本實施形態之半導體裝置係在半導體基板100上，具有：各排列於第1方向(Y方向)及正交於第1方向之第2方向(X方向)而加以配置有活性範圍(100A，100a，100b)之記憶體單元範圍MC，和藉由虛擬圖案範圍DP而鄰接於記憶體單元範圍MC之第1方向的字元線接觸範圍WC，和跨越排列於第1方向之複數之前述活性範圍100而從記憶體單元範圍MC延伸存在至字元線接觸範圍WC之第1字元線WL1及第2字元線WL2，在位置於記憶體單元範圍MC之一個活性範圍100A內鄰接之第1字元線WL1與第2字元線WL2係構 成字元線對WLP，在構成字元線對WLP之第1字元線WL1及第2字元線WL2的記憶體單元範圍MC內之第2方向的間隔D2a係具有較在字元線接觸範圍WC之第2方向之間隔D2b為窄之構成。
加以配置於記憶體單元範圍MC及字元線接觸範圍WC之各字元線WL係全部以平行地延伸存在於Y方向之直線加以構成。對於跨越離間於Y方向之記憶體單元範圍MC及字元線接觸範圍WC，為了配置在各範圍之X方向的間隔為不同而連續之字元線對WLP，係於記憶體單元範圍MC與字元線接觸範圍WC之間使字元線對WLP之X方向之間隔變換之間隔變換範圍則成為必要。在本實施形態中，虛擬圖案範圍DP則相當於間隔變換範圍。
如前述，虛擬圖案範圍DP係具有與記憶體單元範圍MC之邊界DPL，和與字元線接觸範圍WC之邊界DPU。邊界DPL與邊界DPU之間隔係以鄰接於Y方向之活性範圍100A之配置間距P1之2~3倍範圍加以構成。經由配置虛擬圖案範圍DP之時，構成字元線對WLP之第1字元線WL1係由位置於記憶體單元範圍MC內之第1部分WL1a，和位置於虛擬圖案範圍DP內之WL1b，和位置於字元線接觸範圍WC內之第3部分WL1c加以構成。對於第2字元線WL2亦同樣地，具有第1部分WL2a，第2部分WL2b，第3部分WL2c。
第1字元線WL1之內，第1部分WL1a，第3部分WL1c係各以延伸存在於Y方向之直線加以構成，但 第2部分WL1b係以對於Y方向以負的角度(-5度)傾斜之直線加以構成。另一方面，第2字元線WL2之內，第1部分WL2a，第3部分WL2c係各以延伸存在於Y方向之直線加以構成，但第2部分WL2b係以對於Y方向以正的角度(+5度)傾斜之直線加以構成。
經由此，位置於虛擬圖案範圍DP之第1字元線WL1及第2字元線WL2係呈從記憶體單元範圍MC朝向於字元線接觸範圍WC而各寬度擴大地，以傾斜於第1方向之直線加以構成。隨之，第2部分WL1b係以至少含有Y方向之2端面WL1ab及WL1bc之平行四邊形加以構成。另外，構成第2字元線WL2之第2部分WL2b亦同樣地以至少含有Y方向之2端面WL2ab及WL2bc之平行四邊形加以構成。
如上述，在半導體基板100上，具有：包含各排列於第1方向及正交於第1方向之第2方向而加以配置有活性範圍(100A，100a，100b)之記憶體單元範圍MC，和藉由虛擬圖案範圍DP而鄰接於記憶體單元範圍MC之第1方向的字元線接觸範圍WC，和跨越排列於第1方向之複數之活性範圍MC而從記憶體單元範圍MC延伸存在至字元線接觸範圍WC之第1字元線WL1及第2字元線WL2，在位置於記憶體單元範圍MC之一個活性範圍100內鄰接之第1字元線WL1與第2字元線WL2係構成字元線對WLP，而位置於記憶體單元範圍MC及字元線接觸範圍WC之第1字元線WL1及第2字元線WL2係以延 伸存在於第1方向之直線加以構成，位置於虛擬圖案範圍DP之第1字元線WL1及第2字元線WL2係呈從記憶體單元範圍MC朝向於字元線接觸範圍WC而各寬度擴大地，以傾斜於第1方向之直線(WL1b，WL2b)加以構成。
構成字元線對WLP之第1字元線WL1與第2字元線WL2係對於通過位置於第1字元線WL1及第2字元線WL2之間的X方向中心而延伸存在於Y方向之假想中心線而言，成為線對稱之配置。
對於字元線接觸範圍WC，係加以配置有配置於各第2字元線WL2上之字元線接觸塞1。在本實施形態中，於各第2字元線WL2上配置字元線接觸塞1，但作為配置於各第1字元線WL1上亦可。配置於任一方之各字元線上。對於未加以連接有字元線接觸塞1之字元線而言，係成為在位置於記憶體單元範圍MC之相反側的字元線接觸範圍WC加以連接有字元線接觸塞1之構成。
在圖1C所示之字元線接觸範圍WC中，鄰接之字元線接觸塞1係在X方向中加以配置成鋸齒狀。另外，圖1B係圖1C之B-B剖面圖。如圖1B之剖面圖所示，埋設加以配置於周邊元件分離範圍20c內之第1字元凹槽24aa之第1字元線WL1，和埋設第2字元凹槽24bb之第2字元線WL2則以等間隔加以配置於X方向。其中，連接於第2字元線WL2之上面的字元線接觸塞1則加以配置於層間絕緣膜31中，更且，加以配置連接於字 元線接觸塞1之上面之周邊配線200，而連接於未圖示之副字元驅動器電路。
圖1A係圖1C之A-A剖面圖。如圖1A所示，對於夾持位置於第1及第2元件分離範圍20a，20b之各活性範圍100a，100b內，係於元件離範圍，埋設側面接觸之第1字元凹槽24aa之第1字元線WL1，和埋設第2字元凹槽24bb之第2字元線WL2則加以配置，連接於夾持於第1字元凹槽24aa與第2字元凹槽24bb之位元接觸範圍3之上面，加以配置有位元線BL。在此，記載於圖1A，圖1B之各部的寬度關係，係與圖1C相同。
如上述，如根據本發明之實施形態，在字元線接觸範圍WC中，係因複數之字元線的間隔則成為均等地加以配置之構成之故，較配置於記憶體單元範圍MC之字元線的間隔，加以跨大配置於字元線接觸範圍WC之字元線的間隔。經由此，可迴避字元線接觸塞1與鄰接字元線的短路者。
接著，對於構成上述DRAM之半導體裝置之製造方法，使用圖2至圖9而加以說明。
(活性範圍形成工程)
首先，參照圖2C。於p型之單結晶矽基板所成之半導體基板100上，將由延伸存在於Y方向(第1方向)之第1元件分離範圍20a與延伸存在於X’方向(第3方向)之第2元件分離範圍20b所圍繞之半導體基板100所 成之複數之活性範圍100A及複數之虛擬活性範圍100D，經由周知的STI(Shallow Trench Isolation)法而形成。虛擬活性範圍100D係未作為記憶體單元而發揮機能之活性範圍。
經由此，加以形成有作為記憶體單元而發揮機能之活性範圍100A則排列而加以配置之記憶體單元範圍MC，和鄰接於記憶體單元範圍MC之Y方向之虛擬圖案範圍DP，和鄰接於虛擬圖案範圍DP之Y方向之字元線接觸範圍WC。字元線接觸範圍WC係加以設定於周邊元件分離範圍20c內。然而，在本實施形態中，活性範圍100A係排列於Y方向及正交於Y方向之X方向(第2方向)而加以配置者則為必要。
如圖1D所示，虛擬圖案範圍DP及字元線接觸範圍WC係加以形成於記憶體單元範圍MC之Y方向之兩端，但因均以同樣的構成加形成之故，在之後的說明中僅對於上端部加以說明。
虛擬圖案範圍DP之Y方向的寬度係作為鄰接於Y方向之活性範圍100A的配置間距P1之2~3倍的範圍內。虛擬圖案範圍DP係於與記憶體單元範圍MC之邊界具有下端DPL，而於與字元線接觸範圍WC之邊界具有DPU。下端DPL與上端DPU的距離則成為虛擬圖案範圍DP之Y方向的寬度。另外，字元線接觸範圍WC之Y方向的寬度係作為鄰接於Y方向之活性範圍100A的配置間距P1之3~5倍的範圍內。
(第1圖案形成工程)
接著，參照圖2A，圖2B。在此，作為交叉於圖2C之A-A剖面線而連接於X方向之兩個活性範圍100a，100b。在形成由第1元件分離範圍20a及第2元件分離範圍20b所圍繞之活性範圍100a，100b之後，經由電漿CVD法而形成厚度40nm之氮化矽膜所成之第1光罩膜21a於全面。
接著，經由電漿CVD法而形成厚度150nm之非晶質碳膜所成之第2光罩膜21b。接著，經由電漿CVD法而層積形成厚度40nm之氧化矽膜所成之第3光罩膜21c。
接著，經由光微影法而於第3光罩膜21c上，形成光致抗蝕劑所成之第1圖案23。在此，在說明之方便上，如圖2C所示，指定從記憶體單元範圍MC遍佈於字元線接觸範圍WC而延伸存在於Y方向之個別的第1圖案23A，23B。另外，將加以形成於記憶體單元範圍MC上之第1圖案作為MC第1圖案23a，將加以形成於虛擬圖案範圍DP上之第1圖案作為DP第1圖案23b，將加以形成於字元線接觸範圍WC上之WC第1圖案作為23c。
圖2A係顯示加以形成於記憶體單元範圍MC上之MC第1圖案23a之剖面。MC第1圖案23a之X方向的寬度係F，鄰接之MC第1圖案23a之間隔係成為 5F。隨之，MC第1圖案23a之配置間距係成為6F。經由形成有MC第1圖案23a之時，對於記憶體單元範圍MC係加以形成有X方向之寬度為5F之MC第1凹部23g。然而，在本實施形態中，將F例如作為20nm。
圖2B係顯示加以形成於字元線接觸範圍WC上之WC第1圖案23c之剖面。WC第1圖案23c之X方向的寬度係2F，鄰接之WC第1圖案23c之間隔係成為4F。隨之，WC第1圖案之配置間距亦成為6F。經由配置有WC第1圖案23c之時，對於字元線接觸範圍WC係加以形成有X方向之寬度為4F之WC第1凹部23h。MC第1圖案23a及WC第1圖案23c係作為均延伸存在於Y方向之矩形而加以形成。
另一方面，加以形成於虛擬圖案範圍DP上之DP第1圖案23b係以上底為2F而下底成為F之左右對稱之逆台形而加以形成。即，DP第1圖案23b係從記憶體單元範圍MC側朝向於字元線接觸範圍WC側，X方向之寬度則呈成為2倍地，以對向之側面的間隔則連續性地擴大之逆台形而加以形成。
(犧牲膜形成工程)
接著，參照圖3A~圖3C。在形成由光致抗蝕劑所成之第1圖案23之後，呈被覆第1圖案23地，於全面形成厚度為F之氧化矽膜所成之第1犧牲膜24。形成於對於耐熱性缺乏之光致抗蝕劑表面的第1犧牲膜24，係使用可低溫(~100 ℃)成膜之MLD(Molecule layer deposition)法而進行成膜。經由此，對於MC第1凹部23g內，係加以形成有X方向之寬度為3F之新的MC第2凹部24g。對於WC第1凹部23h內，係加以形成有X方向之寬度為2F之新的WC第2凹部24h。
另外，第1犧牲膜24係具有呈圍繞第1圖案23A及23B之周圍側面地加以形成，沿著對向於X方向之二個側面加以形成之一對的側面側壁部24a，24b。更且，加以形成於第1圖案23A，23B之各Y方向端部側面之端面側壁部24c。
接著，參照圖4A~圖4C。MC第2凹部24g及WC第2凹部24h之其他，呈全部埋設形成於表面之凹部地，經由旋轉塗佈法而形成有機膜所成之第2犧牲膜25。之後，除去加以形成於第1犧牲膜24上面之第2犧牲膜25，使第1犧牲膜24上面露出。
接著，參照圖5。在此，剖面圖係因與圖4A，圖4B相同之構成之故，省略之。在圖3A~圖3C之階段，呈被覆加以形成於第1圖案23A，23B之各Y方向端部側面之端面側壁部24c地，形成經由光微影而延伸存在於X方向，且被覆周邊電路範圍之光致抗蝕劑所成之第3犧牲膜26。經由此，位置於記憶體單元範圍MC，虛擬圖案範圍DP及字元線接觸範圍WC之第1犧牲膜24的上面則露出。
(第2圖案形成工程)
接著，參照圖6A~圖6C。將第3犧牲膜26及第2犧牲膜25作為光罩，選擇性地除去上面露出之第1犧牲膜24。經由此，加以除去由第1犧牲膜24加以構成之側面側壁部24a及24b，而加以形成有第1字元凹槽開口24aa，及第2字元凹槽開口24bb所成之第2圖案24P。由夾持各第1圖案23A及23B而鄰接之第1字元凹槽開口24aa及第2字元凹槽開口24bb係各構成字元凹槽開口對。
當更詳細說明時，第1犧牲膜24係由氧化矽膜加以構成，當蝕刻第1犧牲膜所成之側面側壁部24a及24b時，對於其底面係露出有第3光罩膜21c之上面。但，第3光罩膜21c亦因由氧化矽膜加以構成之故，而連續性地加以蝕刻，至非晶質碳膜所成之第2犧牲膜21b之上面露出為止進行蝕刻。其結果，於底面，加以形成有非晶質碳膜所成之第2光罩膜21b之上面露出之第1字元凹槽開口24aa及第2字元凹槽開口24bb所成之第2圖案24P。
另一方面，端面側壁部24c係因由第3犧牲膜26而加以被覆之故而未加以蝕刻。隨之，對於端面側壁部24c之位置係未加以形成有開口。當於端面側壁部24c之位置加以形成有開口時，第1字元凹槽開口24aa與第2字元凹槽開口24bb則成為藉由形成於端面之開口而連接之狀態。此情況，在之後的工程，埋設字元凹槽開口 而形成之第1字元線WL1與第2字元線WL2則發生短路之問題。
構成第2圖案24P之各字元凹槽開口對之間隔，係在記憶體單元範圍MC中為3F，而在字元線接觸範圍WC中係成為2F。另外，構成字元凹槽開口對之第1字元凹槽開口24aa與第2字元凹槽開口24bb之各X方向的寬度係成為F。第1字元凹槽開口24aa與第2字元凹槽開口24bb之間隔，係在記憶體單元範圍MC中為F的等間隔，而在字元線接觸範圍中係成為2F之等間隔，在虛擬圖案範圍DP中係成為從記憶體單元範圍MC朝向字元線接觸範圍WC，從F至2F連續性地變化之不等間隔。
(第2圖案轉印形成工程)
接著，參照圖7A~圖7C。在形成第1字元凹槽開口24aa及24bb之後，將第3犧牲膜26，第2犧牲膜25及第1圖案23A，23B，經由使用氧電漿之乾蝕刻法而除去。經由此，氧化矽膜所成之第1犧牲膜24，第3光罩膜21c之上面，和非晶質碳膜所成之第2光罩膜21b之一部分上面則成為露出之狀態。
接著，參照圖8A~圖8C。首先，將由氧化矽膜所成之第1犧牲膜24及第3光罩膜21c作為光罩，將非晶質碳膜所成之第2光罩膜21b，經由使用氧電漿之乾蝕刻法而蝕刻，將第2圖案24P轉印於第2光罩膜21b。 經由此，對於第1字元凹槽開口24aa及與第2字元凹槽開口24bb的底面，係露出有氮化矽膜所成之第1光罩膜21a之上面。
接著，將作為光罩而使用之第1犧牲膜24及第3光罩膜21c，經由氟化氫酸(HF)含有溶液而除去。氮化矽膜所成之第1光罩膜21a係未由HF含有溶液加以除去。經由此，殘存於第1圖案23A，23B之各Y方向端部側面之端面側壁部24c亦被加以除去。接著，將第2光罩膜21b作為光罩，將第1光罩膜，經由乾蝕刻法而蝕刻，將第2圖案24P轉印於第1光罩膜21a。經由此，在第1字元凹槽開口24aa及第2字元凹槽開口24bb的底面中，對於與活性範圍100交叉之部分係露出有活性範圍100之上面，對於其他的底面係各露出有第2元件分離範圍20b及周邊元件分離範圍20c之上面。
(字元凹槽形成工程)
接著，參照圖9A，圖9B。在此，平面圖係因與圖8C相同之故而省略之。將第2光罩膜21及第1光罩膜21a作為光罩，將經由乾蝕刻法而露出有上面之活性範圍100a，100b及元件分離範圍20b，20c進行蝕刻，形成第1字元凹槽24AA及第2字元凹槽24BB。
以下，在除去第2光罩膜21b之後，如圖1A，圖1B所示，歷經於各字元凹槽內面形成閘極絕緣膜之工程，被覆閘極絕緣膜而以導體27埋設第1字元凹槽 24AA之下部及第2字元凹槽24BB之下部，形成第1字元線WL1及第2字元線WL2之工程，形成被覆各字元線之上面的間隙絕緣膜28之工程，形成在平面視成為蛇形圖案之位元線BL之工程，形成第1層間絕緣膜31之工程，於字元接觸範圍WC形成字元線接觸塞1之工程，形成為了連接字元線於副字元驅動器之周邊配線200之工程，形成第2層間絕緣膜32之工程，於電容接觸範圍2a，2b上形成未圖示之電容接觸塞之工程，各形成連接於電容接觸塞之電容器2aa，2bb之工程，形成第3層間絕緣膜之工程，形成上層配線之工程，可製造構成DRAM之半導體裝置者。
如根據本實施形態之半導體裝置之製造方法，因使用在記憶體單元範圍MC之X方向的寬度則以較在字元線接觸範圍WC之X方向的寬度為窄的構成，形成連續於Y方向而成為核心之第1圖案23之後，選擇性地除去沿著第1圖案23之側面所形成之犧牲膜而形成第2圖案24P的雙圖案法之故，對於第1圖案23而言可以自我整合而形成第2圖案24P者。
經由以特定的寬度而形成在第1圖案23之各範圍的寬度之時，在記憶體單元範圍MC中，將以不等間距間隔加以形成於X方向之各字元線形成，而在字元線接觸範圍WC中，作為等間距間隔之字元線而形成於X方向者。經由此，在字元線接觸範圍WC之各字元線間隔則因被擴大之故，可迴避字元線接觸塞1與鄰接之字元線的短 路者。
以上，對於本發明之理想實施形態已說明過，但本發明係並不限定於上述實施形態，而在不脫離本發明之內容的範圍可做種種變更，當然此等亦包含於本發明之範圍內者。
本申請係於2013年3月25日所提出申請，將自日本國專利申請第2013-61501號之優先權作為基礎，主張其利益，其揭示係作為全體參考文獻而放入於此。
1‧‧‧第1字元接觸塞
2a‧‧‧第1電容接觸範圍
2aa‧‧‧第1電容器
2b‧‧‧第2電容接觸範圍
2bb‧‧‧第2電容器
3‧‧‧位元線接觸範圍
20a‧‧‧第1元件分離範圍
20b‧‧‧第2元件分離範圍
20c‧‧‧周邊元件分離範圍
100a‧‧‧活性範圍
100b‧‧‧活性範圍
100A‧‧‧活性範圍
100D‧‧‧虛擬活性範圍
BL‧‧‧位元線
BL1‧‧‧第1位元線
BL2‧‧‧第2位元線
D1‧‧‧寬度
D2a‧‧‧間隔
D2b‧‧‧間隔
D4b‧‧‧間距
DBL‧‧‧虛擬位元線
DP‧‧‧虛擬圖案範圍
DPL‧‧‧下端
DPU‧‧‧上端
D4a‧‧‧間距
F、2F、3F、6F‧‧‧寬度
W2a、W2b‧‧‧間隔
WC‧‧‧字元線接觸範圍
WL1‧‧‧字元線
WL1a‧‧‧第1部分
WL1ab、WL2ab、WL1bc、WL2bc‧‧‧端面
WL1b、WL2b‧‧‧第2部分
WL1c、WL2c‧‧‧第3部分
WL2a‧‧‧第1部分
WL2‧‧‧字元線
WLP‧‧‧字元線對
MC‧‧‧記憶體單元範圍

Claims (30)

  1. 一種半導體裝置，其特徵為具有：在半導體基板上，各排列於第1方向，及正交於前述第1方向之第2方向而加以配置之記憶體單元範圍，和藉由虛擬圖案範圍而鄰接於前述記憶體單元範圍之前述第1方向之字元線接觸範圍，和跨越排列於前述第1方向之複數之活性範圍而從前述記憶體單元範圍延伸存在至前述字元線接觸範圍之第1字元線及第2字元線，鄰接在位置於前述記憶體單元範圍之一個前述活性範圍內之前述第1字元線與前述第2字元線係構成字元線對，在構成前述字元線對之前述第1字元線及前述第2字元線之前述記憶體單元範圍的前述第2方向之間隔，係較在前述字元線接觸範圍之前述第2方向的間隔為窄者。
  2. 如申請專利範圍第1項記載之半導體裝置，其中，在構成前述字元線對之前述第1字元線及前述第2字元線之前述記憶體單元範圍的前述第2方向之間隔，係在前述字元線接觸範圍之前述第2方向的間隔的1/2者。
  3. 如申請專利範圍第2項記載之半導體裝置，其中，將最小加工尺寸作為F之情況，在構成前述字元線對之前述第1字元線及前述第2字元線之前述記憶體單元範圍的前述第2方向之間隔係為F，而在前述字元線接觸範圍之前述第2方向的間隔係為2F者。
  4. 如申請專利範圍第3項記載之半導體裝置，其中，在前述之字元線對之前述記憶體單元範圍之前述第2方向的配置間距與在前述字元線接觸範圍之前述第2方向之配置間距係為相等者。
  5. 如申請專利範圍第4項記載之半導體裝置，其中，前述之字元線對之前述第2方向的配置間距係為6F者。
  6. 如申請專利範圍第1項乃至第5項之任一項記載之半導體裝置，其中，加以配置於前述記憶體單元範圍之複數之前述第1字元線及複數之前述第2字元線係以不等間距間隔而各加以配置於前述第2方向之同時，加以配置於前述字元線接觸範圍之複數之前述第1字元線及複數之前述第2字元線係以等間距間隔而各加以配置於前述第2方向者。
  7. 如申請專利範圍第1項乃至第6項之任一項記載之半導體裝置，其中，構成前述字元線對之前述第1字元線及前述第2字元線係對於配置於各自之間而延伸存在於前述第1方向之中心線而言，以線對稱加以配置者。
  8. 如申請專利範圍第1項乃至第7項之任一項記載之半導體裝置，其中，前述虛擬圖案範圍之前述第1方向之間隔係鄰接於前述第1方向之前述活性範圍之配置間距的2~3倍者。
  9. 如申請專利範圍第1項乃至第8項之任一項記載之半導體裝置，其中，在前述字元線接觸範圍中，對於前述第1字元線及前述第2字元線之任一方而言，加以配置有 字元線接觸塞者。
  10. 如申請專利範圍第9項記載之半導體裝置，其中，前述字元線接觸塞係鋸齒狀地加以配置於前述第2方向者。
  11. 如申請專利範圍第1項乃至第10項之任一項記載之半導體裝置，其中，一個之前述活性範圍係具有位置於前述第1字元線與前述第2字元線之間的位元線接觸範圍，連接於鄰接在前述第2方向之複數之前述位元線接觸範圍，而延伸存在於前述第2方向之位元線係具有平行地延伸存在於前述活性範圍之第1位元線，和在前述位元線接觸範圍上，交叉於前述活性範圍而延伸存在之第2位元線，前述位元線係以於各前述活性範圍交互加以配置連接前述第1位元線與前述第2位元線之蛇形圖案加以構成者。
  12. 如申請專利範圍第11項記載之半導體裝置，其中，以前述蛇形圖案加以構成之前述位元線係前述第1位元線與前述第2位元線之連接部則具有頂點，於鄰接於前述第1方向之2條之前述位元線之各頂點間，加以配置有電容器，前述電容器係成為最密充填配置者。
  13. 一種半導體裝置，其特徵為具有：在半導體基板上，各排列於第1方向，及正交於前述第1方向之第2方向而加以配置之記憶體單元範圍， 和藉由虛擬圖案範圍而鄰接於前述記憶體單元範圍之前述第1方向之字元線接觸範圍，和跨越排列於前述第1方向之複數之活性範圍而從前述記憶體單元範圍延伸存在至前述字元線接觸範圍之第1字元線及第2字元線，鄰接在位置於前述記憶體單元範圍之一個前述活性範圍內之前述第1字元線與前述第2字元線係構成字元線對，位置於前述記憶體單元範圍及前述字元線接觸範圍之前述第1字元線及前述第2字元線係以延伸存在於前述第1方向之直線加以構成，位置於前述虛擬圖案範圍之前述第1字元線及前述第2字元線係呈從前述記憶體單元範圍朝向前述字元線接觸範圍而寬度擴大地，以傾斜於前述第1方向之直線加以構成者。
  14. 如申請專利範圍第13項記載之半導體裝置，其中，加以配置於前述記憶體單元範圍之複數之前述第1字元線及複數之前述第2字元線係以不等間距間隔而各加以配置於前述第2方向之同時，加以配置於前述字元線接觸範圍之複數之前述第1字元線及複數之前述第2字元線係以等間距間隔而各加以配置於前述第2方向者。
  15. 如申請專利範圍第13項或第14項記載之半導體裝置，其中，前述虛擬圖案範圍之前述第1方向之間隔係鄰接於前述第1方向之前述活性範圍之配置間距的2~3倍 者。
  16. 如申請專利範圍第13項乃至第14項之任一項記載之半導體裝置，其中，構成前述字元線對之前述第1字元線及前述第2字元線係對於配置於各自之間而延伸存在於前述第1方向之中心線而言，以線對稱加以配置者。
  17. 如申請專利範圍第13項乃至第16項之任一項記載之半導體裝置，其中，在前述字元線接觸範圍中，對於前述第1字元線及前述第2字元線之任一方而言，加以配置有字元線接觸塞者。
  18. 如申請專利範圍第17項記載之半導體裝置，其中，前述字元線接觸塞係鋸齒狀地加以配置於前述第2方向者。
  19. 如申請專利範圍第13項乃至第18項之任一項記載之半導體裝置，其中，一個之前述活性範圍係具有位置於前述第1字元線與前述第2字元線之間的位元線接觸範圍，連接於鄰接在前述第2方向之複數之前述位元線接觸範圍，而延伸存在於前述第2方向之位元線係具有平行地延伸存在於前述活性範圍之第1位元線，和在前述位元線接觸範圍上，交叉於前述活性範圍而延伸存在之第2位元線，前述位元線係以於各前述活性範圍交互加以配置連接前述第1位元線與前述第2位元線之蛇形圖案加以構成者。
  20. 如申請專利範圍第19項記載之半導體裝置，其中，以前述蛇形圖案加以構成之前述位元線係前述第1位元線與前述第2位元線之連接部則具有頂點，於鄰接於前述第1方向之2條之前述位元線之各頂點間，加以配置有電容器，前述電容器係成為最密充填配置者。
  21. 一種半導體裝置之製造方法，其特徵為具有：在半導體基板上，呈各排列於第1方向，及正交於前述第1方向之第2方向地形成記憶體單元範圍之工程，和形成虛擬圖案範圍之工程，和藉由前述虛擬圖案範圍，形成鄰接於前述記憶體單元範圍之前述第1方向之字元線接觸範圍的工程，和呈排列於前述第1方向地，形成複數之活性範圍之工程，和呈跨越前述複數之活性範圍而從前述記憶體單元範圍延伸存在至前述字元線接觸範圍地，形成第1字元線及第2字元線之工程，鄰接在位置於前述記憶體單元範圍之一個前述活性範圍內之前述第1字元線與前述第2字元線係構成字元線對，位置於前述記憶體單元範圍及前述字元線接觸範圍之前述第1字元線及前述第2字元線係以延伸存在於前述第1方向之直線加以構成，位置於前述虛擬圖案範圍之前述第1字元線及前述第2字元線係呈從前述記憶體單元範圍朝向前述字元線接觸 範圍而寬度擴大地，以傾斜於前述第1方向之直線加以構成者。
  22. 如申請專利範圍第21項記載之半導體裝置之製造方法，其中，在前述記憶體單元範圍之前述第2方向的寬度則以較在前述字元線接觸範圍之前述第2方向的寬度為窄的構成，形成連續於前述第1方向而成為核心之第1圖案，呈被覆前述第1圖案地形成犧牲膜，選擇性地除去沿著前述第1圖案之側面所加以形成之前述犧牲膜，對於前述第1圖案而言，自我整合性地形成第2圖案，將前述第2圖案轉印於光罩膜，將前述光罩膜作為光罩而蝕刻前述活性範圍，形成第1字元凹槽及第2字元凹槽，經由以導體而埋設前述第1字元凹槽及前述第2字元凹槽之時，形成前述第1字元線及第2字元線者。
  23. 如申請專利範圍第21項或第22項記載之半導體裝置之製造方法，其中，將加以形成於前述記憶體單元範圍之複數之前述第1字元線及複數之前述第2字元線，以不等間距間隔而各形成於前述第2方向，將加以形成於前述字元線接觸範圍之複數之前述第1字元線及複數之前述第2字元線，以等間距間隔而各形成於前述第2方向者。
  24. 如申請專利範圍第21項乃至第23項之任一項記 載之半導體裝置之製造方法，其中，在前述字元線接觸範圍中，對於前述第1字元線及前述第2字元線之任一方而言，形成字元線接觸塞者。
  25. 如申請專利範圍第24項記載之半導體裝置之製造方法，其中，經由位置於前述虛擬圖案範圍之前述第1字元線及前述第2字元線，則從前述記憶體單元範圍朝向於前述字元線接觸範圍而寬度擴大之時，迴避前述字元線接觸塞與鄰接之前述第1字元線或前述第2字元線之短路者。
  26. 如申請專利範圍第21項乃至第25項之任一項記載之半導體裝置之製造方法，其中，前述虛擬圖案範圍之前述第1方向之間隔係鄰接於前述第1方向之前述活性範圍之配置間距的2~3倍者。
  27. 如申請專利範圍第21項乃至第26項之任一項記載之半導體裝置之製造方法，其中，構成前述字元線對之前述第1字元線及前述第2字元線係對於配置於各自之間而延伸存在於前述第1方向之中心線而言，以線對稱加以配置者。
  28. 如申請專利範圍第24項乃至第27項之任一項記載之半導體裝置之製造方法，其中，前述字元線接觸塞係鋸齒狀地加以配置於前述第2方向者。
  29. 如申請專利範圍第21項乃至第28項之任一項記載之半導體裝置之製造方法，其中，一個之前述活性範圍係具有位置於前述第1字元線與前述第2字元線之間的位 元線接觸範圍，連接於鄰接在前述第2方向之複數之前述位元線接觸範圍，而延伸存在於前述第2方向之位元線係具有平行地延伸存在於前述活性範圍之第1位元線，和在前述位元線接觸範圍上，交叉於前述活性範圍而延伸存在之第2位元線，前述位元線係以於各前述活性範圍交互加以配置連接前述第1位元線與前述第2位元線之蛇形圖案加以構成者。
  30. 如申請專利範圍第29項記載之半導體裝置之製造方法，其中，以前述蛇形圖案加以構成之前述位元線係前述第1位元線與前述第2位元線之連接部則具有頂點，於鄰接於前述第1方向之2條之前述位元線之各頂點間，加以形成有電容器，前述電容器係成為最密充填配置者。
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