JP2001257320A - 半導体記憶装置及びその製造方法 - Google Patents
半導体記憶装置及びその製造方法Info
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- Semiconductor Memories (AREA)
Abstract
(57)【要約】
【課題】 強誘電体メモリセルの単位セル面積縮小を可
能とした半導体記憶装置とその製造方法を提供する。 【解決手段】 シリコン基板１に形成された複数のトラ
ンジスタと、このトランジスタを覆うように形成された
層間絶縁膜５と、この層間絶縁膜上に形成された、下部
電極１１、強誘電体膜１２及び上部電極１３の積層構造
からなる複数の強誘電体キャパシタとを有し、２個ずつ
の強誘電体キャパシタが共通の下部電極１１と個別の上
部電極１３を持つように対をなし、且つ対をなす強誘電
体キャパシタ内の上部電極１３間のスペースと、隣接す
る対の強誘電体キャパシタの上部電極間のスペースとが
１回のドライエッチング工程で加工され、対をなす強誘
電体キャパシタ内の上部電極１３間は小さい略Ｖ字状の
溝１７により分離されている。
能とした半導体記憶装置とその製造方法を提供する。 【解決手段】 シリコン基板１に形成された複数のトラ
ンジスタと、このトランジスタを覆うように形成された
層間絶縁膜５と、この層間絶縁膜上に形成された、下部
電極１１、強誘電体膜１２及び上部電極１３の積層構造
からなる複数の強誘電体キャパシタとを有し、２個ずつ
の強誘電体キャパシタが共通の下部電極１１と個別の上
部電極１３を持つように対をなし、且つ対をなす強誘電
体キャパシタ内の上部電極１３間のスペースと、隣接す
る対の強誘電体キャパシタの上部電極間のスペースとが
１回のドライエッチング工程で加工され、対をなす強誘
電体キャパシタ内の上部電極１３間は小さい略Ｖ字状の
溝１７により分離されている。
Description
【０００１】
【発明の属する技術分野】この発明は、半導体記憶装置
に係り、特に強誘電体キャパシタとトランジスタを用い
て構成される強誘電体メモリとその製造方法に関する。
に係り、特に強誘電体キャパシタとトランジスタを用い
て構成される強誘電体メモリとその製造方法に関する。
【０００２】
【従来の技術】強誘電体メモリとして、トランジスタと
強誘電体キャパシタを並列接続したものを複数個直列接
続してセルアレイブロックを構成するチェーン型強誘電
体メモリが提案されている。その等価回路は、図４のよ
うになる。図４では、８個のトランジスタＴ０〜Ｔ７が
直列接続され、それぞれに強誘電体キャパシタＣ０〜Ｃ
７が並列接続されて、セルアレイブロックが構成されて
いる。セルアレイブロックの一端は、選択ゲートトラン
ジスタＳＴ１を介してビット線ＢＬに接続され、他端は
選択ゲートトランジスタＳＴ２を介して（或いは直接）
プレート線ＰＬに接続されている。
強誘電体キャパシタを並列接続したものを複数個直列接
続してセルアレイブロックを構成するチェーン型強誘電
体メモリが提案されている。その等価回路は、図４のよ
うになる。図４では、８個のトランジスタＴ０〜Ｔ７が
直列接続され、それぞれに強誘電体キャパシタＣ０〜Ｃ
７が並列接続されて、セルアレイブロックが構成されて
いる。セルアレイブロックの一端は、選択ゲートトラン
ジスタＳＴ１を介してビット線ＢＬに接続され、他端は
選択ゲートトランジスタＳＴ２を介して（或いは直接）
プレート線ＰＬに接続されている。
【０００３】トランジスタＴ０〜Ｔ７のゲートはそれぞ
れワード線ＷＬ０〜ＷＬ７に接続され、選択ゲートトラ
ンジスタＳＴ１，ＳＴ２のゲートはそれぞれ選択ゲート
線ＢＳ１，ＢＳ２に接続されている。具体的にワード線
ＷＬ０〜ＷＬ７及び選択ゲート線ＢＳ１，ＢＳ２は、他
の複数のセルアレイブロック（図示しない）の間で対応
するゲート電極を連続的に配設することにより構成され
る。
れワード線ＷＬ０〜ＷＬ７に接続され、選択ゲートトラ
ンジスタＳＴ１，ＳＴ２のゲートはそれぞれ選択ゲート
線ＢＳ１，ＢＳ２に接続されている。具体的にワード線
ＷＬ０〜ＷＬ７及び選択ゲート線ＢＳ１，ＢＳ２は、他
の複数のセルアレイブロック（図示しない）の間で対応
するゲート電極を連続的に配設することにより構成され
る。
【０００４】このチェーン型強誘電体メモリは、セルア
レイブロック内で隣接するトランジスタの拡散層を共有
することにより、単位セル面積を小さくできるという利
点を有する。特に、強誘電体キャパシタにＣＯＰ（Ｃａ
ｐａｃｉｔｏｒ Ｏｎ Ｐｌｕｇ）構造を用いることに
より、メモリセルの微細化が可能である。ＣＯＰ構造
は、トランジスタが形成された基板上の層間絶縁膜にコ
ンタクトプラグを埋め込み、このコンタクトプラグ上に
強誘電体キャパシタを形成するものである。この場合対
をなす二つの強誘電体キャパシタが、一つのコンタクト
プラグを介して拡散層に接続される共通の下部電極を持
つように形成することにより、微細化が図られる。
レイブロック内で隣接するトランジスタの拡散層を共有
することにより、単位セル面積を小さくできるという利
点を有する。特に、強誘電体キャパシタにＣＯＰ（Ｃａ
ｐａｃｉｔｏｒ Ｏｎ Ｐｌｕｇ）構造を用いることに
より、メモリセルの微細化が可能である。ＣＯＰ構造
は、トランジスタが形成された基板上の層間絶縁膜にコ
ンタクトプラグを埋め込み、このコンタクトプラグ上に
強誘電体キャパシタを形成するものである。この場合対
をなす二つの強誘電体キャパシタが、一つのコンタクト
プラグを介して拡散層に接続される共通の下部電極を持
つように形成することにより、微細化が図られる。
【０００５】
【発明が解決しようとする課題】しかし、ＣＯＰ構造の
チェーン型強誘電体メモリの微細化にも問題がある。即
ち、強誘電体キャパシタは、下部電極材料膜、強誘電体
膜及び上部電極材料膜の積層膜を加工して形成される。
このとき、二つの上部電極に対して共通の下部電極を持
つように加工するためには、上部電極の加工のためのリ
ソグラフィと、下部電極を加工するためのリソグラフィ
の２回のリソグラフィ工程が必要となる。このため、２
回のリソグラフィの合わせずれを考慮しなければなら
ず、合わせずれに対する余裕を十分にとれば、対をなし
て配列される強誘電体キャパシタ間のスペースが大きく
なり、これがセル面積の更なる縮小を困難にする。合わ
せずれに対する余裕が小さいと、合わせずれにより下部
電極エッチングの際に既に加工されている上部電極が一
部エッチングされ、上部電極面積が変わる。これは強誘
電体特性のばらつきの原因となる。特に微細なセルアレ
イを実現しようとする場合、この合わせずれの影響は大
きい。
チェーン型強誘電体メモリの微細化にも問題がある。即
ち、強誘電体キャパシタは、下部電極材料膜、強誘電体
膜及び上部電極材料膜の積層膜を加工して形成される。
このとき、二つの上部電極に対して共通の下部電極を持
つように加工するためには、上部電極の加工のためのリ
ソグラフィと、下部電極を加工するためのリソグラフィ
の２回のリソグラフィ工程が必要となる。このため、２
回のリソグラフィの合わせずれを考慮しなければなら
ず、合わせずれに対する余裕を十分にとれば、対をなし
て配列される強誘電体キャパシタ間のスペースが大きく
なり、これがセル面積の更なる縮小を困難にする。合わ
せずれに対する余裕が小さいと、合わせずれにより下部
電極エッチングの際に既に加工されている上部電極が一
部エッチングされ、上部電極面積が変わる。これは強誘
電体特性のばらつきの原因となる。特に微細なセルアレ
イを実現しようとする場合、この合わせずれの影響は大
きい。
【０００６】この発明は、上記事情を考慮してなされた
もので、簡単な工程で強誘電体メモリセルの単位セル面
積縮小を可能とした半導体記憶装置とその製造方法を提
供することを目的としている。
もので、簡単な工程で強誘電体メモリセルの単位セル面
積縮小を可能とした半導体記憶装置とその製造方法を提
供することを目的としている。
【０００７】
【課題を解決するための手段】この発明は、半導体基板
と、この半導体基板に形成された複数のトランジスタ
と、このトランジスタを覆うように形成された第１の層
間絶縁膜と、この第１の層間絶縁膜上に形成された、下
部電極、強誘電体膜及び上部電極の積層構造からなる複
数の強誘電体キャパシタとを有する半導体記憶装置にお
いて、２個ずつの強誘電体キャパシタが共通の下部電極
と個別の上部電極を持つように対をなし、且つ対をなす
強誘電体キャパシタ内の上部電極間のスペースが、隣接
する対の強誘電体キャパシタの上部電極間のスペースよ
り小さく設定されていることを特徴とする。より具体的
には、対をなす強誘電体キャパシタの周囲は、上部電極
上面から下部電極底面まで連続する段差のない斜面をも
って加工され、且つ対をなす強誘電体キャパシタ内の上
部電極間が略Ｖ字状の溝により分離されているものとす
る。
と、この半導体基板に形成された複数のトランジスタ
と、このトランジスタを覆うように形成された第１の層
間絶縁膜と、この第１の層間絶縁膜上に形成された、下
部電極、強誘電体膜及び上部電極の積層構造からなる複
数の強誘電体キャパシタとを有する半導体記憶装置にお
いて、２個ずつの強誘電体キャパシタが共通の下部電極
と個別の上部電極を持つように対をなし、且つ対をなす
強誘電体キャパシタ内の上部電極間のスペースが、隣接
する対の強誘電体キャパシタの上部電極間のスペースよ
り小さく設定されていることを特徴とする。より具体的
には、対をなす強誘電体キャパシタの周囲は、上部電極
上面から下部電極底面まで連続する段差のない斜面をも
って加工され、且つ対をなす強誘電体キャパシタ内の上
部電極間が略Ｖ字状の溝により分離されているものとす
る。
【０００８】この様に、強誘電体キャパシタの上部電極
が等間隔ではなく、共通下部電極上の対をなす強誘電体
キャパシタ内の上部電極間のスペースを、隣接する対の
強誘電体キャパシタの上部電極間のスペースより小さく
設定することによって、単位セル面積を小さいものとす
ることができる。
が等間隔ではなく、共通下部電極上の対をなす強誘電体
キャパシタ内の上部電極間のスペースを、隣接する対の
強誘電体キャパシタの上部電極間のスペースより小さく
設定することによって、単位セル面積を小さいものとす
ることができる。
【０００９】この発明において、好ましくは、半導体基
板にストライプ状の複数の素子形成領域が区画され、各
素子形成領域に形成された、隣接するもの同士で拡散層
を共有して配列された複数のトランジスタと、これらの
各トランジスタに並列接続された強誘電体キャパシタと
によりセルアレイブロックが構成されているものとす
る。またこの場合、セルアレイブロック内のトランジス
タ配列方向と交差する方向のトランジスタのゲート電極
が共通にワード線として配設されており、対をなす強誘
電体キャパシタ内の上部電極間のスペースはワード線の
幅以下とする。この様にワード線幅以下の狭いスペース
で上部電極間を分離すれば、強誘電体キャパシタを微細
ピッチの配列とした場合にも、上部電極の面積（従って
キャパシタ容量）をより大きく確保することができ、優
れた特性を得ることができる。具体的に例えば、ワード
線幅はデザインルールの最小加工寸法に設定するものと
する。
板にストライプ状の複数の素子形成領域が区画され、各
素子形成領域に形成された、隣接するもの同士で拡散層
を共有して配列された複数のトランジスタと、これらの
各トランジスタに並列接続された強誘電体キャパシタと
によりセルアレイブロックが構成されているものとす
る。またこの場合、セルアレイブロック内のトランジス
タ配列方向と交差する方向のトランジスタのゲート電極
が共通にワード線として配設されており、対をなす強誘
電体キャパシタ内の上部電極間のスペースはワード線の
幅以下とする。この様にワード線幅以下の狭いスペース
で上部電極間を分離すれば、強誘電体キャパシタを微細
ピッチの配列とした場合にも、上部電極の面積（従って
キャパシタ容量）をより大きく確保することができ、優
れた特性を得ることができる。具体的に例えば、ワード
線幅はデザインルールの最小加工寸法に設定するものと
する。
【００１０】更にこの発明において、好ましくは、セル
アレイブロック内で、対をなす強誘電体キャパシタの共
通の下部電極は、第１の層間絶縁膜に埋め込まれた一つ
のコンタクトプラグを介してトランジスタの第１の拡散
層に接続され、且つ強誘電体キャパシタを覆って形成さ
れた第２の層間絶縁膜上に、一端が上部電極に接続さ
れ、他端が隣接する対の強誘電体キャパシタ間のスペー
スに形成されたコンタクト孔を介してトランジスタの第
２の拡散層に接続される配線層が形成されているものと
する。更に好ましくは、対をなす強誘電体キャパシタの
上部電極間のスペースが上部電極の最大幅の１／２以下
に設定されているものとする。
アレイブロック内で、対をなす強誘電体キャパシタの共
通の下部電極は、第１の層間絶縁膜に埋め込まれた一つ
のコンタクトプラグを介してトランジスタの第１の拡散
層に接続され、且つ強誘電体キャパシタを覆って形成さ
れた第２の層間絶縁膜上に、一端が上部電極に接続さ
れ、他端が隣接する対の強誘電体キャパシタ間のスペー
スに形成されたコンタクト孔を介してトランジスタの第
２の拡散層に接続される配線層が形成されているものと
する。更に好ましくは、対をなす強誘電体キャパシタの
上部電極間のスペースが上部電極の最大幅の１／２以下
に設定されているものとする。
【００１１】この発明はまた、半導体基板と、この半導
体基板に形成された複数のトランジスタと、このトラン
ジスタを覆うように形成された第１の層間絶縁膜と、こ
の第１の層間絶縁膜上に形成された、下部電極、強誘電
体膜及び上部電極の積層構造からなる複数の強誘電体キ
ャパシタとを有する半導体記憶装置において、複数個ず
つ１セットの強誘電体キャパシタが共通の下部電極と個
別の上部電極を持って形成され、この１セットの強誘電
体キャパシタの周囲は、上部電極上面から下部電極底面
まで連続する段差のない斜面をもって加工され、且つ各
上部電極間が略Ｖ字状の溝により分離されていることを
特徴とする。
体基板に形成された複数のトランジスタと、このトラン
ジスタを覆うように形成された第１の層間絶縁膜と、こ
の第１の層間絶縁膜上に形成された、下部電極、強誘電
体膜及び上部電極の積層構造からなる複数の強誘電体キ
ャパシタとを有する半導体記憶装置において、複数個ず
つ１セットの強誘電体キャパシタが共通の下部電極と個
別の上部電極を持って形成され、この１セットの強誘電
体キャパシタの周囲は、上部電極上面から下部電極底面
まで連続する段差のない斜面をもって加工され、且つ各
上部電極間が略Ｖ字状の溝により分離されていることを
特徴とする。
【００１２】この発明に係る半導体記憶装置の製造方法
は、半導体基板に複数のトランジスタを形成する工程
と、前記トランジスタを覆うように前記半導体基板上に
層間絶縁膜を形成する工程と、前記層間絶縁膜上に複数
の強誘電体キャパシタを構成するための下部電極材料
膜、強誘電体膜及び上部電極材料膜を順次堆積する工程
と、前記上部電極材料膜の各上部電極形成領域上にエッ
チングマスクを形成する工程と、前記エッチングマスク
を用いて、各強誘電体キャパシタの上部電極間を分離す
ると同時に、複数個ずつ１セットの強誘電体キャパシタ
が下部電極を共有するように隣接するセットの強誘電体
キャパシタ間を分離するエッチング工程とを有すること
を特徴とする。
は、半導体基板に複数のトランジスタを形成する工程
と、前記トランジスタを覆うように前記半導体基板上に
層間絶縁膜を形成する工程と、前記層間絶縁膜上に複数
の強誘電体キャパシタを構成するための下部電極材料
膜、強誘電体膜及び上部電極材料膜を順次堆積する工程
と、前記上部電極材料膜の各上部電極形成領域上にエッ
チングマスクを形成する工程と、前記エッチングマスク
を用いて、各強誘電体キャパシタの上部電極間を分離す
ると同時に、複数個ずつ１セットの強誘電体キャパシタ
が下部電極を共有するように隣接するセットの強誘電体
キャパシタ間を分離するエッチング工程とを有すること
を特徴とする。
【００１３】この発明に係る半導体記憶装置の製造方法
はまた、半導体基板にストライプ状の複数の素子形成領
域を区画する素子分離絶縁膜を形成する工程と、前記半
導体基板の各素子形成領域に隣接するもの同士で拡散層
を共有する複数のトランジスタを形成する工程と、前記
トランジスタを覆うように前記半導体基板上に第１の層
間絶縁膜を形成する工程と、前記第１の層間絶縁膜に前
記トランジスタの第１の拡散層に接続されるコンタクト
プラグを埋め込む工程と、前記第１の層間絶縁膜上に複
数の強誘電体キャパシタを構成するための下部電極材料
膜、強誘電体膜及び上部電極材料膜を順次堆積する工程
と、前記上部電極材料膜の各上部電極形成領域上にエッ
チングマスクを形成する工程と、前記エッチングマスク
を用いて、各強誘電体キャパシタの上部電極間を分離す
ると同時に、対をなす強誘電体キャパシタが前記コンタ
クトプラグに接続された下部電極を共有するように隣接
する対の強誘電体キャパシタ間を分離するエッチング工
程と、前記強誘電体キャパシタを覆う第２の層間絶縁膜
を形成する工程と、前記第２の層間絶縁膜上に、前記強
誘電体キャパシタの上部電極と対応するトランジスタの
第２の拡散層との間を接続する配線層を形成する工程と
を有することを特徴とする。
はまた、半導体基板にストライプ状の複数の素子形成領
域を区画する素子分離絶縁膜を形成する工程と、前記半
導体基板の各素子形成領域に隣接するもの同士で拡散層
を共有する複数のトランジスタを形成する工程と、前記
トランジスタを覆うように前記半導体基板上に第１の層
間絶縁膜を形成する工程と、前記第１の層間絶縁膜に前
記トランジスタの第１の拡散層に接続されるコンタクト
プラグを埋め込む工程と、前記第１の層間絶縁膜上に複
数の強誘電体キャパシタを構成するための下部電極材料
膜、強誘電体膜及び上部電極材料膜を順次堆積する工程
と、前記上部電極材料膜の各上部電極形成領域上にエッ
チングマスクを形成する工程と、前記エッチングマスク
を用いて、各強誘電体キャパシタの上部電極間を分離す
ると同時に、対をなす強誘電体キャパシタが前記コンタ
クトプラグに接続された下部電極を共有するように隣接
する対の強誘電体キャパシタ間を分離するエッチング工
程と、前記強誘電体キャパシタを覆う第２の層間絶縁膜
を形成する工程と、前記第２の層間絶縁膜上に、前記強
誘電体キャパシタの上部電極と対応するトランジスタの
第２の拡散層との間を接続する配線層を形成する工程と
を有することを特徴とする。
【００１４】この発明の製造方法において、具体的に、
エッチングマスクは、共通下部電極上で対をなす強誘電
体キャパシタ内の上部電極間のスペースが隣接する対の
強誘電体キャパシタの上部電極間のスペースより小さく
なるようにパターン形成され、エッチング工程は、エッ
チングのスペース依存性を利用して、隣接する対の強誘
電体キャパシタ間で上部電極材料膜、強誘電体膜及び下
部電極材料膜のエッチングが終了したときに、対をなす
強誘電体キャパシタ内で下部電極材料膜がエッチングさ
れずに残るようにしたものである。この発明の方法によ
ると、ドライエッチングの速度がスペースの小さい箇所
で遅く、スペースの大きい箇所で速いというエッチング
のスペース依存性（マイクロローディング効果）を利用
することにより、１回のリソグラフィ工程で上部電極の
分離加工と下部電極の分離加工が可能になる。これによ
り、２回のリソグラフィ工程を行う場合の合わせずれに
対する余裕が必要なくなり、単位セル面積の縮小が可能
になる。また、上部電極と下部電極を別のリソグラフィ
工程を経て加工する場合のように、既に加工された上部
電極がエッチングされることはなく、従って強誘電体キ
ャパシタの特性のばらつきも低減される。
エッチングマスクは、共通下部電極上で対をなす強誘電
体キャパシタ内の上部電極間のスペースが隣接する対の
強誘電体キャパシタの上部電極間のスペースより小さく
なるようにパターン形成され、エッチング工程は、エッ
チングのスペース依存性を利用して、隣接する対の強誘
電体キャパシタ間で上部電極材料膜、強誘電体膜及び下
部電極材料膜のエッチングが終了したときに、対をなす
強誘電体キャパシタ内で下部電極材料膜がエッチングさ
れずに残るようにしたものである。この発明の方法によ
ると、ドライエッチングの速度がスペースの小さい箇所
で遅く、スペースの大きい箇所で速いというエッチング
のスペース依存性（マイクロローディング効果）を利用
することにより、１回のリソグラフィ工程で上部電極の
分離加工と下部電極の分離加工が可能になる。これによ
り、２回のリソグラフィ工程を行う場合の合わせずれに
対する余裕が必要なくなり、単位セル面積の縮小が可能
になる。また、上部電極と下部電極を別のリソグラフィ
工程を経て加工する場合のように、既に加工された上部
電極がエッチングされることはなく、従って強誘電体キ
ャパシタの特性のばらつきも低減される。
【００１５】
【発明の実施の形態】以下、図面を参照して、この発明
の実施の形態を説明する。図１は、この発明の実施の形
態によるチェーン型強誘電体メモリのセルアレイ領域の
レイアウト（上部配線を省略している）であり、図２及
び図３はそれぞれ図１のＡ−Ａ’及びＢ−Ｂ’断面図で
ある。図２に示すＣ０，Ｃ１，…とＴ０，Ｔ１，…は、
図４の等価回路に示すセルアレイブロック内の強誘電体
キャパシタとトランジスタを示している。
の実施の形態を説明する。図１は、この発明の実施の形
態によるチェーン型強誘電体メモリのセルアレイ領域の
レイアウト（上部配線を省略している）であり、図２及
び図３はそれぞれ図１のＡ−Ａ’及びＢ−Ｂ’断面図で
ある。図２に示すＣ０，Ｃ１，…とＴ０，Ｔ１，…は、
図４の等価回路に示すセルアレイブロック内の強誘電体
キャパシタとトランジスタを示している。
【００１６】セルアレイは、シリコン基板１のｐ型領域
に形成されている。シリコン基板１には、図３に示すよ
うに素子分離絶縁膜１０により区画されたストライプ状
の複数の素子形成領域９が形成されている。この素子形
成領域９にゲート絶縁膜２を介してゲート電極３が形成
され、ソース、ドレイン拡散層４が形成されて、トラン
ジスタが構成されている。図１のｘ方向に並ぶセルアレ
イブロック内で複数のトランジスタの拡散層４は、隣接
するもの同士で共有されている。ゲート電極３は、図１
及び図３に示すようにｙ方向の複数のセルアレイブロッ
クに連続的にパターン形成されて、ワード線ＷＬとな
る。
に形成されている。シリコン基板１には、図３に示すよ
うに素子分離絶縁膜１０により区画されたストライプ状
の複数の素子形成領域９が形成されている。この素子形
成領域９にゲート絶縁膜２を介してゲート電極３が形成
され、ソース、ドレイン拡散層４が形成されて、トラン
ジスタが構成されている。図１のｘ方向に並ぶセルアレ
イブロック内で複数のトランジスタの拡散層４は、隣接
するもの同士で共有されている。ゲート電極３は、図１
及び図３に示すようにｙ方向の複数のセルアレイブロッ
クに連続的にパターン形成されて、ワード線ＷＬとな
る。
【００１７】トランジスタが形成された基板上は、層間
絶縁膜５により覆われている。この層間絶縁膜５には、
一つおきの拡散層４に接続されるコンタクトプラグ６が
埋め込まれている。コンタクトプラグ６は、不純物がド
ープされた多結晶シリコン、或いはタングステンであ
る。コンタクトプラグ６が埋め込まれた層間絶縁膜５上
に、下部電極１１、強誘電体膜１２及び上部電極１３か
らなる強誘電体キャパシタが形成されている。下部電極
１１は、バリアメタルを含むＴｉＡｌＮ／ＩｒＯｘ／Ｐ
ｔ電極であり、強誘電体膜１２は、ＳＢＴ膜又はＰＺＴ
膜であり、上部電極１３は、Ｉｒ／ＩｒＯｘ電極であ
る。
絶縁膜５により覆われている。この層間絶縁膜５には、
一つおきの拡散層４に接続されるコンタクトプラグ６が
埋め込まれている。コンタクトプラグ６は、不純物がド
ープされた多結晶シリコン、或いはタングステンであ
る。コンタクトプラグ６が埋め込まれた層間絶縁膜５上
に、下部電極１１、強誘電体膜１２及び上部電極１３か
らなる強誘電体キャパシタが形成されている。下部電極
１１は、バリアメタルを含むＴｉＡｌＮ／ＩｒＯｘ／Ｐ
ｔ電極であり、強誘電体膜１２は、ＳＢＴ膜又はＰＺＴ
膜であり、上部電極１３は、Ｉｒ／ＩｒＯｘ電極であ
る。
【００１８】強誘電体キャパシタは、２個ずつが共通の
下部電極１１を持ち、下部電極１１上に２個の個別の上
部電極１３を持つように対をなしている。共通の下部電
極１１は、一つのコンタクトプラグ６を介して一つの拡
散層４に接続されている。下部電極が共通の対をなす強
誘電体キャパシタは、その周囲が上部電極１３の上面か
ら下部電極１１の底面まで同じマスクで連続エッチング
することによって連続する斜面をもって加工され、且つ
対をなす強誘電体キャパシタ内の上部電極１３間は略Ｖ
字状の溝１７により分離されている。上部電極１３のｘ
方向の幅ａは、ゲート電極３（即ちワード線ＷＬ）の幅
Ｗをデザインルールの最小加工寸法（例えば、０．４μ
ｍ）としたときに、これより大きく、Ｖ字溝１７により
分離された上部電極１３間のスペースｂはゲート電極３
の幅ａの１／２以下であり、ｘ方向に隣接する対の強誘
電体キャパシタ間のスペースｃよりも小さい。具体的に
例えば、幅ａを１μｍ程度、スペースｃはコンタクトの
大きさとその余裕を見込んで１〜１．５μｍ程度とし、
スペースｂは、ｂ≦ａ／２であって例えば０．４μｍ或
いはそれ以下に設定される。但し、上述の上部電極の幅
ａとスペースｂの関係は、上部電極の最大幅について満
たせばよいが、より好ましくは、ａが最小幅の場合にも
上述の関係を満たすようにする。
下部電極１１を持ち、下部電極１１上に２個の個別の上
部電極１３を持つように対をなしている。共通の下部電
極１１は、一つのコンタクトプラグ６を介して一つの拡
散層４に接続されている。下部電極が共通の対をなす強
誘電体キャパシタは、その周囲が上部電極１３の上面か
ら下部電極１１の底面まで同じマスクで連続エッチング
することによって連続する斜面をもって加工され、且つ
対をなす強誘電体キャパシタ内の上部電極１３間は略Ｖ
字状の溝１７により分離されている。上部電極１３のｘ
方向の幅ａは、ゲート電極３（即ちワード線ＷＬ）の幅
Ｗをデザインルールの最小加工寸法（例えば、０．４μ
ｍ）としたときに、これより大きく、Ｖ字溝１７により
分離された上部電極１３間のスペースｂはゲート電極３
の幅ａの１／２以下であり、ｘ方向に隣接する対の強誘
電体キャパシタ間のスペースｃよりも小さい。具体的に
例えば、幅ａを１μｍ程度、スペースｃはコンタクトの
大きさとその余裕を見込んで１〜１．５μｍ程度とし、
スペースｂは、ｂ≦ａ／２であって例えば０．４μｍ或
いはそれ以下に設定される。但し、上述の上部電極の幅
ａとスペースｂの関係は、上部電極の最大幅について満
たせばよいが、より好ましくは、ａが最小幅の場合にも
上述の関係を満たすようにする。
【００１９】強誘電体キャパシタが形成された面は、層
間絶縁膜１４で覆われる。この層間絶縁膜１４上に、上
部電極１３を拡散層４に接続する配線層１６が形成され
る。具体的にこの実施の形態では、層間絶縁膜１４に配
線溝とコンタクト孔を加工し、アルミニウム（Ａｌ）の
リフロー法によりコンタクト孔と配線溝に配線層１６を
埋め込んでいる。或いは配線層１６としてＣＶＤ法等に
よる銅（Ｃｕ）を用いることもできる。又は、コンタク
ト孔にはＷプラグを埋め込み、その後配線溝にＡｌ等の
配線層を埋め込んでもよい。これにより、図１のｘ方向
について、複数のトランジスタと強誘電体キャパシタが
互いに並列接続されて直列に接続されたセルアレイブッ
クが構成される。
間絶縁膜１４で覆われる。この層間絶縁膜１４上に、上
部電極１３を拡散層４に接続する配線層１６が形成され
る。具体的にこの実施の形態では、層間絶縁膜１４に配
線溝とコンタクト孔を加工し、アルミニウム（Ａｌ）の
リフロー法によりコンタクト孔と配線溝に配線層１６を
埋め込んでいる。或いは配線層１６としてＣＶＤ法等に
よる銅（Ｃｕ）を用いることもできる。又は、コンタク
ト孔にはＷプラグを埋め込み、その後配線溝にＡｌ等の
配線層を埋め込んでもよい。これにより、図１のｘ方向
について、複数のトランジスタと強誘電体キャパシタが
互いに並列接続されて直列に接続されたセルアレイブッ
クが構成される。
【００２０】次に、具体的な製造工程を図５〜図９を参
照して説明する。これらの図は、図２の断面に対応する
断面図である。まず、シリコン基板１のセルアレイ領域
には、図３に示すように素子分離絶縁膜１０を埋め込む
ことにより、ストライプ状の複数の素子形成領域９を形
成する。そして、素子形成領域９に、ゲート絶縁膜２を
介してゲート電極３を形成し、このゲート電極３に自己
整合的にソース、ドレイン拡散層４を形成する。ゲート
電極３は前述のように、ｙ方向に連続的にパターニング
してワード線ＷＬとする。こうして形成されたトランジ
スタを覆うように層間絶縁膜５を形成する。この層間絶
縁膜５にコンタクト孔を形成し、これに多結晶シリコン
等のコンタクトプラグ６を埋め込む。図５は、ここまで
の工程で得られる構造を示している。
照して説明する。これらの図は、図２の断面に対応する
断面図である。まず、シリコン基板１のセルアレイ領域
には、図３に示すように素子分離絶縁膜１０を埋め込む
ことにより、ストライプ状の複数の素子形成領域９を形
成する。そして、素子形成領域９に、ゲート絶縁膜２を
介してゲート電極３を形成し、このゲート電極３に自己
整合的にソース、ドレイン拡散層４を形成する。ゲート
電極３は前述のように、ｙ方向に連続的にパターニング
してワード線ＷＬとする。こうして形成されたトランジ
スタを覆うように層間絶縁膜５を形成する。この層間絶
縁膜５にコンタクト孔を形成し、これに多結晶シリコン
等のコンタクトプラグ６を埋め込む。図５は、ここまで
の工程で得られる構造を示している。
【００２１】この後、図６に示すように、強誘電体キャ
パシタを形成するための下部電極１１の材料膜、強誘電
体膜１２及び、上部電極１３の材料膜の積層膜を堆積す
る。下部電極１１の材料膜は、バリアメタルを含むＴｉ
ＡｌＮ／ＩｒＯｘ／Ｐｔ膜であり、強誘電体膜１２は、
ＳＢＴ膜又はＰＺＴ膜であり、上部電極１３の材料膜
は、Ｉｒ／ＩｒＯｘ膜である。
パシタを形成するための下部電極１１の材料膜、強誘電
体膜１２及び、上部電極１３の材料膜の積層膜を堆積す
る。下部電極１１の材料膜は、バリアメタルを含むＴｉ
ＡｌＮ／ＩｒＯｘ／Ｐｔ膜であり、強誘電体膜１２は、
ＳＢＴ膜又はＰＺＴ膜であり、上部電極１３の材料膜
は、Ｉｒ／ＩｒＯｘ膜である。
【００２２】この後、図６に示すように、フォトリソグ
ラフィ工程を行って、上部電極１３をパターニングする
ためのエッチングマスク２１を形成する。エッチングマ
スク２１は、レジストでもよいし、ハードマスク（Ｗx
Ｎy，ＴｉxＮy，ＳｉＯ2，Ａｌ2Ｏ3，ＳｉＯ2／Ａｌ2Ｏ
3，ＳｉＯ2／ＴｉＯ2等，或いはこれらの組み合わせ）
でもよい。エッチングマスク２１の幅ａ０はゲート電極
３の幅より大きくし、共通下部電極上で対をなす上部電
極間スペースとなる部分ｂ０は、ワード線幅と同程度で
０．４μｍ以下とし、上部電極コンタクトを形成する部
分のスペースはｃ０コンタクト余裕を見込んだ値とす
る。
ラフィ工程を行って、上部電極１３をパターニングする
ためのエッチングマスク２１を形成する。エッチングマ
スク２１は、レジストでもよいし、ハードマスク（Ｗx
Ｎy，ＴｉxＮy，ＳｉＯ2，Ａｌ2Ｏ3，ＳｉＯ2／Ａｌ2Ｏ
3，ＳｉＯ2／ＴｉＯ2等，或いはこれらの組み合わせ）
でもよい。エッチングマスク２１の幅ａ０はゲート電極
３の幅より大きくし、共通下部電極上で対をなす上部電
極間スペースとなる部分ｂ０は、ワード線幅と同程度で
０．４μｍ以下とし、上部電極コンタクトを形成する部
分のスペースはｃ０コンタクト余裕を見込んだ値とす
る。
【００２３】このエッチングマスク２１を用いて、図７
に示すように、上部電極１３の材料膜、強誘電体膜１２
及び下部電極１１の材料膜１１を連続的に順次ドライエ
ッチングによりエッチングする。このとき、マイクロロ
ーディング効果により、広いスペースｃ０の部分では、
下部電極１１の材料膜のエッチングが終了しても、狭い
スペースｂ０の部分では、下部電極１１は残る。この結
果、対をなす強誘電体キャパシタの周囲は段差のない連
続斜面として加工され、共通下部電極１１上で上部電極
１３が先鋭なＶ字溝１７により分離された状態になる。
即ち、１回のリソグラフィ工程とドライエッチング工程
によって、各強誘電体キャパシタに個別の上部電極１３
の分離と、二つの強誘電体キャパシタに共通の下部電極
１１のパターンが加工される。但し、Ｖ字状溝１７は、
必ずしも完全なＶ字である必要はなく、略Ｖ字をなすも
のであればよい。
に示すように、上部電極１３の材料膜、強誘電体膜１２
及び下部電極１１の材料膜１１を連続的に順次ドライエ
ッチングによりエッチングする。このとき、マイクロロ
ーディング効果により、広いスペースｃ０の部分では、
下部電極１１の材料膜のエッチングが終了しても、狭い
スペースｂ０の部分では、下部電極１１は残る。この結
果、対をなす強誘電体キャパシタの周囲は段差のない連
続斜面として加工され、共通下部電極１１上で上部電極
１３が先鋭なＶ字溝１７により分離された状態になる。
即ち、１回のリソグラフィ工程とドライエッチング工程
によって、各強誘電体キャパシタに個別の上部電極１３
の分離と、二つの強誘電体キャパシタに共通の下部電極
１１のパターンが加工される。但し、Ｖ字状溝１７は、
必ずしも完全なＶ字である必要はなく、略Ｖ字をなすも
のであればよい。
【００２４】この後、図８に示すように、強誘電体キャ
パシタを覆う層間絶縁膜１４を堆積して平坦化する。次
いで、図９Ａに示すように、層間絶縁膜１４に上部電極
を拡散層４に接続するための配線溝２３と上部電極１３
に対するコンタクト孔２４ａを加工する。そして、コン
タクト孔２４ａに酸素を導入してアニールを行いダメー
ジ回復処理をする。その後図９Ｂに示すように、拡散層
４に対するコンタクト孔２４ｂを形成する。そして、図
２に示すように、コンタクト孔２４ａ，２４ｂと配線溝
２３にＡｌリフロー法により配線層１６を埋め込む。こ
の後は図示しないが、更に層間絶縁膜を堆積し、ビット
線やプレート線を形成する。
パシタを覆う層間絶縁膜１４を堆積して平坦化する。次
いで、図９Ａに示すように、層間絶縁膜１４に上部電極
を拡散層４に接続するための配線溝２３と上部電極１３
に対するコンタクト孔２４ａを加工する。そして、コン
タクト孔２４ａに酸素を導入してアニールを行いダメー
ジ回復処理をする。その後図９Ｂに示すように、拡散層
４に対するコンタクト孔２４ｂを形成する。そして、図
２に示すように、コンタクト孔２４ａ，２４ｂと配線溝
２３にＡｌリフロー法により配線層１６を埋め込む。こ
の後は図示しないが、更に層間絶縁膜を堆積し、ビット
線やプレート線を形成する。
【００２５】この実施の形態の製造方法により、単位セ
ル面積が縮小される理由を、具体的に比較例と比較しな
がら説明する。二つの上部電極が共通下部電極を持つよ
うにする場合、通常であれば、上部電極と下部電極に対
して別工程でエッチングを行う。その比較例の工程を図
７に対応させて示すと、図１０と図１１になる。図１０
は、１回目のリソグラフィにより得られたエッチングマ
スク３１により上部電極１３をエッチングする工程であ
る。図１１は、２回目のリソグラフィにより得られたエ
ッチングマスク３２を用いて、下部電極１１をエッチン
グする工程である。この場合、図１１の工程では、既に
加工されている上部電極１３をエッチングすることがな
いように、上部電極１３に対する合わせ余裕ｄが必要に
なる。
ル面積が縮小される理由を、具体的に比較例と比較しな
がら説明する。二つの上部電極が共通下部電極を持つよ
うにする場合、通常であれば、上部電極と下部電極に対
して別工程でエッチングを行う。その比較例の工程を図
７に対応させて示すと、図１０と図１１になる。図１０
は、１回目のリソグラフィにより得られたエッチングマ
スク３１により上部電極１３をエッチングする工程であ
る。図１１は、２回目のリソグラフィにより得られたエ
ッチングマスク３２を用いて、下部電極１１をエッチン
グする工程である。この場合、図１１の工程では、既に
加工されている上部電極１３をエッチングすることがな
いように、上部電極１３に対する合わせ余裕ｄが必要に
なる。
【００２６】この合わせ余裕ｄが単位セル面積の大きさ
に影響する。図１２と図１３は、実施の形態と比較例に
よる強誘電体キャパシタの寸法を比較して示している。
比較例、実施の形態共に、上部電極１３の幅ａ（但し厳
密には上部電極の底面位置での幅）、対をなす強誘電体
キャパシタの上部電極１３の分離スペースｂ（但し、上
部電極の底面位置でのスペース）、コンタクト形成のた
めの余裕を必要とするスペースｃ（下部電極の底面位置
でのスペース）を同じとして、対をなす二つの強誘電体
キャパシタの幅は、比較例の場合、２ａ＋ｂ＋２ｄであ
るのに対し、実施の形態の場合には、２ａ＋ｂとなる。
に影響する。図１２と図１３は、実施の形態と比較例に
よる強誘電体キャパシタの寸法を比較して示している。
比較例、実施の形態共に、上部電極１３の幅ａ（但し厳
密には上部電極の底面位置での幅）、対をなす強誘電体
キャパシタの上部電極１３の分離スペースｂ（但し、上
部電極の底面位置でのスペース）、コンタクト形成のた
めの余裕を必要とするスペースｃ（下部電極の底面位置
でのスペース）を同じとして、対をなす二つの強誘電体
キャパシタの幅は、比較例の場合、２ａ＋ｂ＋２ｄであ
るのに対し、実施の形態の場合には、２ａ＋ｂとなる。
【００２７】以上により、この実施の形態の製造方法に
よれば単位セル当たりの面積を縮小できることがわか
る。しかも、上部電極加工後に更に下部電極加工を行う
方法では、合わせ余裕が十分でないと、上部電極の一部
がエッチングされる事態が発生する。これは特に微細セ
ルを配列する場合には、セル特性の大きなばらつきにな
る。これに対してこの実施の形態では、上部電極はパタ
ーニング後更にエッチングに晒されることはないから、
微細セルの場合でも優れた特性が得られる。
よれば単位セル当たりの面積を縮小できることがわか
る。しかも、上部電極加工後に更に下部電極加工を行う
方法では、合わせ余裕が十分でないと、上部電極の一部
がエッチングされる事態が発生する。これは特に微細セ
ルを配列する場合には、セル特性の大きなばらつきにな
る。これに対してこの実施の形態では、上部電極はパタ
ーニング後更にエッチングに晒されることはないから、
微細セルの場合でも優れた特性が得られる。
【００２８】図１４は、別の実施の形態によるメモリセ
ル断面構造を、図２の断面に対応させて示している。図
２の実施の形態では、共通下部電極１１上の二つの上部
電極１３の間を分離するＶ字溝１７は、先端が丁度下部
電極１１に達し、強誘電体膜１２をほぼ完全に分離した
状態を示している。隣接キャパシタ間のリークを確実に
防止する上で好ましい。しかし、強誘電体膜１２の分離
は必ずしも必要ではない。図１４では、Ｖ字状の分離溝
１７は、上部電極１３を分離できるに必要最小限の深さ
としている。これは、先の実施の形態の図７の工程で、
エッチングマスク２１のスペースｂをより小さくすれば
よい。これにより、単位セル面積の一層の縮小が可能に
なる。
ル断面構造を、図２の断面に対応させて示している。図
２の実施の形態では、共通下部電極１１上の二つの上部
電極１３の間を分離するＶ字溝１７は、先端が丁度下部
電極１１に達し、強誘電体膜１２をほぼ完全に分離した
状態を示している。隣接キャパシタ間のリークを確実に
防止する上で好ましい。しかし、強誘電体膜１２の分離
は必ずしも必要ではない。図１４では、Ｖ字状の分離溝
１７は、上部電極１３を分離できるに必要最小限の深さ
としている。これは、先の実施の形態の図７の工程で、
エッチングマスク２１のスペースｂをより小さくすれば
よい。これにより、単位セル面積の一層の縮小が可能に
なる。
【００２９】この発明は、チェーン型強誘電体メモリに
限られず、通常の１トランジスタ／１キャパシタ、或い
は２トランジスタ／２キャパシタのセル構造の強誘電体
メモリにも同様に適用可能である。例えば図１５に示す
トランジスタＴと強誘電体キャパシタＣのセルアレイに
この発明を適用したときのワード線方向の断面を図１６
に示す。
限られず、通常の１トランジスタ／１キャパシタ、或い
は２トランジスタ／２キャパシタのセル構造の強誘電体
メモリにも同様に適用可能である。例えば図１５に示す
トランジスタＴと強誘電体キャパシタＣのセルアレイに
この発明を適用したときのワード線方向の断面を図１６
に示す。
【００３０】この場合、ワード線方向に並ぶ複数個１セ
ットの強誘電体キャパシタＣの下部電極１１は連続する
共通電極とし、上部電極１３は、Ｖ字溝１７により分離
している。このキャパシタ構造は、先の実施の形態と同
様に、下部電極材料膜、強誘電体膜及び上部電極材料膜
の積層膜に対して、上部電極１３を覆うエッチングマス
クを用いた１回のドライエッチングを行うことで作るこ
とができる。１セットの強誘電体キャパシタの周囲は、
上部電極上面から下部電極底面まで連続する段差のない
斜面をもって加工され、且つ各上部電極間が略Ｖ字状の
溝により分離されている。この実施の形態の場合も、１
セットの強誘電体キャパシタの中で、上部電極１３間の
スペースは、上部電極１３の幅の１／２以下とする。
ットの強誘電体キャパシタＣの下部電極１１は連続する
共通電極とし、上部電極１３は、Ｖ字溝１７により分離
している。このキャパシタ構造は、先の実施の形態と同
様に、下部電極材料膜、強誘電体膜及び上部電極材料膜
の積層膜に対して、上部電極１３を覆うエッチングマス
クを用いた１回のドライエッチングを行うことで作るこ
とができる。１セットの強誘電体キャパシタの周囲は、
上部電極上面から下部電極底面まで連続する段差のない
斜面をもって加工され、且つ各上部電極間が略Ｖ字状の
溝により分離されている。この実施の形態の場合も、１
セットの強誘電体キャパシタの中で、上部電極１３間の
スペースは、上部電極１３の幅の１／２以下とする。
【００３１】図１６の場合、１セットのキャパシタ配列
の一端側キャパシタはダミーキャパシタであり、このダ
ミーキャパシタの上部電極１３及び強誘電体膜１２を貫
通して下部電極１１に対してコンタクトさせた配線層１
５−０は、プレート線ＰＬとなる。これ以外のキャパシ
タの上部電極１３は、セルノード電極となる配線層１５
により、それぞれ対応するトランジスタの拡散層に接続
されることになる。この実施の形態によっても、単位セ
ル面積の縮小が図られる。
の一端側キャパシタはダミーキャパシタであり、このダ
ミーキャパシタの上部電極１３及び強誘電体膜１２を貫
通して下部電極１１に対してコンタクトさせた配線層１
５−０は、プレート線ＰＬとなる。これ以外のキャパシ
タの上部電極１３は、セルノード電極となる配線層１５
により、それぞれ対応するトランジスタの拡散層に接続
されることになる。この実施の形態によっても、単位セ
ル面積の縮小が図られる。
【００３２】以上において、電極材料及び強誘電体材料
については、代表的なものを例示したが、その他種々の
材料が用い得る。例えば上部電極には、Ｐｔ，Ｉｒ，Ｒ
ｕ，Ｓｒの中から選ばれた少なくとも一種を含むもので
あればよい。下部電極には、Ｐｔ，Ｉｒ，Ｒｕ，Ｓｒ，
Ｔｉ，Ａｌの中から選ばれた少なくとも一種を含むもの
であればよい。強誘電体膜としては、ＰＺＴ，ＳＢＴの
他、各種の層状ペロブスカイト構造の酸化物膜、例えば
ＰＴＯ，ＢＴＯ等を用いうる。
については、代表的なものを例示したが、その他種々の
材料が用い得る。例えば上部電極には、Ｐｔ，Ｉｒ，Ｒ
ｕ，Ｓｒの中から選ばれた少なくとも一種を含むもので
あればよい。下部電極には、Ｐｔ，Ｉｒ，Ｒｕ，Ｓｒ，
Ｔｉ，Ａｌの中から選ばれた少なくとも一種を含むもの
であればよい。強誘電体膜としては、ＰＺＴ，ＳＢＴの
他、各種の層状ペロブスカイト構造の酸化物膜、例えば
ＰＴＯ，ＢＴＯ等を用いうる。
【００３３】
【発明の効果】以上述べたようにこの発明によれば、共
通下部電極と個別の上部電極とを１回のリソグラフィ工
程で加工することにより、合わせずれによる電極寸法誤
差を生じることなく、強誘電体メモリの単位セル面積を
縮小することができる。
通下部電極と個別の上部電極とを１回のリソグラフィ工
程で加工することにより、合わせずれによる電極寸法誤
差を生じることなく、強誘電体メモリの単位セル面積を
縮小することができる。
【図１】この発明の実施の形態による強誘電体メモリの
セルアレイレイアウトを示す図である。
セルアレイレイアウトを示す図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】チェーン型強誘電体メモリのセルアレイ等価回
路である。
路である。
【図５】実施の形態のセルアレイのトランジスタ形成工
程後の断面図である。
程後の断面図である。
【図６】強誘電体キャパシタの各材料積層膜を堆積した
状態の断面図である。
状態の断面図である。
【図７】強誘電体キャパシタのエッチング工程を示す断
面図である。
面図である。
【図８】強誘電体キャパシタを覆う層間絶縁膜を堆積し
た状態の断面図である。
た状態の断面図である。
【図９Ａ】層間絶縁膜に配線溝及び上部電極コンタクト
孔を加工した状態の断面図である。
孔を加工した状態の断面図である。
【図９Ｂ】層間絶縁膜に拡散層コンタクト孔を加工した
状態の断面図である。
状態の断面図である。
【図１０】比較例の上部電極エッチング工程を示す断面
図である。
図である。
【図１１】同比較例の下部電極エッチングの工程を示す
断面図である。
断面図である。
【図１２】実施の形態による強誘電体キャパシタ配列を
示す図である。
示す図である。
【図１３】比較例による強誘電体キャパシタ配列を示す
図である。
図である。
【図１４】他の実施の形態によるセルアレイ断面構造を
示す図である。
示す図である。
【図１５】他の実施の形態による１トランジスタ／１キ
ャパシタのセルアレイ等価回路である。
ャパシタのセルアレイ等価回路である。
【図１６】同実施の形態のセルアレイ断面図である。
１…シリコン基板、２…ゲート絶縁膜、３…ゲート電
極、４…拡散層、５…層間絶縁膜、６…コンタクトプラ
グ、９…素子形成領域、１０…素子分離絶縁膜、１１…
下部電極、１２…強誘電体膜、１３…上部電極、１４…
層間絶縁膜、１６…配線層、１７…Ｖ字溝。
極、４…拡散層、５…層間絶縁膜、６…コンタクトプラ
グ、９…素子形成領域、１０…素子分離絶縁膜、１１…
下部電極、１２…強誘電体膜、１３…上部電極、１４…
層間絶縁膜、１６…配線層、１７…Ｖ字溝。
Claims (12)
- 【請求項１】 半導体基板と、この半導体基板に形成さ
れた複数のトランジスタと、このトランジスタを覆うよ
うに形成された第１の層間絶縁膜と、この第１の層間絶
縁膜上に形成された、下部電極、強誘電体膜及び上部電
極の積層構造からなる複数の強誘電体キャパシタとを有
する半導体記憶装置において、 ２個ずつの強誘電体キャパシタが共通の下部電極と個別
の上部電極を持つように対をなし、且つ対をなす強誘電
体キャパシタ内の上部電極間のスペースが、隣接する対
の強誘電体キャパシタの上部電極間のスペースより小さ
く設定されていることを特徴とする半導体記憶装置。 - 【請求項２】 対をなす強誘電体キャパシタの周囲は、
上部電極上面から下部電極底面まで連続する段差のない
斜面をもって加工され、且つ対をなす強誘電体キャパシ
タ内の上部電極間が略Ｖ字状の溝により分離されている
ことを特徴とする請求項１記載の半導体記憶装置。 - 【請求項３】 前記半導体基板に複数の素子形成領域が
区画され、 前記各素子形成領域に形成された、隣接するもの同士で
拡散層を共有して配列された複数のトランジスタと、こ
れらの各トランジスタに並列接続された強誘電体キャパ
シタとによりセルアレイブロックが構成されていること
を特徴とする請求項１記載の半導体記憶装置。 - 【請求項４】 前記セルアレイブロック内のトランジス
タ配列方向と交差する方向のトランジスタのゲート電極
が共通にワード線として配設されており、 前記対をなす強誘電体キャパシタ内の上部電極間のスペ
ースは前記ワード線の幅以下に設定されていることを特
徴とする請求項３記載の半導体記憶装置。 - 【請求項５】 前記ワード線の幅は、デザインルールの
最小加工寸法に設定されていることを特徴とする請求項
４記載の半導体記憶装置。 - 【請求項６】 前記セルアレイブロック内で、対をなす
強誘電体キャパシタの共通の下部電極は、前記第１の層
間絶縁膜に埋め込まれた一つのコンタクトプラグを介し
て前記トランジスタの第１の拡散層に接続され、且つ前
記強誘電体キャパシタを覆って形成された第２の層間絶
縁膜上に、一端が前記上部電極に接続され、他端が隣接
する対の強誘電体キャパシタ間のスペースに形成された
コンタクト孔を介して前記トランジスタの第２の拡散層
に接続される配線層が形成されていることを特徴とする
請求項３記載の半導体記憶装置。 - 【請求項７】 前記対をなす強誘電体キャパシタの上部
電極間のスペースが上部電極の幅の１／２以下に設定さ
れていることを特徴とする請求項１記載の半導体記憶装
置。 - 【請求項８】 半導体基板と、この半導体基板に形成さ
れた複数のトランジスタと、このトランジスタを覆うよ
うに形成された第１の層間絶縁膜と、この第１の層間絶
縁膜上に形成された、下部電極、強誘電体膜及び上部電
極の積層構造からなる複数の強誘電体キャパシタとを有
する半導体記憶装置において、 複数個ずつ１セットの強誘電体キャパシタが共通の下部
電極と個別の上部電極を持って形成され、この１セット
の強誘電体キャパシタの周囲は、上部電極上面から下部
電極底面まで連続する段差のない斜面をもって加工さ
れ、且つ各上部電極間が略Ｖ字状の溝により分離されて
いることを特徴とする半導体記憶装置。 - 【請求項９】 前記１セットの強誘電体キャパシタのな
かの上部電極間のスペースが上部電極の幅の１／２以下
に設定されていることを特徴とする請求項８記載の半導
体記憶装置。 - 【請求項１０】 半導体基板に複数のトランジスタを形
成する工程と、 前記トランジスタを覆うように前記半導体基板上に層間
絶縁膜を形成する工程と、 前記層間絶縁膜上に複数の強誘電体キャパシタを構成す
るための下部電極材料膜、強誘電体膜及び上部電極材料
膜を順次堆積する工程と、 前記上部電極材料膜の各上部電極形成領域上にエッチン
グマスクを形成する工程と、 前記エッチングマスクを用いて、各強誘電体キャパシタ
の上部電極間を分離すると同時に、複数個ずつ１セット
の強誘電体キャパシタが下部電極を共有するように隣接
するセットの強誘電体キャパシタ間を分離するエッチン
グ工程とを有することを特徴とする半導体記憶装置の製
造方法。 - 【請求項１１】 半導体基板に複数の素子形成領域を区
画する素子分離絶縁膜を形成する工程と、 前記半導体基板の各素子形成領域に隣接するもの同士で
拡散層を共有する複数のトランジスタを形成する工程
と、 前記トランジスタを覆うように前記半導体基板上に第１
の層間絶縁膜を形成する工程と、 前記第１の層間絶縁膜に前記トランジスタの第１の拡散
層に接続されるコンタクトプラグを埋め込む工程と、 前記第１の層間絶縁膜上に複数の強誘電体キャパシタを
構成するための下部電極材料膜、強誘電体膜及び上部電
極材料膜を順次堆積する工程と、 前記上部電極材料膜の各上部電極形成領域上にエッチン
グマスクを形成する工程と、 前記エッチングマスクを用いて、各強誘電体キャパシタ
の上部電極間を分離すると同時に、対をなす強誘電体キ
ャパシタが前記コンタクトプラグに接続された下部電極
を共有するように隣接する対の強誘電体キャパシタ間を
分離するエッチング工程と、 前記強誘電体キャパシタを覆う第２の層間絶縁膜を形成
する工程と、 前記第２の層間絶縁膜上に、前記強誘電体キャパシタの
上部電極と対応するトランジスタの第２の拡散層との間
を接続する配線層を形成する工程とを有することを特徴
とする半導体記憶装置の製造方法。 - 【請求項１２】 前記エッチングマスクは、対をなす強
誘電体キャパシタ内の上部電極間のスペースが隣接する
対の強誘電体キャパシタの上部電極間のスペースより小
さくなるようにパターン形成され、 前記エッチング工程は、エッチングのスペース依存性を
利用して、隣接する対の強誘電体キャパシタ間で上部電
極材料膜、強誘電体膜及び下部電極材料膜のエッチング
が終了したときに、対をなす強誘電体キャパシタ内で下
部電極材料膜がエッチングされずに残るようにしたこと
を特徴とする請求項１０又は１１記載の半導体記憶装置
の製造方法。
Priority Applications (3)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066734A JP4034492B2 (ja) | 2000-03-10 | 2000-03-10 | 半導体記憶装置の製造方法 |
| US09/801,920 US6603161B2 (en) | 2000-03-10 | 2001-03-09 | Semiconductor device having ferroelectric capacitor and method for manufacturing the same |
| US10/448,359 US6762065B2 (en) | 2000-03-10 | 2003-05-30 | Semiconductor device having ferroelectric capacitor and method for manufacturing the same |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP2000066734A JP4034492B2 (ja) | 2000-03-10 | 2000-03-10 | 半導体記憶装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JP2001257320A true JP2001257320A (ja) | 2001-09-21 |
| JP4034492B2 JP4034492B2 (ja) | 2008-01-16 |
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Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP2000066734A Expired - Fee Related JP4034492B2 (ja) | 2000-03-10 | 2000-03-10 | 半導体記憶装置の製造方法 |
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|---|---|
| JP (1) | JP4034492B2 (ja) |
Cited By (10)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| JP2004047943A (ja) * | 2002-03-20 | 2004-02-12 | Fujitsu Ltd | 半導体装置 |
| US6847073B2 (en) | 2002-11-07 | 2005-01-25 | Kabushiki Kaisha Toshiba | Semiconductor device using ferroelectric film in cell capacitor, and method for fabricating the same |
| US7102186B2 (en) | 2002-04-16 | 2006-09-05 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| US7200038B2 (en) * | 2003-12-31 | 2007-04-03 | Solid State System Co., Ltd. | Nonvolatile memory structure |
| US7205594B2 (en) | 2003-03-03 | 2007-04-17 | Fujitsu Limited | Semiconductor device with capacitor and manufacturing method of the same |
| JP2008135648A (ja) * | 2006-11-29 | 2008-06-12 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| KR100848240B1 (ko) * | 2002-03-15 | 2008-07-24 | 후지쯔 가부시끼가이샤 | 반도체 장치 및 그 제조 방법 |
| KR100937653B1 (ko) | 2002-12-31 | 2010-01-19 | 동부일렉트로닉스 주식회사 | 가변 캐패시터 제조방법 |
| US7700987B2 (en) | 2005-04-27 | 2010-04-20 | Kabushiki Kaisha Toshiba | Ferroelectric memory device and method of manufacturing the same |
| JP2012199565A (ja) * | 2012-05-18 | 2012-10-18 | Fujitsu Semiconductor Ltd | 半導体装置 |
-
2000
- 2000-03-10 JP JP2000066734A patent/JP4034492B2/ja not_active Expired - Fee Related
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|---|---|---|---|---|
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| JP2004047943A (ja) * | 2002-03-20 | 2004-02-12 | Fujitsu Ltd | 半導体装置 |
| US7102186B2 (en) | 2002-04-16 | 2006-09-05 | Fujitsu Limited | Semiconductor device and method of manufacturing the same |
| KR100898860B1 (ko) * | 2002-04-16 | 2009-05-21 | 후지쯔 마이크로일렉트로닉스 가부시키가이샤 | 반도체 장치 및 그 제조 방법 |
| US7595250B2 (en) | 2002-04-16 | 2009-09-29 | Fujitsu Microelectronics Limited | Semiconductor device and method of manufacturing the same |
| US6847073B2 (en) | 2002-11-07 | 2005-01-25 | Kabushiki Kaisha Toshiba | Semiconductor device using ferroelectric film in cell capacitor, and method for fabricating the same |
| KR100937653B1 (ko) | 2002-12-31 | 2010-01-19 | 동부일렉트로닉스 주식회사 | 가변 캐패시터 제조방법 |
| US7205594B2 (en) | 2003-03-03 | 2007-04-17 | Fujitsu Limited | Semiconductor device with capacitor and manufacturing method of the same |
| US7200038B2 (en) * | 2003-12-31 | 2007-04-03 | Solid State System Co., Ltd. | Nonvolatile memory structure |
| US7700987B2 (en) | 2005-04-27 | 2010-04-20 | Kabushiki Kaisha Toshiba | Ferroelectric memory device and method of manufacturing the same |
| JP2008135648A (ja) * | 2006-11-29 | 2008-06-12 | Toshiba Corp | 半導体装置及び半導体装置の製造方法 |
| JP2012199565A (ja) * | 2012-05-18 | 2012-10-18 | Fujitsu Semiconductor Ltd | 半導体装置 |
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