JP4034492B2 - 半導体記憶装置の製造方法 - Google Patents

Description

【０００１】
【発明の属する技術分野】
この発明は、半導体記憶装置の製造方法に係り、特に強誘電体キャパシタとトランジスタを用いて構成される強誘電体メモリの製造方法に関する。
【０００２】
【従来の技術】
強誘電体メモリとして、トランジスタと強誘電体キャパシタを並列接続したものを複数個直列接続してセルアレイブロックを構成するチェーン型強誘電体メモリが提案されている。その等価回路は、図４のようになる。図４では、８個のトランジスタＴ０〜Ｔ７が直列接続され、それぞれに強誘電体キャパシタＣ０〜Ｃ７が並列接続されて、セルアレイブロックが構成されている。セルアレイブロックの一端は、選択ゲートトランジスタＳＴ１を介してビット線ＢＬに接続され、他端は選択ゲートトランジスタＳＴ２を介して（或いは直接）プレート線ＰＬに接続されている。
【０００３】
トランジスタＴ０〜Ｔ７のゲートはそれぞれワード線ＷＬ０〜ＷＬ７に接続され、選択ゲートトランジスタＳＴ１，ＳＴ２のゲートはそれぞれ選択ゲート線ＢＳ１，ＢＳ２に接続されている。具体的にワード線ＷＬ０〜ＷＬ７及び選択ゲート線ＢＳ１，ＢＳ２は、他の複数のセルアレイブロック（図示しない）の間で対応するゲート電極を連続的に配設することにより構成される。
【０００４】
このチェーン型強誘電体メモリは、セルアレイブロック内で隣接するトランジスタの拡散層を共有することにより、単位セル面積を小さくできるという利点を有する。特に、強誘電体キャパシタにＣＯＰ（Ｃａｐａｃｉｔｏｒ Ｏｎ Ｐｌｕｇ）構造を用いることにより、メモリセルの微細化が可能である。ＣＯＰ構造は、トランジスタが形成された基板上の層間絶縁膜にコンタクトプラグを埋め込み、このコンタクトプラグ上に強誘電体キャパシタを形成するものである。この場合対をなす二つの強誘電体キャパシタが、一つのコンタクトプラグを介して拡散層に接続される共通の下部電極を持つように形成することにより、微細化が図られる。
【０００５】
【発明が解決しようとする課題】
しかし、ＣＯＰ構造のチェーン型強誘電体メモリの微細化にも問題がある。即ち、強誘電体キャパシタは、下部電極材料膜、強誘電体膜及び上部電極材料膜の積層膜を加工して形成される。このとき、二つの上部電極に対して共通の下部電極を持つように加工するためには、上部電極の加工のためのリソグラフィと、下部電極を加工するためのリソグラフィの２回のリソグラフィ工程が必要となる。このため、２回のリソグラフィの合わせずれを考慮しなければならず、合わせずれに対する余裕を十分にとれば、対をなして配列される強誘電体キャパシタ間のスペースが大きくなり、これがセル面積の更なる縮小を困難にする。合わせずれに対する余裕が小さいと、合わせずれにより下部電極エッチングの際に既に加工されている上部電極が一部エッチングされ、上部電極面積が変わる。これは強誘電体特性のばらつきの原因となる。特に微細なセルアレイを実現しようとする場合、この合わせずれの影響は大きい。
【０００６】
この発明は、上記事情を考慮してなされたもので、簡単な工程で強誘電体メモリセルの単位セル面積縮小を可能とした半導体記憶装置の製造方法を提供することを目的としている。
【００１２】
この発明に係る半導体記憶装置の製造方法は、半導体基板に複数のトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、前記層間絶縁膜上に複数の強誘電体キャパシタを構成するための下部電極材料膜、強誘電体膜及び上部電極材料膜を順次堆積する工程と、前記上部電極材料膜の各上部電極形成領域上にエッチングマスクを形成する工程と、前記エッチングマスクを用いて、各強誘電体キャパシタの上部電極間を分離すると同時に、複数個ずつ１組の強誘電体キャパシタが下部電極を共有するように隣接する組の強誘電体キャパシタ間を分離するエッチング工程とを有し、前記エッチングマスクは、組をなす強誘電体キャパシタ内の上部電極間のスペースが隣接する組の間における前記強誘電体キャパシタの上部電極間のスペースより小さくなるようにパターン形成され、前記エッチング工程は、エッチングのスペース依存性を利用して、隣接する組の強誘電体キャパシタ間で上部電極材料膜、強誘電体膜及び下部電極材料膜のエッチングが終了したときに、組をなす強誘電体キャパシタ内で下部電極材料膜がエッチングされずに残るようにしたことを特徴とすることを特徴とする。
【００１３】
この発明に係る半導体記憶装置の製造方法はまた、半導体基板に複数の素子形成領域を区画する素子分離絶縁膜を形成する工程と、前記半導体基板の各素子形成領域に隣接するもの同士で拡散層を共有する複数のトランジスタを形成する工程と、前記トランジスタを覆うように前記半導体基板上に第１の層間絶縁膜を形成する工程と、前記第１の層間絶縁膜に前記トランジスタの第１の拡散層に接続されるコンタクトプラグを埋め込む工程と、前記第１の層間絶縁膜上に複数の強誘電体キャパシタを構成するための下部電極材料膜、強誘電体膜及び上部電極材料膜を順次堆積する工程と、前記上部電極材料膜の各上部電極形成領域上にエッチングマスクを形成する工程と、前記エッチングマスクを用いて、各強誘電体キャパシタの上部電極間を分離すると同時に、組をなす強誘電体キャパシタが前記コンタクトプラグに接続された下部電極を共有するように隣接する組の強誘電体キャパシタ間を分離するエッチング工程と、前記強誘電体キャパシタを覆う第２の層間絶縁膜を形成する工程と、前記第２の層間絶縁膜上に、前記強誘電体キャパシタの上部電極に接続される配線層を形成する工程とを有し、前記エッチングマスクは、組をなす強誘電体キャパシタ内の上部電極間のスペースが隣接する組の強誘電体キャパシタの上部電極間のスペースより小さくなるようにパターン形成され、前記エッチング工程は、エッチングのスペース依存性を利用して、隣接する組の強誘電体キャパシタ間で上部電極材料膜、強誘電体膜及び下部電極材料膜のエッチングが終了したときに、組をなす強誘電体キャパシタ内で下部電極材料膜がエッチングされずに残るようにしたことを特徴とする。
【００１４】
この発明の方法によると、ドライエッチングの速度がスペースの小さい箇所で遅く、スペースの大きい箇所で速いというエッチングのスペース依存性（マイクロローディング効果）を利用することにより、１回のリソグラフィ工程で上部電極の分離加工と下部電極の分離加工が可能になる。これにより、２回のリソグラフィ工程を行う場合の合わせずれに対する余裕が必要なくなり、単位セル面積の縮小が可能になる。また、上部電極と下部電極を別のリソグラフィ工程を経て加工する場合のように、既に加工された上部電極がエッチングされることはなく、従って強誘電体キャパシタの特性のばらつきも低減される。
【００１５】
【発明の実施の形態】
以下、図面を参照して、この発明の実施の形態を説明する。
図１は、この発明の実施の形態によるチェーン型強誘電体メモリのセルアレイ領域のレイアウト（上部配線を省略している）であり、図２及び図３はそれぞれ図１のＡ−Ａ’及びＢ−Ｂ’断面図である。図２に示すＣ０，Ｃ１，…とＴ０，Ｔ１，…は、図４の等価回路に示すセルアレイブロック内の強誘電体キャパシタとトランジスタを示している。
【００１６】
セルアレイは、シリコン基板１のｐ型領域に形成されている。シリコン基板１には、図３に示すように素子分離絶縁膜１０により区画されたストライプ状の複数の素子形成領域９が形成されている。この素子形成領域９にゲート絶縁膜２を介してゲート電極３が形成され、ソース、ドレイン拡散層４が形成されて、トランジスタが構成されている。図１のｘ方向に並ぶセルアレイブロック内で複数のトランジスタの拡散層４は、隣接するもの同士で共有されている。ゲート電極３は、図１及び図３に示すようにｙ方向の複数のセルアレイブロックに連続的にパターン形成されて、ワード線ＷＬとなる。
【００１７】
トランジスタが形成された基板上は、層間絶縁膜５により覆われている。この層間絶縁膜５には、一つおきの拡散層４に接続されるコンタクトプラグ６が埋め込まれている。コンタクトプラグ６は、不純物がドープされた多結晶シリコン、或いはタングステンである。コンタクトプラグ６が埋め込まれた層間絶縁膜５上に、下部電極１１、強誘電体膜１２及び上部電極１３からなる強誘電体キャパシタが形成されている。
下部電極１１は、バリアメタルを含むＴｉＡｌＮ／ＩｒＯｘ／Ｐｔ電極であり、強誘電体膜１２は、ＳＢＴ膜又はＰＺＴ膜であり、上部電極１３は、Ｉｒ／ＩｒＯｘ電極である。
【００１８】
強誘電体キャパシタは、２個ずつが共通の下部電極１１を持ち、下部電極１１上に２個の個別の上部電極１３を持つように対をなしている。共通の下部電極１１は、一つのコンタクトプラグ６を介して一つの拡散層４に接続されている。下部電極が共通の対をなす強誘電体キャパシタは、その周囲が上部電極１３の上面から下部電極１１の底面まで同じマスクで連続エッチングすることによって連続する斜面をもって加工され、且つ対をなす強誘電体キャパシタ内の上部電極１３間は略Ｖ字状の溝１７により分離されている。上部電極１３のｘ方向の幅ａは、ゲート電極３（即ちワード線ＷＬ）の幅Ｗをデザインルールの最小加工寸法（例えば、０．４μｍ）としたときに、これより大きく、Ｖ字溝１７により分離された上部電極１３間のスペースｂはゲート電極３の幅ａの１／２以下であり、ｘ方向に隣接する対の強誘電体キャパシタ間のスペースｃよりも小さい。具体的に例えば、幅ａを１μｍ程度、スペースｃはコンタクトの大きさとその余裕を見込んで１〜１．５μｍ程度とし、スペースｂは、ｂ≦ａ／２であって例えば０．４μｍ或いはそれ以下に設定される。但し、上述の上部電極の幅ａとスペースｂの関係は、上部電極の最大幅について満たせばよいが、より好ましくは、ａが最小幅の場合にも上述の関係を満たすようにする。
【００１９】
強誘電体キャパシタが形成された面は、層間絶縁膜１４で覆われる。この層間絶縁膜１４上に、上部電極１３を拡散層４に接続する配線層１６が形成される。具体的にこの実施の形態では、層間絶縁膜１４に配線溝とコンタクト孔を加工し、アルミニウム（Ａｌ）のリフロー法によりコンタクト孔と配線溝に配線層１６を埋め込んでいる。或いは配線層１６としてＣＶＤ法等による銅（Ｃｕ）を用いることもできる。又は、コンタクト孔にはＷプラグを埋め込み、その後配線溝にＡｌ等の配線層を埋め込んでもよい。
これにより、図１のｘ方向について、複数のトランジスタと強誘電体キャパシタが互いに並列接続されて直列に接続されたセルアレイブックが構成される。
【００２０】
次に、具体的な製造工程を図５〜図９を参照して説明する。これらの図は、図２の断面に対応する断面図である。まず、シリコン基板１のセルアレイ領域には、図３に示すように素子分離絶縁膜１０を埋め込むことにより、ストライプ状の複数の素子形成領域９を形成する。そして、素子形成領域９に、ゲート絶縁膜２を介してゲート電極３を形成し、このゲート電極３に自己整合的にソース、ドレイン拡散層４を形成する。ゲート電極３は前述のように、ｙ方向に連続的にパターニングしてワード線ＷＬとする。こうして形成されたトランジスタを覆うように層間絶縁膜５を形成する。この層間絶縁膜５にコンタクト孔を形成し、これに多結晶シリコン等のコンタクトプラグ６を埋め込む。図５は、ここまでの工程で得られる構造を示している。
【００２１】
この後、図６に示すように、強誘電体キャパシタを形成するための下部電極１１の材料膜、強誘電体膜１２及び、上部電極１３の材料膜の積層膜を堆積する。下部電極１１の材料膜は、バリアメタルを含むＴｉＡｌＮ／ＩｒＯｘ／Ｐｔ膜であり、強誘電体膜１２は、ＳＢＴ膜又はＰＺＴ膜であり、上部電極１３の材料膜は、Ｉｒ／ＩｒＯｘ膜である。
【００２２】
この後、図６に示すように、フォトリソグラフィ工程を行って、上部電極１３をパターニングするためのエッチングマスク２１を形成する。エッチングマスク２１は、レジストでもよいし、ハードマスク（ＷxＮy，ＴｉxＮy，ＳｉＯ2，Ａｌ2Ｏ3，ＳｉＯ2／Ａｌ2Ｏ3，ＳｉＯ2／ＴｉＯ2等，或いはこれらの組み合わせ）でもよい。エッチングマスク２１の幅ａ０はゲート電極３の幅より大きくし、共通下部電極上で対をなす上部電極間スペースとなる部分ｂ０は、ワード線幅と同程度で０．４μｍ以下とし、上部電極コンタクトを形成する部分のスペースはｃ０コンタクト余裕を見込んだ値とする。
【００２３】
このエッチングマスク２１を用いて、図７に示すように、上部電極１３の材料膜、強誘電体膜１２及び下部電極１１の材料膜１１を連続的に順次ドライエッチングによりエッチングする。このとき、マイクロローディング効果により、広いスペースｃ０の部分では、下部電極１１の材料膜のエッチングが終了しても、狭いスペースｂ０の部分では、下部電極１１は残る。この結果、対をなす強誘電体キャパシタの周囲は段差のない連続斜面として加工され、共通下部電極１１上で上部電極１３が先鋭なＶ字溝１７により分離された状態になる。即ち、１回のリソグラフィ工程とドライエッチング工程によって、各強誘電体キャパシタに個別の上部電極１３の分離と、二つの強誘電体キャパシタに共通の下部電極１１のパターンが加工される。但し、Ｖ字状溝１７は、必ずしも完全なＶ字である必要はなく、略Ｖ字をなすものであればよい。
【００２４】
この後、図８に示すように、強誘電体キャパシタを覆う層間絶縁膜１４を堆積して平坦化する。次いで、図９Ａに示すように、層間絶縁膜１４に上部電極を拡散層４に接続するための配線溝２３と上部電極１３に対するコンタクト孔２４ａを加工する。そして、コンタクト孔２４ａに酸素を導入してアニールを行いダメージ回復処理をする。その後図９Ｂに示すように、拡散層４に対するコンタクト孔２４ｂを形成する。そして、図２に示すように、コンタクト孔２４ａ，２４ｂと配線溝２３にＡｌリフロー法により配線層１６を埋め込む。
この後は図示しないが、更に層間絶縁膜を堆積し、ビット線やプレート線を形成する。
【００２５】
この実施の形態の製造方法により、単位セル面積が縮小される理由を、具体的に比較例と比較しながら説明する。二つの上部電極が共通下部電極を持つようにする場合、通常であれば、上部電極と下部電極に対して別工程でエッチングを行う。その比較例の工程を図７に対応させて示すと、図１０と図１１になる。図１０は、１回目のリソグラフィにより得られたエッチングマスク３１により上部電極１３をエッチングする工程である。図１１は、２回目のリソグラフィにより得られたエッチングマスク３２を用いて、下部電極１１をエッチングする工程である。この場合、図１１の工程では、既に加工されている上部電極１３をエッチングすることがないように、上部電極１３に対する合わせ余裕ｄが必要になる。
【００２６】
この合わせ余裕ｄが単位セル面積の大きさに影響する。図１２と図１３は、実施の形態と比較例による強誘電体キャパシタの寸法を比較して示している。比較例、実施の形態共に、上部電極１３の幅ａ（但し厳密には上部電極の底面位置での幅）、対をなす強誘電体キャパシタの上部電極１３の分離スペースｂ（但し、上部電極の底面位置でのスペース）、コンタクト形成のための余裕を必要とするスペースｃ（下部電極の底面位置でのスペース）を同じとして、対をなす二つの強誘電体キャパシタの幅は、比較例の場合、２ａ＋ｂ＋２ｄであるのに対し、実施の形態の場合には、２ａ＋ｂとなる。
【００２７】
以上により、この実施の形態の製造方法によれば単位セル当たりの面積を縮小できることがわかる。しかも、上部電極加工後に更に下部電極加工を行う方法では、合わせ余裕が十分でないと、上部電極の一部がエッチングされる事態が発生する。これは特に微細セルを配列する場合には、セル特性の大きなばらつきになる。これに対してこの実施の形態では、上部電極はパターニング後更にエッチングに晒されることはないから、微細セルの場合でも優れた特性が得られる。
【００２８】
図１４は、別の実施の形態によるメモリセル断面構造を、図２の断面に対応させて示している。図２の実施の形態では、共通下部電極１１上の二つの上部電極１３の間を分離するＶ字溝１７は、先端が丁度下部電極１１に達し、強誘電体膜１２をほぼ完全に分離した状態を示している。隣接キャパシタ間のリークを確実に防止する上で好ましい。しかし、強誘電体膜１２の分離は必ずしも必要ではない。図１４では、Ｖ字状の分離溝１７は、上部電極１３を分離できるに必要最小限の深さとしている。これは、先の実施の形態の図７の工程で、エッチングマスク２１のスペースｂをより小さくすればよい。これにより、単位セル面積の一層の縮小が可能になる。
【００２９】
この発明は、チェーン型強誘電体メモリに限られず、通常の１トランジスタ／１キャパシタ、或いは２トランジスタ／２キャパシタのセル構造の強誘電体メモリにも同様に適用可能である。例えば図１５に示すトランジスタＴと強誘電体キャパシタＣのセルアレイにこの発明を適用したときのワード線方向の断面を図１６に示す。
【００３０】
この場合、ワード線方向に並ぶ複数個１セットの強誘電体キャパシタＣの下部電極１１は連続する共通電極とし、上部電極１３は、Ｖ字溝１７により分離している。このキャパシタ構造は、先の実施の形態と同様に、下部電極材料膜、強誘電体膜及び上部電極材料膜の積層膜に対して、上部電極１３を覆うエッチングマスクを用いた１回のドライエッチングを行うことで作ることができる。１セットの強誘電体キャパシタの周囲は、上部電極上面から下部電極底面まで連続する段差のない斜面をもって加工され、且つ各上部電極間が略Ｖ字状の溝により分離されている。この実施の形態の場合も、１セットの強誘電体キャパシタの中で、上部電極１３間のスペースは、上部電極１３の幅の１／２以下とする。
【００３１】
図１６の場合、１セットのキャパシタ配列の一端側キャパシタはダミーキャパシタであり、このダミーキャパシタの上部電極１３及び強誘電体膜１２を貫通して下部電極１１に対してコンタクトさせた配線層１５−０は、プレート線ＰＬとなる。これ以外のキャパシタの上部電極１３は、セルノード電極となる配線層１５により、それぞれ対応するトランジスタの拡散層に接続されることになる。
この実施の形態によっても、単位セル面積の縮小が図られる。
【００３２】
以上において、電極材料及び強誘電体材料については、代表的なものを例示したが、その他種々の材料が用い得る。例えば上部電極には、Ｐｔ，Ｉｒ，Ｒｕ，Ｓｒの中から選ばれた少なくとも一種を含むものであればよい。下部電極には、Ｐｔ，Ｉｒ，Ｒｕ，Ｓｒ，Ｔｉ，Ａｌの中から選ばれた少なくとも一種を含むものであればよい。強誘電体膜としては、ＰＺＴ，ＳＢＴの他、各種の層状ペロブスカイト構造の酸化物膜、例えばＰＴＯ，ＢＴＯ等を用いうる。
【００３３】
【発明の効果】
以上述べたようにこの発明によれば、共通下部電極と個別の上部電極とを１回のリソグラフィ工程で加工することにより、合わせずれによる電極寸法誤差を生じることなく、強誘電体メモリの単位セル面積を縮小することができる。
【図面の簡単な説明】
【図１】この発明の実施の形態による強誘電体メモリのセルアレイレイアウトを示す図である。
【図２】図１のＡ−Ａ’断面図である。
【図３】図１のＢ−Ｂ’断面図である。
【図４】チェーン型強誘電体メモリのセルアレイ等価回路である。
【図５】実施の形態のセルアレイのトランジスタ形成工程後の断面図である。
【図６】強誘電体キャパシタの各材料積層膜を堆積した状態の断面図である。
【図７】強誘電体キャパシタのエッチング工程を示す断面図である。
【図８】強誘電体キャパシタを覆う層間絶縁膜を堆積した状態の断面図である。
【図９Ａ】層間絶縁膜に配線溝及び上部電極コンタクト孔を加工した状態の断面図である。
【図９Ｂ】層間絶縁膜に拡散層コンタクト孔を加工した状態の断面図である。
【図１０】比較例の上部電極エッチング工程を示す断面図である。
【図１１】同比較例の下部電極エッチングの工程を示す断面図である。
【図１２】実施の形態による強誘電体キャパシタ配列を示す図である。
【図１３】比較例による強誘電体キャパシタ配列を示す図である。
【図１４】他の実施の形態によるセルアレイ断面構造を示す図である。
【図１５】他の実施の形態による１トランジスタ／１キャパシタのセルアレイ等価回路である。
【図１６】同実施の形態のセルアレイ断面図である。
【符号の説明】
１…シリコン基板、２…ゲート絶縁膜、３…ゲート電極、４…拡散層、５…層間絶縁膜、６…コンタクトプラグ、９…素子形成領域、１０…素子分離絶縁膜、１１…下部電極、１２…強誘電体膜、１３…上部電極、１４…層間絶縁膜、１６…配線層、１７…Ｖ字溝。

Claims (3)

1. 半導体基板に複数のトランジスタを形成する工程と、
   前記トランジスタを覆うように前記半導体基板上に層間絶縁膜を形成する工程と、
   前記層間絶縁膜上に複数の強誘電体キャパシタを構成するための下部電極材料膜、強誘電体膜及び上部電極材料膜を順次堆積する工程と、
   前記上部電極材料膜の各上部電極形成領域上にエッチングマスクを形成する工程と、
   前記エッチングマスクを用いて、各強誘電体キャパシタの上部電極間を分離すると同時に、複数個ずつ１組の強誘電体キャパシタが下部電極を共有するように隣接する組の強誘電体キャパシタ間を分離するエッチング工程と
   を有し、
   前記エッチングマスクは、組をなす強誘電体キャパシタ内の上部電極間のスペースが隣接する組の間における前記強誘電体キャパシタの上部電極間のスペースより小さくなるようにパターン形成され、
   前記エッチング工程は、エッチングのスペース依存性を利用して、隣接する組の強誘電体キャパシタ間で上部電極材料膜、強誘電体膜及び下部電極材料膜のエッチングが終了したときに、組をなす強誘電体キャパシタ内で下部電極材料膜がエッチングされずに残るようにしたことを特徴とする
   することを特徴とする半導体記憶装置の製造方法。
2. 半導体基板に複数の素子形成領域を区画する素子分離絶縁膜を形成する工程と、
   前記半導体基板の各素子形成領域に隣接するもの同士で拡散層を共有する複数のトランジスタを形成する工程と、
   前記トランジスタを覆うように前記半導体基板上に第１の層間絶縁膜を形成する工程と、
   前記第１の層間絶縁膜に前記トランジスタの第１の拡散層に接続されるコンタクトプラグを埋め込む工程と、
   前記第１の層間絶縁膜上に複数の強誘電体キャパシタを構成するための下部電極材料膜、強誘電体膜及び上部電極材料膜を順次堆積する工程と、
   前記上部電極材料膜の各上部電極形成領域上にエッチングマスクを形成する工程と、
   前記エッチングマスクを用いて、各強誘電体キャパシタの上部電極間を分離すると同時に、組をなす強誘電体キャパシタが前記コンタクトプラグに接続された下部電極を共有するように隣接する組の強誘電体キャパシタ間を分離するエッチング工程と、
   前記強誘電体キャパシタを覆う第２の層間絶縁膜を形成する工程と、
   前記第２の層間絶縁膜上に、前記強誘電体キャパシタの上部電極に接続される配線層を形成する工程と
   を有し、
   前記エッチングマスクは、組をなす強誘電体キャパシタ内の上部電極間のスペースが隣接する組の強誘電体キャパシタの上部電極間のスペースより小さくなるようにパターン形成され、
   前記エッチング工程は、エッチングのスペース依存性を利用して、隣接する組の強誘電体キャパシタ間で上部電極材料膜、強誘電体膜及び下部電極材料膜のエッチングが終了したときに、組をなす強誘電体キャパシタ内で下部電極材料膜がエッチングされずに残るようにした
   ことを特徴とする半導体記憶装置の製造方法。
3. 前記配線層を形成する工程は、前記配線層の一部を、前記上部電極及び前記強誘電体膜を貫通して前記下部電極にコンタクトするように形成する
   ことを特徴とする請求項２記載の半導体記憶装置の製造方法。

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