JP3219850B2 - 積重ねセル型ダイナミック・ランダム・アクセス・メモリ・アレイを製造する方法 - Google Patents

積重ねセル型ダイナミック・ランダム・アクセス・メモリ・アレイを製造する方法

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Description

【発明の詳細な説明】
【０００１】
【産業上の利用分野】本発明は半導体製造技術に関し、
より詳細には、積重ねセル型ダイナミック・ランダム・
アクセス・メモリにおける埋め込み接触部の創生に必要
なワード線間隔を最小にする技術に関する。
【０００２】
【従来の技術】ダイナミック・ランダム・アクセス・メ
モリ（ＤＲＡＭ）のメモリ・セルは２つの主要部品、即
ち電界効果トランジスタとコンデンサ、からなる。通常
のプレーナコンデンサを用いているＤＲＡＭセルにおい
ては電界効果トランジスタ（ＦＥＴ）よりプレーナコン
デンサにはるかに多くのチップ表面積が当てられる。ワ
ード線（Word lines）は一般にポリシリコン−１層から
エッチングされる。シリコン基板のドープド領域は下部
（記憶ノード）コンデンサプレートとして機能し、一
方、ポリシリコン−２は一般に上部コンデンサプレート
（セルプレート）として機能する。プレーナコンデンサ
は１ＭビットレベルまでのＤＲＡＭチップに使用するの
に適していることがわかっているが、さらに進んだ世代
のＤＲＡＭには使用できないと考えられている。メモリ
チップのコンポーネント密度が増すにつれて、セルのコ
ンデンサ寸法の収縮は多くの問題を生じた。第一に、正
常バックグラウンド放射線のα粒子成分は下部コンデン
サプレートとして機能するシリコン基材に正孔−電子の
対を発生することがある。この現象は影響を受けたセル
コンデンサに蓄積された電荷を急速に散逸させ、その結
果、「ソフト」エラーを生じることになる。第二に、セ
ンス増幅器の識別信号が減少する。これによりノイズ感
度が悪化し、適切な信号選択性を有するセンス増幅器の
設計が困難となる。第三に、セルのコンデンサ寸法が縮
少されるにつれて、セルの回復時間を一般に短縮しなけ
ればならないので回復のために一層頻繁な中断が必要と
なる。従って、ＤＲＡＭ設計者にとっては、製品収率を
低下させないで又は生産工程中のマスキングとたい積の
工程数を著しく増すような方法に頼らないで、セル寸法
が収縮したときにセルのキャパシタンスを増大させる又
は少なくとも維持することは困難な目標である。
【０００３】４ＭビットＤＲＡＭのすべての製造者は非
プレーナコンデンサに基づくセル構造を利用している。
２種の基本的な非プレーナコンデンサ構造が現在使用さ
れている。即ち、溝型コンデンサと積重ねコンデンサで
ある。いずれの型の非プレーナコンデンサもプレーナコ
ンデンサに比べて製造にかなり多くのマスキング、たい
積及びエッチングの工程数を典型的に必要とする。
【０００４】溝型コンデンサの場合、電荷はプレーナコ
ンデンサにおける水平方向に対して主として垂直方向に
蓄積される。溝型コンデンサは基板にエッチングされる
溝に加工されるので、典型的な溝型コンデンサはプレー
ナコンデンサと同様にソフトエラーを起しやすい。その
上、溝型構造に固有の他のいくつかの問題がある。１つ
の問題は隣接する溝間の寄生トランジスタ効果により生
じる溝から溝への電荷漏洩である。いまひとつの問題は
製造工程中における溝の完全浄化の困難なことであり、
溝を完全に浄化しないと一般に欠陥セルが得られる。
【０００５】他方、積重ねコンデンサは溝型コンデンサ
に比べて信頼性が高く、製造が容易であることがわかっ
ている。典型的な積重ねコンデンサの下部プレート及び
上部プレートのいずれも個々のポリシリコン層から形成
されているので、積重ねコンデンサはプレーナ又は溝型
コンデンサに比べて、一般にソフトエラーはずっと少な
い。ワード線とディジット線の両方を容量層の下方に配
置しかつ下部層を埋め込み接触方式で基板と接触させる
ことにより、一部製造者はコンデンサの垂直方向部分が
全電荷蓄積容量に有意に寄与するようにした積重ねコン
デンサ構造を創り出した。積重ねコンデンサは一般にセ
ルの全面積（セルのアクセスＦＥＴを含む）だけではな
く、隣接するフィールド酸化物領域をもカバーするの
で、キャパシタンスはプレーナ型セルから得られるもの
より相当大きくなっている。
【０００６】積重ねセルＤＲＡＭメモリに伴う、性能を
劣化する設計上の問題が少なくとも４つ存在する。これ
らは本明細書に開示された新規なＤＲＡＭ製造方法を実
施することにより改善することができる。第一の問題は
低速度デバイスを与える過剰なビット線抵抗である。第
二の問題はビット線のセンス増幅器信号を減少させる過
剰なビット線キャパシタンスである。第三の問題は不必
要な溝が基板に形成されないようにビット線マスクとビ
ット線接触マスクとの間にマスクの整列許容範囲内で十
分なオーバーラップを与える必要性のためにセル幅が最
適値を超過することである。第四の問題はビット線の上
面のみならず縁部も絶縁する必要上、記憶ノード埋め込
み接触領域にスペーサーがたい積されることである。
【０００７】通常の積重ねセルＤＲＡＭメモリにあって
はその垂直形態の結果として過剰なビット線抵抗が生じ
る。典型的には、埋め込みビットは化学蒸着（ＣＶＤ）
によりたい積されたコンホーマル（形状に沿った）ポリ
シリコン層から形成される。この層は次いでケイ化物化
され、パターン化される。ビット線電流の大部分を運ぶ
ケイ化物層は形態に従う（即ち、現存するワード線を上
りそして下る）ので、垂直ビット線部分上のケイ化物化
の低品位と非プレーナ性のために生じるビット線長の増
加とのためにこのような非プレーナビット線の抵抗は
（プレーナ型の場合と比較して）増大する。
【０００８】過剰なビット線キャパシタンスはビット線
付近からこの線が横切る各ワード線まで生じる。キャパ
シタンスは垂直ビット線部分の近傍部分によってワード
線縁部に加えられる。この容量成分はプレーナビット線
の場合には大部分が除去され得る。
【０００９】不必要な溝が基板に形成されないようにビ
ット線マスクとビット線接触マスクとの間にマスクの整
列許容範囲内で十分なオーバーラップを与える必要性か
ら生じる最適値超過セル幅の問題はビット線層のある部
分を基板レベルまでエッチングする必要がなければ除去
される。
【００１０】積重ねセルＤＲＡＭメモリの記憶ノード埋
め込み接触領域にスペーサーをたい積するのは、ビット
線と記憶ノードプレートの両方の接触のために、あるワ
ード線対間で基板と接触させる必要があるためである。
埋め込み型のケイ化物化ポリシリコンビット線を使用す
ると、積重ねセルＤＲＡＭメモリにおける表面たい積金
属を有するビット線に本来必要とされる深部ビット線通
路に関連すると思われる工程上の問題は減少されるが、
埋め込みビット線は典型的には完成セルのコンデンサプ
レートに隣接する。従って、各ビット線の頂部と側部を
絶縁材料で被覆することが不可欠である。一般にビット
線の作製は、ビット線用ポリ層のたい積、ビット線用ポ
リ層のスライシング・スライスされたポリ層の頂部への
第一酸化物層のたい積及び得られたサンドイッチ体のパ
ターン化によるビット線の形成の工程順序に従って行わ
れる。次いで第二酸化物層がブランケット状にたい積さ
れ、異方性エッチングによりビット線の側部にスペーサ
ーが創生される。あいにく、ビット線側部にスペーサー
を形成するのに使われる酸化物層は記憶ノードが基板と
接触接合するワード線間スペースを埋めてしまう。通常
の工程順序の場合、ビット線側部のスペーサーの必要
上、記憶ノードプレートが接触するワード線間隔を酸化
物スペーサー材料の余分なたい積に適合するように十分
大きくすることが要求される。
【００１１】ビット線のパターンを形成するためのポリ
シリコン層をケイ化物化の前に平坦化することによって
日立製作所は６４ＭビットＤＲＡＭ用の低抵抗ビット線
配線を達成した。この方法は１９９０年にＩＥＥＥ主催
のＶＬＳＬ技術シンポジウムで発表された「６４ＭＢ
ＤＲＡＭのための１．２８μｍ2 ビット線シールドメモ
リセル技術」と題する論文に説明されている。日立法
は、ＣＶＤにより厚いポリシリコン−２層をたい積し、
次いでこのポリ−２層をもどしエッチング工程で平坦化
し、抵抗を下げるためにスライスし、最後にビット線と
してパターン化する各工程を含む。しかし、この日立法
は過剰なビット線キャパシタンス、最適値超過セル幅及
び記憶ノード埋め込み接触領域におけるスペーサーたい
積に関する諸問題に向けられていない。
【００１２】
【発明が解決しようとする課題】従って本発明の課題は
最小限の追加工程で前記４つの問題のすべてを改善する
ＤＲＡＭ製造方法を提供することである。
【００１３】
【課題を解決するための手段】本発明は、ケイ化物層お
よびポリシリコン層を覆う誘電体層からパターン化され
た一連の平行ワード線を有し、この平行ワード線には一
連の平行ビット線が交差状に重なるようにしてなるマル
チメガビットＤＲＡＭメモリを製造する方法を構成す
る。ワード線の間隙は、埋め込み接触領域では使い捨て
である誘電体層で埋められる。非埋め込み接触領域で
は、誘電体層はビット線のキャパシタンスを下げるため
に本来の場所に残される。本発明の方法は、ワード線側
面のスペーサーを創生するタイプ−１絶縁材料（例、二
酸化シリコン）の第一層に異方性エッチングを行う工程
に続いて始まる以下の順序の工程を含む。即ち、タイプ
−１絶縁材料に関して高度にエッチング選択性を有する
タイプ−２絶縁材料（例、窒化シリコン）をワード線の
間隙を完全に充填するのに十分な厚さにＣＶＤ法でたい
積する；間隙充填層を平坦化する；ビット線が接触する
ワード線間隙にある間隙充填絶縁材料を除去する；前の
Ｉ工程で形成されたビット線接触路のベースにあるタイ
プ−１絶縁材料の異方性除去を行う；ビット線接触路を
完全に埋めるのに十分な厚さにビット線用ポリシリコン
層をＣＶＤ法でたい積する；ビット線用ポリシリコン層
をケイ化物化する；タイプ−１絶縁材料の第二層をたい
積する；タイプ−１絶縁材料で被覆したビット線用ケイ
化物層をパターン化してビット線を形成する；タイプ−
１絶縁材料の第三層をたい積する；ビット線側面スペー
サーを形成するためにタイプ−１絶縁材料の第三層に異
方性エッチングを行う；記憶ノードプレート接触領域に
ある間隙充填絶縁材料を除去する；記憶ノード用ポリシ
リコン層をたい積する；そして、記憶ノード用ポリ層を
パターン化する。
【００１４】以下に図面を参照して本発明の好適態様を
説明する。図１には単結晶シリコン基板１１上に加工さ
れた通常の完成積重ねセルＤＲＡＭメモリ・アレイが、
簡略化された概要配線フォーマットで示されている。こ
のアレイは、タングステンチタン又は同様の耐火金属で
ケイ化物化された一連の平行ポリシリコンワード線１２
であって、ワード線頂部が第一誘電体キャッピング層
（図示せず）で絶縁され、ワード線側部が第一組の誘電
体スペーサー１３で絶縁されてなるワード線１２；一連
のビット線１４であって、各ビット線はメモリ・アレイ
内を通る間に多数の高度ドープド基板領域、即ち、「活
性域」と接触（ビット線−基板の接触領域は「Ｘ」で示
されている）してなるビット線１４；及び多数の記憶ノ
ードコンデンサプレート（斜めのハッチングで示した長
方形の領域）１５からなる。各活性域（破線で結んだ角
Ｓ字形領域）１６は１対のセルによって共有されてい
る。各記憶ノードプレート１５はその関連した活性域
と、「Ｘ」でマークした正方形で表わされている記憶ノ
ード接合領域１７で接触している。各ビット線は第二組
の絶縁体側面スペーサー１８と第二誘電体キャッピング
層（図示せず）によって絶縁されている。活性域１６は
フィールド酸化物領域（図示せず）によって分離されて
いる。図１の平面図にメモリ・アレイの必須な物理的要
素をすべて示すことは不可能であるが、これらの要素の
多くは以下の各断面図から容易に明らかである。
【００１５】図２には、図１のＤＲＡＭメモリ・アレイ
をＡ−Ａ線で切断した部分の断面図が一製造段階におい
て示されている。この製造段階では活性域１６と完全に
引っ込んだフィールド酸化物領域２１が創生されてお
り、ポリシリコン−１層２２、ケイ化物層２３及び第一
キャッピッグ酸化物層２４からなる３層サンドイッチ体
からワード線１２がパターン形成されている。活性域１
６は、リン打ち込みにより創生された低度ドープド接合
領域２５と、第一のスペーサー用二酸化シリコン層をた
い積し、異方性エッチングを行って得られたワード線側
面スペーサー２７の創生に続いてヒ素打ち込みによって
創生された高度ドープド接合領域２６とからなる。さら
に、基板分離層２８がコンホーマル（形状に沿って）た
い積されている。
【００１６】図３には、窒化シリコン層３１を化学蒸着
（ＣＶＤ）によりたい積した後の工程中のメモリ・アレ
イが示されていて、窒化シリコン層３１はワード線間隙
３２を完全に埋めるのに十分な厚さを有する。
【００１７】図４には、ホトレジスト４１の被覆が行わ
れた工程中のメモリ・アレイが示されている。
【００１８】図５では、工程中のメモリ・アレイに平坦
化エッチングが行われていて、ワード線１６間には窒化
シリコン充填材層５１が残されている。ここで、メモリ
・アレイの平坦化は、単に平坦化エッチングを利用す
る、又は平坦化表面を創生するためにメモリ・アレイ上
にホトレジストをスピナーで塗布した後にメモリ・アレ
イを所望レベルまでプラズマエッチングを行う。又はメ
モリ・アレイを機械的手段で平坦化するといった多くの
公知技術のいずれによっても行うことができる。
【００１９】図６では、工程中のメモリ・アレイはビッ
ト線接触ホトマスク６１でマスキングされていて、ビッ
ト線接触ホトマスク６１によって露出されている窒化物
充填材層５１の部分を除去するために酸化物より窒化物
に対して選択性のあるプラズマエッチングにかけられて
いる。現在、文献には１５：１という大きな選択性が報
告されている。活性域１６から基板分離層２８の一部を
除去するためにさらにプラズマエッチングが利用され
る。
【００２０】図７は一対のワード線間をワード線に平行
に切断した工程中のメモリ・アレイの別の断面図であ
る。この図では基板分離層２８，窒化物充填材層５１及
びビット線接触ホトマスク６１が見える。
【００２１】図８では、工程中メモリ・アレイにポリシ
リコン−２層７１のＣＶＤによるたい積、ポリ−２層７
１の頂部への金属ケイ化物７２のたい積及びケイ化物層
７２の頂部への二酸化シリコンのビット線キャッピング
層７３のたい積が行われている。図８の断面図に鉛直方
向の断面図である図９は別の見方からビット線接触領域
を示している。
【００２２】図１０では、ビット線ホトマスク８１によ
るビット線パターン化及び個々のビット線を創生するエ
ッチングによってはＡ−Ａ破線によるメモリ・アレイの
断面構造は図８の断面構造と変っていない。
【００２３】図１１では、ビット線エッチングの効果が
この断面図からよくわかる。３つの個々のビット線ホト
マスクブロック８１が、酸化物被覆のケイ化物化された
ビット線８２の各々と同様に見ることができる。
【００２４】図１２では、工程中のメモリ・アレイに二
酸化シリコンのビット線スペーサー用層９１がたい積さ
れている。図１３，１４，１５はそれぞれ破線Ｂ−Ｂ，
Ｃ−Ｃ，Ｄ−Ｄについての同じ時点での断面図である。
【００２５】図１６では、工程中のメモリ・アレイはビ
ット線スペーサー用層９１に異方性エッチングが行われ
ていて、ビット線側面スペーサー１０１（図示せず）が
創生されている。ビット線側面スペーサー１０１は図１
７で見られる。
【００２６】図１８では、工程中のメモリ・アレイは記
憶ノード接触ホトマスク１１１でマスキングされてい
る。このマスキング工程の次に、メモリ・アレイには二
酸化シリコンより窒化シリコンに選択性のあるプラズマ
エッチングが行われる。記憶ノード接触領域内の基板分
離層２８部分は酸化物に選択性のある異方性プラズマエ
ッチングにより除去される。図１９は工程のこの段階の
別の図を示している。
【００２７】図２０では、記憶ノード接触ホトマスク１
１１が工程中のメモリ・アレイから剥離され、個々の記
憶ノードプレートにパターン化されるポリシリコン−３
層１２１がたい積されている。図２１は工程中のメモリ
・アレイの同じ時点での別の断面図を示す。
【００２８】図２２では、ポリシリコン−３層１２１は
記憶ノードホトマスク１３１でパターン化され、エッチ
ングされて個々の記憶ノードコンデンサプレート１３２
を形成している。図２３はメモリ・アレイの同じ時点で
の別の断面図を示している。
【００２９】図２４では、記憶ノード用ホトマスク１３
１が工程中のアレイから剥離され、窒化シリコンのセル
誘電体層１４１がメモリ・アレイ表面にたい積され、セ
ルプレートを形成するためのポリシリコン４層１４２が
誘電体層１４１の頂部にたい積されている。図２５，２
６，２７は工程中のメモリ・アレイの同じ時点での断面
図である。
【００３０】ここからは従来公知の加工技術を用いてメ
モリ・アレイを完成することができる。この明細書では
本発明の方法の一実施態様のみが開示されているが、特
許請求の範囲に記載した本発明の範囲と精神を逸脱する
ことなく変化と変更を行うことができることは当業者に
とって明白なことである。例えば、セルの誘電体材料と
しては二酸化シリコンより窒化シリコンの方がすぐれて
いると思われるが、ワード線間の窒化シリコン充填材ス
トリップを二酸化シリコン充填材層で置き換えることが
できる。そのような場合、ワード線及びビット線の各キ
ャッピング層、ワード線及びビット線の各側面スペーサ
ーなどといった二酸化シリコン構造体はすべて窒化シリ
コンに置き換えられるであろう。
【図面の簡単な説明】
【図１】本発明を具体化した完成された積重ねセルＤＲ
ＡＭメモリ・アレイの部分切取平面レイアウトである。
図２〜２７において、メモリ・アレイは製造工程のさま
ざまな段階における断面図フォーマットで示されてい
る。どの段階においても、４種の断面図のうちの１種又
は２種以上が図示されている。図番の次の各文字（例、
図７）は、図面が一対のこれらの文字（例、Ｂ−Ｂ）で
表わされる破線についての断面図であることを示してい
る。
【図２】図１のＤＲＡＭメモリ・アレイの一部をその一
製造段階において示す断面図であり、この製造段階では
既に活性域と完全に引っ込んだフィールド酸化物領域が
創生され、ポリシリコン−１層からワード線のパターン
が形成され、リン打ち込みにより低度ドープド接合領域
が創生され、たい積の二酸化シリコン層に異方性エッチ
ングを行うことによってワード線側面にスペーサーが創
生され、ヒ素の打ち込みによって高度ドープド接合領域
が創生され、そして基板分離層がたい積により形成され
ている。
【図３】図２からさらに加工された工程中のＤＲＡＭメ
モリ・アレイの一部の断面図で、ワード線間隙を完全に
埋める窒化シリコンのＣＶＤたい積を含んでいる。
【図４】図３においてホトレジストでブランケット状被
覆を行った後の工程中のＤＲＡＭメモリ・アレイ部分の
断面図である。
【図５】図４においてワード線間に窒化シリコン充填材
を残す平坦化エッチングを行った後の工程中のＤＲＡＭ
メモリ・アレイの一部の断面図である。
【図６】図５においてビット線接触ホトレジストをマス
キングし、エッチングを行った後の工程中のＤＲＡＭメ
モリ・アレイの一部の断面図である。
【図７】図６と同じ時点における工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図８】図６においてポリシリコン−２層をＣＶＤたい
積し、ポリシリコン−２層をケイ化物化し、二酸化シリ
コンのビット線キャッピング層をたい積した後の工程中
のＤＲＡＭメモリ・アレイの一部の断面図である。
【図９】図８と同じ時点での工程中のＤＲＡＭメモリ・
アレイの別の断面図である。
【図１０】図８においてホトレジストでビット線のパタ
ーンを形成し、エッチングを行った後の工程中のＤＲＡ
Ｍメモリ・アレイの一部の断面図である。
【図１１】図１０と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図１２】図１０においてビット線スペーサー層をたい
積した後の工程中のＤＲＡＭメモリ・アレイ部分の断面
図である。
【図１３】図１２と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図１４】図１２と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図１５】図１２と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図１６】図１２においてビット線スペーサー層に異方
性エッチングを行った後の工程中のＤＲＡＭメモリ・ア
レイの一部の断面図である。
【図１７】図１６と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図１８】図１６においてホトレジストでビットのパタ
ーンを形成し、エッチングを行った後の工程中のＤＲＡ
Ｍメモリ・アレイ部分の断面図である。
【図１９】図１８と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図２０】図１８においてホトレジストを剥離し、記憶
ノード用ポリシリコン−３層をたい積した後の工程中の
ＤＲＡＭメモリ・アレイの一部の断面図である。
【図２１】図２０と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図２２】図２０においてホトレジストでポリシリコン
−３層にパターンを形成し、ポリシリコン−３層をエッ
チングした後の工程中のＤＲＡＭメモリ・アレイの一部
の断面図である。
【図２３】図２２と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図２４】図２２と図２３にその一部が示されている工
程中のＤＲＡＭメモリ・アレイにおいて、ホトレジスト
が剥離され、セル用誘電体がたい積され、セルプレート
用ポリシリコン−４層がたい積された工程中のＤＲＡＭ
メモリ・アレイの断面図である。
【図２５】図２４と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図２６】図２４と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【図２７】図２４と同じ時点での工程中のＤＲＡＭメモ
リ・アレイの別の断面図である。
【符号の説明】
１１ 単結晶シリコン基板 １２ ポリシリコンワード線 １３ 誘電体スペーサー １４ ビット線 １５ 記憶ノードプレート １６ 活性域 ２１ フィールド酸化物領域 ２２ 第一ポリシリコン層 ２４ 誘電体のワード線被覆 ２７ 二酸化シリコンのワード線側面スペーサー ２８ 二酸化シリコンの基板分離層 ３１ 窒化シリコン層 ５１ 窒化シリコン充填材層 ６１ ホトレジスト ６２ ビット線接触領域 ７１ 第二ポリシリコン層 ７３ 二酸化シリコンのビット線被覆層 ８１ ホトレジスト ８２ ビット線 ９１ ビット線スペーサー層 １０１ ビット側面のスペーサー １１１ ホトレジスト １１２ 記憶ノード接触領域 １２１ 記憶ノード用第三ポリシリコン層 １３１ ホトレジスト １３２ 記憶ノードプレート １４１ セル誘電体層 １４２ セルプレート用第四ポリシリコン層
───────────────────────────────────────────────────── フロントページの続き (56)参考文献 特開 平１−243573（ＪＰ，Ａ) 特開 平３−183162（ＪＰ，Ａ) 特開 平５−90533（ＪＰ，Ａ) 特開 平３−16171（ＪＰ，Ａ) (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/3205 H01L 21/768 H01L 21/8242

Claims (12)

    (57)【特許請求の範囲】
  1. 【請求項１】 半導体ウェハ上に、ケイ化物層（２３）
    および第一ポリシリコン層（２２）を覆う二酸化シリコ
    ン層からパターン化された一連の平行ワード線（１２）
    を有する積重ねセル型ダイナミック・ランダム・アクセ
    ス・メモリ・アレイを製造する方法であって、前記ワー
    ド線（１２）には一連の平行ビット線（８２）が交差状
    に重なり、前記方法は、フィールド酸化物領域（２
    １）、活性域（１６）、ワード線（１２）、二酸化シリ
    コンのワード線側面スペーサー（２７）、および二酸化
    シリコンの基板分離層（２８）を備えた製造途中のメモ
    リ・アレイを用いる方法において、下記順序の工程を含
    むことを特徴とする前記方法。 ａ）ワード線の間隙を完全に充填する窒化シリコン層
    （３１）をたい積する。 ｂ）二酸化シリコン層を覆う誘電体のワード線および隣
    接するワード線間の窒化シリコン充填材層（５１）が露
    出するようにウェハを平坦化する。 ｃ）ワード線（１２）間のビット線接触領域（６２）が
    露出するように前記メモリ・アレイをホトレジスト（６
    １）でマスキングする。 ｄ）ビット線接触領域（６２）内の窒化シリコン充填材
    層（５１）が除去されるように前記メモリ・アレイに異
    方性エッチングを行う。 ｅ）窒化シリコンの基板分離層（２８）のうち、ビット
    線接触領域（６２）内の窒化シリコン充填材層（５１）
    の除去により露出した部分を除去するように前記メモリ
    ・アレイに異方性エッチングを行う。 ｆ）工程ｃ）で塗布したホトレジスト（６１）を剥離す
    る。 ｇ）第二ポリシリコン層（７１）のたい積を行う。 ｈ）二酸化シリコンのビット線被覆層（７３）をたい積
    する。 ｉ）ビット線（８２）を画定するために第二ポリシリコ
    ン層（７１）を覆う二酸化シリコンをホトレジスト（８
    １）で被覆する。 ｊ）第二ポリシリコン層を覆う二酸化シリコン被覆に異
    方性エッチングを行ってビット線（８２）を創生する。 ｋ）二酸化シリコンのビット線スペーサー層（９１）を
    たい積する。 ｌ）ビット線スペーサー層（９１）に異方性エッチング
    を行ってビット線側面にスペーサー（１０１）を創生す
    る。 ｍ）ワード線（１２）間の記憶ノード接触領域（１１
    ２）が露出するように前記メモリ・アレイをホトレジス
    ト（１１１）でマスキングする。 ｎ）記憶ノード接触領域（１１２）内の窒化シリコンが
    除去されるように前記メモリ・アレイに異方性エッチン
    グを行う。 ｏ）工程ｍ）で前記メモリ・アレイに塗布したホトレジ
    スト（１１１）を剥離する。 ｐ）記憶ノード用第三ポリシリコン層（１２１）をたい
    積する。 ｑ）前記メモリ・アレイ内に個々の記憶ノードプレート
    を画定するように第三ポリシリコン層（１２１）をホト
    レジスト（１３１）でマスキングする。 ｒ）第三ポリシリコン層（１２１）をエッチングして記
    憶ノードプレート（１３２）を創生する。 ｓ）工程ｑ）で塗布したホトレジスト（１３１）を剥離
    する。 ｔ）セル誘電体層（１４１）をたい積する。及び ｕ）セルプレート用第四ポリシリコン層（１４２）をた
    い積する。
  2. 【請求項２】 化学蒸着法を用いて工程ａ）を行う請求
    項１記載の方法。
  3. 【請求項３】 工程ｂ）の平坦化を機械的手段により行
    う請求項１記載の方法。
  4. 【請求項４】 工程ｂ）の平坦化を、スピナーでホトレ
    ジストを塗布した後に所望レベルまでプラズマエッチン
    グすることにより行う請求項１記載の方法。
  5. 【請求項５】 半導体ウェハ上に、ケイ化物層および第
    一ポリシリコン層（２２）を覆う第一誘電体材料層から
    パターン化された一連の平行ワード線（１２）を有する
    積重ねセル型ダイナミック・ランダム・アクセス・メモ
    リ・アレイを製造する方法であって、前記ワード線（１
    ２）には一連の平行ビット線（８２）が交差状に重な
    り、前記方法は、フィールド酸化物領域（２１）、活性
    域（１６）、ワード線（１２）、二酸化シリコンのワー
    ド線側面スペーサー（２７）、および二酸化シリコンの
    基板分離層（２８）を備えた製造途中のメモリ・アレイ
    を用いる方法において、下記順序の工程を含むことを特
    徴とする前記方法。 ａ）隣接するワード線の間を充填しかつ前記第一誘電体
    材料層に関して選択的にエッチング可能な第二誘電体材
    料層をたい積する。 ｂ）誘電体のワード線被覆層（２４）および隣接するワ
    ード線間の第二誘電体材料層が露出するようにウェハを
    平坦化する。 ｃ）ワード線間のビット線接触領域（６２）が露出する
    ように前記メモリ・アレイをホトレジスト（６１）でマ
    スキングする。 ｄ）ビット線接触領域（６２）内の第二誘電体材料が除
    去されるように前記メモリ・アレイに異方性エッチング
    を行う。 ｅ）第一誘電体材料の基板分離層（２８）のうち、ビッ
    ト線接触領域（６２）内の第二誘電体材料層の除去によ
    り露出した部分を除去するように前記メモリ・アレイに
    異方性エッチングを行う。 ｆ）工程ｃ）で塗布したホトレジスト（６１）を剥離す
    る。 ｇ）第二ポリシリコン層（７１）のたい積を行う。 ｈ）第一誘電体材料のビット線被覆層（７３）をたい積
    する。 ｉ）ビット線（８２）を画定するために第二ポリシリコ
    ン層（７１）を覆う第一誘電体材料をホトレジスト（８
    １）でマスキングする。 ｊ）第二ポリシリコン層を覆う第一誘電体材料被覆に異
    方性エッチングを行ってビット線（８２）を創生する。 ｋ）第一誘電体材料のビット線スペーサー層（９１）を
    たい積する。 ｌ）ビット線スペーサー層（９１）に異方性エッチング
    を行ってビット線側面にスペーサー（１０１）を創生す
    る。 ｍ）ワード線（１２）間の記憶ノード接触領域（１１
    ２）が露出するように前記メモリ・アレイをホトレジス
    ト（１１１）でマスキングする。 ｎ）記憶ノード接触領域（１１２）内の第二誘電体材料
    が除去されるように前記メモリ・アレイに異方性エッチ
    ングを行う。 ｏ）工程ｍ）で前記メモリ・アレイに塗布したホトレジ
    スト（１１１）を剥離する。 ｐ）記憶ノード用第三ポリシリコン層（１２１）をたい
    積する。 ｑ）前記メモリ・アレイ内に個々の記憶ノードプレート
    （１３２）を画定するように第三ポリシリコン層（１２
    １）をホトレジスト（１３１）でマスキングする。 ｒ）第三ポリシリコン層（１２１）をエッチングして記
    憶ノードプレート（１３２）を創生する。 ｓ）工程ｑ）で塗布したホトレジスト（１３１）を剥離
    する。 ｔ）セル誘電体層（１４１）をたい積する。及び ｕ）セルプレート第四ポリシリコン層（１４２）をたい
    積する。
  6. 【請求項６】 化学蒸着法を用いて工程ａ）を行う請求
    項５記載の方法。
  7. 【請求項７】 工程ｂ）の平坦化を機械的手段により行
    う請求項５記載の方法。
  8. 【請求項８】 工程ｂ）の平坦化を、スピナーでホトレ
    ジストを塗布した後にこのホトレジストをプラズマエッ
    チングすることにより行う請求項５記載の方法。
  9. 【請求項９】 前記第一誘電体材料が二酸化シリコンで
    あり、前記第二誘電体材料が窒化シリコンである請求項
    ５記載の方法。
  10. 【請求項１０】 前記第一誘電体材料が窒化シリコンで
    あり、前記第二誘電体材料が二酸化シリコンである請求
    項５記載の方法。
  11. 【請求項１１】 半導体ウェハ上に、ケイ化物層および
    第一ポリシリコン層（２２）を覆う第一誘電体材料層か
    らパターン化された一連の平行ワード線（１２）を有す
    る積重ねセル型ダイナミック・ランダム・アクセス・メ
    モリ・アレイを製造する方法であって、前記ワード線
    （１２）には一連の平行ビット線（８２）が交差状に重
    なり、前記方法は、フィールド酸化物領域（２１）、活
    性域（１６）、ワード線（１２）、第一誘電体材料のワ
    ード線側面スペーサー（２７）及び第一誘電体材料の基
    板分離層（２８）を備えた製造途中のメモリ・アレイを
    用いる方法において、前記第一誘電体材料に関して選択
    的にエッチング可能な第二誘電体材料層で隣接するワー
    ド線の間隙を充填することを含むことを特徴とする前記
    方法。
  12. 【請求項１２】 半導体ウェハ上に、側面と上面が第一
    誘電体材料で被覆された一連の平行ワード線を有する積
    重ねセル型ダイナミック・ランダム・アクセス・メモリ
    ・アレイを製造する方法において、前記第一誘電体材料
    に関して選択的にエッチング可能な第二誘電体材料で隣
    接するワード線の間隙を充填する工程を含むことを特徴
    とする前記方法。
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