JPH10308498A - 半導体装置及びその製造方法 - Google Patents

半導体装置及びその製造方法

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JPH10308498A
JPH10308498A JP9117956A JP11795697A JPH10308498A JP H10308498 A JPH10308498 A JP H10308498A JP 9117956 A JP9117956 A JP 9117956A JP 11795697 A JP11795697 A JP 11795697A JP H10308498 A JPH10308498 A JP H10308498A
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opening
forming
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film
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Toshikazu Mizukoshi
俊和 水越
Ikuo Kurachi
郁生 倉知
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Oki Electric Industry Co Ltd
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Abstract

(57)【要約】 【課題】 ＤＲＡＭのメモリセルコンタクトの面積を大
きくすることができるＣｓキャパシタ及びその製造方法
を提供する。 【解決手段】 電極４上にＳｉ3Ｎ4膜５及びサイドウォ
ール６を有し、選択性エッチングにより層間膜７、１０
を貫いて開孔部１１が形成されている。Ｓｉ3Ｎ4膜５、
サイドウォール６はエッチングされずに残り、基板１が
露出した開孔部１１の面積は、その上部の開孔部１２の
面積より小さくなっている。

Description

【発明の詳細な説明】
【０００１】
【発明の属する技術分野】本発明は、半導体装置及びそ
の製造方法に関し、特にキャパシタの構造及びその製造
方法に特徴を有する半導体装置及びその製造方法に関す
る。
【０００２】
【従来の技術】ダイナミックＤＲＡＭは情報を記憶して
おくためにキャパシタを備えている。このキャパシタは
メモリ素子中にマトリックス状に配置されており、外部
から供給されたアドレス情報に基づいて所定位置のキャ
パシタが選択され、選択されたキャパシタには書き込み
制御系によって電荷に変換された情報が供給される。
【０００３】読み出し時には、アドレス情報に基づいて
所定位置のキャパシタが選択され、読み出し制御系によ
り予め充電されたビット線に、選択されたキャパシタの
電荷が読み出され、この電荷をセンスアンプで増幅して
外部に出力する。
【０００４】図２は、従来のＣＯＢ構造を持つＤＲＡＭ
におけるキャパシタの構造を示すＤＲＡＭメモリセルマ
スクパターンの一例である。ＡＣ領域ｙ１は同図中斜め
に形成されており、ビット線ｙ２はＸ方向に形成されて
おり、ワード線ｙ３はＹ方向に形成されている。以下、
主にＸ方向の構造及びその製造方法について図３、図
５、図７を用いて説明し、Ｙ方向は図４、図６、図８に
示す。
【０００５】図３は図２に示されているキャパシタの製
造工程の途中におけるＸ方向断面、図４は図２のＹ方向
断面を示している。Ｓｉ単結晶等の半導体からなる基板
上５１に、通常はＬＯＣＯＳ（Local Oxidation of Sil
icon：選択酸化）法によって形成される膜厚２０００〜
４０００Å程度のフィールド酸化膜５２と、膜厚５０〜
１５０Å程度のＭＯＳトランジスタ（Ｔｒ）のゲート酸
化膜５３とが形成される。
【０００６】ゲート酸化膜５３、フィールド酸化膜５２
が形成された後、これらの上にキャパシタを選択するた
めの信号等が供給される複数の電極５４が形成され、こ
れらの電極５４の両側に絶縁性の酸化膜５５が形成され
る。電極５４はポリシリコンあるいはポリサイドからな
り１０００〜２０００Å程度の厚さに形成され、通常の
ホトリソグラフィー、エッチングによってＹ方向にパタ
ーニングされる。
【０００７】電極５４、酸化膜５５が形成された後、こ
れらの上にＣＶＤ法（Chemical Vapor Deposition ：気
相成長法）によってＢＰＳＧ（Boron-doped Phospho-Si
licate Glass：ホウ素−リンケイ酸ガラス）膜５６が形
成される。このＢＰＳＧ膜５６にはＢＰＳＧ膜５６、ゲ
ート酸化膜５３を貫いて基板５１が露出した開孔部５７
が設けられ、開孔部５７から露出した基板５１に接続さ
れた電極５８が形成される。電極５８はポリシリコンお
よびポリサイドからなり、通常のホトリソグラフィー、
エッチングによってＸ方向にパターニングされて形成さ
れる。
【０００８】この後、図５に示すように、通常のホトリ
ソグラフィーによってレジストパターン６０を形成し、
エッチングによって開孔部６１を得る（Ｙ方向断面は図
６に示されている。）。次に図７に示すように、キャパ
シタの一方のプレートとなる電極層として５０００〜１
００００Å程度の厚さのポリシリコン層６２が形成され
る。この後、キャパシタの誘電体層となるＳｉ3Ｎ 膜６
３を電極層６２の表面に３０〜１００Å程度の厚さに形
成し、この層の上にキャパシタの他方のプレートとなる
ポリシリコン層６４を１０００〜２０００Å程度に形成
する。これにより、キャパシタが完成する。このキャパ
シタのＹ方向の断面は図８に示されている。
【０００９】
【発明が解決しようとする課題】しかしながら、上述の
構成では、素子を縮小化する際に、ＤＲＡＭのメモリセ
ルコンタクト６１の面積を大きくできないため、キャパ
シタ面積を大きくとるための工程数の増加という問題点
があった。また、メモリセルコンタクトのホトリソグラ
フィーの開孔マージンが小さいという問題点があった。
【００１０】本発明は、上述のような問題点に鑑みてな
されたものであり、ＤＲＡＭのメモリセルコンタクトの
面積を大きくすることができる半導体装置及びその製造
方法を提供することを目的とする。
【００１１】また、本発明は、メモリセルコンタクトの
ホトリソグラフィーの開孔マージンを大きくすることが
できる半導体装置及びその製造方法を提供することを目
的とする。
【００１２】
【課題を解決するための手段】本発明に係る半導体装置
は、半導体基板と、半導体基板上に形成され、第１の方
向に延在するゲート電極と、ゲート電極上及びゲート電
極側壁に形成され、絶縁性を有する第１の保護層と、第
１の保護層を含む半導体基板上に形成され、第１の保護
層及び半導体基板に至る開口部を有し、エッチングの
際、第１の保護層に対して選択性を有する層間絶縁層
と、開口部内に形成されたキャパシタとを有する。
【００１３】第１の保護層は例えば窒化物層としてもよ
く、層間絶縁層は例えば酸化物層としてもよい。
【００１４】また、キャパシタを、半導体基板に接続さ
れ、かつ表面に凹凸を有する第１の導電層と、第１の導
電層上に形成されたキャパシタ絶縁膜と、キャパシタ絶
縁膜上に形成された第２の導電層とから構成してもよ
い。
【００１５】あるいは、層間絶縁層を、第１の絶縁層
と、第１の絶縁層上に形成された第２の絶縁層とから構
成し、第１の絶縁層と、第２の絶縁層との間に形成さ
れ、第１の方向に対して実質的に直交する方向に延在す
るビット線と、ビット線上及びビット線側壁に形成さ
れ、エッチングの際、層間絶縁層に対して選択性を有
し、かつ絶縁性を有する第２の保護層とを有し、開口部
が前記第２の保護層に至る構成としてもよい。
【００１６】本発明に係る半導体装置の製造方法は、本
発明に係る半導体装置を製造するために用いられる。
【００１７】この製造方法は、半導体基板上にゲート絶
縁膜及び第１の方向に延在するゲート電極を形成する工
程と、ゲート電極上部及び側壁に絶縁性を有する保護層
を形成する工程と、保護層を含む半導体基板上に層間絶
縁層を形成する工程と、選択的に層間絶縁層をエッチン
グすることにより、保護層及び半導体基板に達する開口
部を形成する工程と、開口部内にキャパシタを形成する
工程とを有する。
【００１８】
【発明の実施の形態】
（第１の実施形態）図１、図９及び図１０は本発明の第
１の実施形態に係るＤＲＡＭのキャパシタの構造を示す
図である。図１はＤＲＡＭの上面図であり、図９、図１
０はそれぞれＸ−Ｘ断面、Ｙ−Ｙ断面を模式的に示した
図である。
【００１９】基板（半導体基板）１には、素子間の分離
を行うためのフィールド酸化膜２と、ＭＯＳ（Metal Ox
ide Semiconductor）トランジスタ（Ｔｒ）のゲートに
相当するゲート酸化膜３とが形成されている。このゲー
ト酸化膜３上には、電極（ゲート電極）４が形成されて
おり、この電極４上にはＳｉ3Ｎ4膜（保護層）５が設け
られている。また、電極４の側面からＳｉ3Ｎ4膜５の側
面にかけてサイドウォール６が設けられている。
【００２０】また、上述のフィールド酸化膜２、Ｓｉ3
Ｎ4膜５、サイドウォール６等の上には、これらの層を
これらの上に形成される層から分離するための層間膜
（層間絶縁層）７が形成されている。この層間膜７に
は、ビット線コンタクトのために基板１が露出した開孔
部８が設けられている。さらに、この開孔部８から露出
した基板１に接続される電極９と、電極９をこの上に形
成される層から分離するための層間膜（層間絶縁層）１
０とが形成されている。なお、開孔部８、電極９は、図
１、図９に示されているように、図１のＸ−Ｘ断面上に
はない。
【００２１】そして、層間膜１０、７等を貫いて開孔部
（開口部）１２が形成されている。この開孔部１２の底
部には、保護層５、６によって覆われていない部分の基
板１が露出した開孔部１１が形成されている。この開孔
部１２内には、保持するデータに応じた電荷を蓄積する
ためのキャパシタが形成されている。
【００２２】このキャパシタは、開孔部１１から層間膜
１０の開孔部１２周囲にかけての表面に形成され、開孔
部１１から露出した基板１に接続された電極（第１の導
電層）１３と、この電極１３の表面に形成されたキャパ
シタ絶縁膜１４と、さらにこの上に形成された電極（第
２の導電層）１５とからなる。すなわち、開孔部１１は
基板１と電極１３を接続するためのメモリセルコンタク
トとなっている。
【００２３】基板１は、シリコン（Ｓｉ）の単結晶から
なる。フィールド酸化膜２は、通常ＬＯＣＯＳ（Local
Oxidation of Silicon：選択酸化）法により形成され、
２０００〜４０００Å程度の膜厚を有する。ゲート酸化
膜３は５０〜１５０Å程度の膜厚を有する。電極４はポ
リシリコンもしくはポリサイドからなり、１０００〜３
０００Å程度の厚さを有している。サイドウォール６は
Ｓｉ3Ｎ4膜５と同様にＳｉ3Ｎ4からなり、これらのサイ
ドウォール（Ｓｉ3Ｎ4膜）６、Ｓｉ3Ｎ4膜５により電極
４が１０００〜３０００Å程度の厚さで覆われている。
層間膜７はＢＰＳＧ（Boron-doped Phospho-Silicate G
lass：ホウ素−リンケイ酸ガラス、ホウ素、燐酸を添加
した酸化膜）からなり、３０００〜５０００Å程度の厚
さを有している。電極９は電極４と同様にポリシリコン
もしくはポリサイドからなり、１０００〜２０００Å程
度の幅を有している。
【００２４】層間膜１０は、層間膜７と同様にＢＰＳＧ
からなり３０００〜５０００Å程度の厚さを有してい
る。電極１３は、ポリシリコン等からなり、開孔部１２
の幅の１／２未満の膜厚である。開孔部１１は、Ｓｉ3
Ｎ4膜５、６に対し、ＢＰＳＧ層間膜７、１０を選択的
にエッチングする高選択比エッチングによって形成され
ている。このため、開孔部１１の底部にはＳｉ3Ｎ4膜
５、６が残っており、開孔部１１の開孔面積は、開孔部
１２の上部の開孔面積より小さくなっている。このよう
に保護層（Ｓｉ3Ｎ4膜５、６）を設け、保護層によって
覆われていない部分のみを開孔する方法をセルフアライ
ンという。
【００２５】上述のように、第１の実施形態によれば、
メモリセルコンタクト部の形成にセルフアラインを用い
ることにより、メモリセルコンタクト部の底面（開孔部
１１）の開孔面積を小さく保ったままメモリセルコンタ
クト部（開孔部１２）の開孔面積を大きくすることがで
きる。このため、ゲート電極上にメモリセルコンタクト
を形成することができ、これによってコンタクト部（開
孔部１２）の側壁をキャパシタ表面積として用いること
ができる。従って、従来に比して単位チップ面積当たり
のキャパシタの表面積を増加させることができる。これ
により、キャパシタの容量を保ったままチップ上の占有
面積を減少させることができる。
【００２６】また、開孔部１２の開孔面積を大きくとる
ことができるので、メモリセルコンタクト部を開孔する
際のフォトリソグラフィーにおいて、パターンの転写に
よるレジスト層の開孔時のマージンを大きくすることが
できる。
【００２７】（第２の実施形態）本発明の第２の実施形
態は、上述の図１、図９及び図１０に示す構成のＤＲＡ
Ｍを製造するための製造方法である。図１１〜図２２は
この製造方法における各工程を示している。
【００２８】この製造方法では、まず、Ｓｉ単結晶半導
体基板１上に膜厚２０００〜４０００Å程度のフィール
ド酸化膜２を形成する。この工程には、一般的にはＬＯ
ＣＯＳ法が用いられる。この後、図１１に示すようにＭ
ＯＳ−Ｔｒのゲート酸化膜３を膜厚５０〜１５０Å程度
に形成する。
【００２９】次に、ＣＶＤ法（Chemical Vapor Deposit
ion ：気相成長法）により、フィールド酸化膜２、ゲー
ト酸化膜３上に後に電極４となる厚さ１０００〜３００
０Å程度のポリシリコン又はポリサイドの層ｘ１を形成
し、図１２に示すように、この層ｘ１の上に、後にＳｉ
3Ｎ4膜５となる１０００〜３０００Å程度のＳｉ3Ｎ4層
ｘ２を形成する。
【００３０】この後、層ｘ２上にフォトレジスト層ｘ３
を形成し、図１３に示すように必要なパターン以外のフ
ォトレジストを除去してエッチングを行うと、図１４に
示すように、電極４、Ｓｉ3Ｎ4膜５が形成される。この
後、図１５に示すように、後にサイドウォール６となる
Ｓｉ3Ｎ4層ｘ４をＣＶＤ法により形成し、エッチングを
行う。このエッチングは図１５の上下方向に対する方向
性が極めて高い異方性エッチングとなっている。このよ
うなエッチングを行なうことにより、図１６中に破線で
示すように、Ｓｉ3Ｎ4層ｘ４は上下方向のみに均一にエ
ッチングされ、残留したＳｉ3Ｎ4層ｘ４がサイドウォー
ル６となる。
【００３１】次に、図１７に示すように、ＣＶＤ法によ
って３０００〜５０００Å程度の厚さのＢＰＳＧ膜７を
形成し、フローを行って表面を平坦化する。この後、Ｂ
ＰＳＧ膜７上にフォトレジスト層ｘ５を形成し、図１８
に示すように、開孔部８を形成する位置ｘ６のフォトレ
ジストを除去する。
【００３２】この後、エッチングを行って開孔部８を形
成し、さらに、ＣＶＤ法等により、ポリシリコン又はポ
リサイド等の層を形成し、さらに、紙面に垂直な方向す
なわち基板１表面に水平な方向のパターニングを行う
と、図１９に示すように、電極９が形成される。さら
に、この上にＣＶＤ法により３０００〜５０００Å程度
のＢＰＳＧ膜１０を形成し、フローを行って表面を平坦
化する。
【００３３】この後、このＢＰＳＧ膜１０上にフォトレ
ジスト層１１を形成し、図２０に示すように後の開孔部
１２に相当する位置のフォトレジストを除去して選択性
エッチングを行う。この選択性エッチングは、窒化膜
（Ｓｉ3Ｎ4膜５、６）に対して酸化膜（ＢＰＳＧ膜７、
１０）を選択的にエッチングするため、図２１に示すよ
うに、Ｓｉ3Ｎ4膜５、６はエッチングされずに形成され
た開孔部１２の底部に残る。このエッチングでは、Ｃ4
Ｆ8、ＣＯ、Ａｒ、Ｏ2 等を混合したガスあるいはこれ
らにＣＨ2Ｆ2、ＣＨＦ3 等を添加したガスが用いられ
る。なお、このガスの組成比は、デバイスのサイズ（例
えば開孔部１２の幅）等に応じて適宜変更する。このよ
うなガスを用いてエッチングを行なうことにより、窒化
膜（Ｓｉ3Ｎ4膜５、６）に対して酸化膜（ＢＰＳＧ膜
７、１０）が選択的にエッチングされる。
【００３４】このように窒化膜等のエッチングに耐性の
ある保護層を形成し、選択性のあるエッチングを行って
開孔部１１を形成するセルフアラインにより開孔部１２
を形成することにより、開孔部１１の幅を開孔部１２の
上部の幅より小さくすることができる。
【００３５】さらに、ＣＶＤ法により開孔部１２の幅の
１／２未満の膜厚のポリシリコン等の電極層を形成し、
フォトリソグラフィーにより不要なポリシリコン等を除
去すると、図２２に示すように、電極１３が形成され
る。
【００３６】この後、熱窒化、熱酸化あるいはＣＶＤ法
等により、電極１３の表面に酸化膜、窒化膜等の絶縁膜
（キャパシタ絶縁膜）１４を形成し、最後に、ＣＶＤ法
等によりポリシリコン等からなる電極１５を形成する
と、図１、図９及び図１０に示す構造のＤＲＡＭが完成
する。
【００３７】上述のように、第２の実施形態によれば、
メモリセルコンタクト部の形成にセルフアラインを用い
ることにより、メモリセルコンタクト部の底面（開孔部
１１）の開孔面積を小さく保ったままメモリセルコンタ
クト部（開孔部１２）の開孔面積を大きくすることがで
きる。このため、ゲート電極上にメモリセルコンタクト
を形成することができ、これによってコンタクト部（開
孔部１２）の側壁をキャパシタ表面積として用いること
ができる。従って、従来に比して単位チップ面積当たり
のキャパシタの表面積を増加させることができる。
【００３８】また、開孔部１２の開孔面積を大きくとる
ことができるので、メモリセルコンタクト部を開孔する
際のフォトリソグラフィーにおいて、パターンの転写に
よるレジスト層の開孔時のマージンを大きくすることが
できる。
【００３９】なお、上述の第１及び第２の実施形態で
は、層間膜７、１０にＢＰＳＧ（Boron-doped Phospho-
Silicate Glass：ホウ素−リンケイ酸ガラス、ホウ素、
燐酸を添加した酸化膜）を用いていたが酸化膜を用いる
こともできる。この場合は、エッチングに用いるガスの
組成を変更することにより、上述と同様に選択性の高い
エッチングを行なうことができる。
【００４０】（第３の実施形態）図２３は本発明の第３
の実施形態に係るＤＲＡＭのキャパシタの構造を示す図
である。この図２３は図１のＸ−Ｘ断面すなわち図９に
相当する断面図である。同図中では、図９と同様又は対
応する構成要素は図９と同様の符号で表わされている。
また、Ｙ−Ｙ断面に相当する断面は電極１３’、１５’
の形状以外は図１０と同様なので省略する。同様に平面
図は図１と同様である。
【００４１】図１、図９及び図１０に示すＤＲＡＭで
は、キャパシタの電極１３の表面が平坦であったが、こ
の第３の実施形態では、図２３に示すように、電極１
３’の表面に凹凸を有している。この電極１３’は、上
述の図１、図９及び図１０にに示されている電極１３と
同様に、ポリシリコン等からなり、開孔部１２の幅の１
／２未満の膜厚である。この電極１３’の表面の凹凸に
応じて、キャパシタ絶縁膜１４’、電極１５’もその表
面に凹凸を有する。
【００４２】この第３の実施形態は、上述の第１の実施
形態と同様な効果を有する。さらに、この実施形態では
電極１３’、１５’の表面に凹凸を有する構成としたた
め、これらの電極の表面を平坦にした場合に比較して表
面積を大きくすることができる。このため、単位チップ
面積当たりのキャパシタの表面積をさらに増加させるこ
とができる。
【００４３】（第４の実施形態）本発明の第４の実施形
態は、上述の図２２に示す構成のＤＲＡＭを製造するた
めの製造方法である。この製造方法では、まず、上述の
図１１〜図２１に示す工程と同様の処理を行って、図２
１に示す構成を得る。
【００４４】次に、ＣＶＤ法により開孔部１２の幅の１
／２未満の膜厚のポリシリコン等の電極層を形成する。
この際、通常のＣＶＤ法によって平坦な層を形成した
後、この層の上に例えばポリシリコン等の粒子を付着さ
せ、粗面粒を形成する。そして、フォトリソグラフィー
により不要なポリシリコン等を除去すると、図２４に示
すように、表面に凹凸を有する電極１３’が形成され
る。
【００４５】この後、熱窒化、熱酸化あるいはＣＶＤ法
等により、電極１３’の表面に酸化膜、窒化膜等の絶縁
膜（キャパシタ絶縁膜）１４’を形成すると、電極１
３’の表面の凹凸に応じた凹凸を有するキャパシタ絶縁
膜１４’が形成される。最後に、ＣＶＤ法等によりポリ
シリコン等からなる電極１５を形成すると、図２３に示
す構造のＤＲＡＭが完成する。
【００４６】この第４の実施形態は、上述の第２の実施
形態と同様な効果を有する。さらに、この実施形態では
電極１３’、１５’の表面に凹凸を有する構成としたた
め、これらの電極の表面を平坦にした場合に比較して表
面積を大きくすることができる。このため、単位チップ
面積当たりのキャパシタの表面積をさらに増加させるこ
とができる。
【００４７】（第５の実施形態）図２５〜図２７は本発
明の第５の実施形態に係るＤＲＡＭのキャパシタの構造
を示す図である。図２５はＤＲＡＭの上面図であり、図
２６、図２７はそれぞれＸ−Ｘ断面、Ｙ−Ｙ断面を模式
的に示した図である。
【００４８】上述の図１、図９及び図１０あるいは図２
３に示す構成のＤＲＡＭでは、最下層の電極（ゲート電
極）４のみに保護層（Ｓｉ3Ｎ4膜５、６、保護層）を設
け、セルフアラインによりメモリセルコンタクト（開孔
部１１）が開孔されていたが、この第５の実施形態で
は、上層の電極（ビット線）３７にも保護層（Ｓｉ3Ｎ4
膜３８、３９、第２の保護層）を設け、セルフアライン
によりメモリセルコンタクト（開孔部４１）が開孔され
ている。
【００４９】基板（半導体基板）３１上には、素子間の
分離を行なうためのフィールド酸化膜３２と、フィール
ド酸化膜３２上に形成された電極（ゲート電極）３３と
が形成されている。この電極３３上にはＳｉ3Ｎ4膜（第
１の保護層）３４が形成されており電極３３の側面から
Ｓｉ3Ｎ4膜３４の側面にかけてサイドウォール３５が設
けられている。
【００５０】また、Ｓｉ3Ｎ4膜３４、サイドウォール３
５上には、これらの上に形成される層と分離するための
層間膜（層間絶縁層）３６が形成されている。この層間
膜３６の上には、上述の図１、図９及び図１０中の電極
４、Ｓｉ3Ｎ4膜５、サイドウォール６と同様の構成の電
極（第２の信号線）３７、Ｓｉ3Ｎ4膜（第２の保護層）
３８、サイドウォール３９が形成されている。また、Ｓ
ｉ3Ｎ4膜３８、サイドウォール３９の上には、これらと
これらの上に形成される層を分離するための層間膜（層
間絶縁層）４０が設けられている。なお、電極３７及び
保護層３８、３９は、図２５、図２７に示されているよ
うに、図２５のＹ−Ｙ断面上にはない。
【００５１】そして、層間膜４０、３６等を貫いて開孔
部（開口部）４２が形成されている。この開孔部４２の
底部には、保護層３４、３５によって覆われていない部
分の基板４１が露出した開孔部４１が形成されている。
この開孔部４２内には、保持するデータに応じた電荷を
蓄積するためのキャパシタが形成されている。
【００５２】このキャパシタは、開孔部４１から層間膜
３６、層間膜４０の開孔部４２周囲にかけての表面に形
成され、開孔部４１から露出した基板３１に接続された
電極（第１の導電層）４３と、この電極４３の表面に形
成されたキャパシタ絶縁膜４４と、さらにこの上に形成
された電極（第２の導電層）４５とからなる。すなわ
ち、開孔部４１は基板３１と電極４３を接続するための
メモリセルコンタクトとなっている。
【００５３】基板３１はＳｉ単結晶等の半導体からな
り、フィールド酸化膜３２は通常はＬＯＣＯＳ法によっ
てこの基板３１上に膜厚２０００〜４０００Å程度に形
成されている。電極３３はポリシリコンあるいはポリサ
イドからなり、１０００〜３０００Å程度の厚さに形成
されている。サイドウォール３５は、Ｓｉ3Ｎ4膜３４と
同じくＳｉ3Ｎ4からなり、これらは１０００〜３０００
Å程度の厚さを有する。
【００５４】層間膜３６はＢＰＳＧからなり、３０００
〜５０００Å程度の厚さに形成されている。電極３７は
ポリシリコンあるいはポリサイドからなり１０００〜２
０００Å程度の厚さを有する。この電極３７はＳｉ3Ｎ4
膜３８、サイドウォールのＳｉ3Ｎ4膜３９によって１０
００〜３０００Å程度の厚さで覆われている。層間膜４
０は、層間膜３６と同様に、ＢＰＳＧからなり３０００
〜５０００Å程度の厚さを有する。電極４３はポリシリ
コン等からなり、開孔部４２の幅の１／２未満の膜厚で
ある。
【００５５】開孔部４１は、Ｓｉ3Ｎ4膜３８、３９に対
し、ＢＰＳＧ層間膜３６、４０を選択的にエッチングす
る高選択比エッチングによって形成されている。また、
このエッチングは図２６、図２７中の上下方向すなわち
図２５の紙面に垂直な方向に対する方向性が極めて高
く、図２６に示すように、Ｓｉ3Ｎ4膜３８、３９によっ
て覆われた層間膜３６はエッチングされずに残ってい
る。このため、開孔部４１の開孔面積は、開孔部４２の
上部の開孔面積より小さくなっている。
【００５６】上述のように、第５の実施形態によれば、
メモリセルコンタクト部の形成にセルフアラインを用い
ることにより、メモリセルコンタクト部の底面（開孔部
４１）の開孔面積を小さく保ったままメモリセルコンタ
クト部（開孔部４２）の開孔面積を大きくすることがで
きる。このため、ゲート電極上にメモリセルコンタクト
を形成することができ、開孔幅の１／２未満の膜厚のゲ
ート電極をメモリセルコンタクト内部に形成することに
よって、コンタクト部（開孔部４２）の側壁をキャパシ
タ表面積として用いることができる。従って、従来に比
して単位チップ面積当たりのキャパシタの表面積を増加
させることができる。これにより、キャパシタの容量を
保ったままチップ上の占有面積を減少させることができ
る。
【００５７】また、開孔部１２の開孔面積を大きくとる
ことができるので、メモリセルコンタクト部を開孔する
際のフォトリソグラフィーにおいて、パターンの転写に
よるレジスト層の開孔時のマージンを大きくすることが
できる。
【００５８】（第６の実施形態）本発明の第６の実施形
態は、上述の図２５〜図２７に示す構成のＤＲＡＭを製
造するための製造方法である。図２８〜図３４はこの製
造方法における各工程を示している。
【００５９】この製造方法では、まず、Ｓｉ単結晶半導
体基板３１上に膜厚２０００〜４０００Å程度のフィー
ルド酸化膜３２を形成する。この工程には、一般的には
ＬＯＣＯＳ法が用いられる。この後、図２８に示すよう
にＭＯＳ−Ｔｒのゲート酸化膜ｘ１０を膜厚５０〜１５
０Å程度に形成する。
【００６０】次に、ＣＶＤ法（Chemical Vapor Deposit
ion ：気相成長法）により、フィールド酸化膜３２、ゲ
ート酸化膜ｘ１０上に後に電極３３となる厚さ１０００
〜３０００Å程度のポリシリコン又はポリサイドの層ｘ
１１を形成し、図２９に示すように、この層ｘ１１の上
に、後にＳｉ3Ｎ4膜３４となる１０００〜３０００Å程
度のＳｉ3Ｎ4層ｘ１２を形成する。
【００６１】この後、上述の図１３〜図１６と同様なパ
ターニング処理を行なって、電極３３、Ｓｉ3Ｎ4膜３
４、サイドウォール３５を形成する。この後、図３０に
示すように、これらの上に、ＣＶＤ法によって３０００
〜５０００Å程度の厚さのＢＰＳＧ膜３６を形成し、フ
ローを行って表面を平坦化する。
【００６２】平坦化が終了すると、ＢＰＳＧ膜３６上に
ポリシリコン又はポリサイドの層及びＳｉ3Ｎ4層を形成
し、上述と同様なパターニング処理を行なって、図３１
に示すように、電極３７、Ｓｉ3Ｎ4膜３８、サイドウォ
ール３９を形成する。
【００６３】この後、図３２に示すように、これらの上
にＣＶＤ法によって３０００〜５０００Å程度の厚さの
ＢＰＳＧ膜４０を形成し、フローを行って表面を平坦化
する。平坦化が終了すると、ＢＰＳＧ膜４０上にフォト
レジストの層ｘ１３を形成し、開孔部４２に相当する部
分のフォトレジストを除去する。
【００６４】フォトレジストを除去した後、選択性エッ
チングを行なう。この選択性エッチングは、窒化膜（Ｓ
ｉ3Ｎ4膜３５、３６、３８、３９）に対して酸化膜（Ｂ
ＰＳＧ膜３６、４０）を選択的にエッチングする。ま
た、このエッチングは図３３の紙面に垂直な方向に対す
る方向性が極めて高く、同図中に示すように、Ｓｉ3Ｎ4
膜３８、３９によって覆われた層間膜３６はエッチング
されずに残っている。このエッチングでは、Ｃ4Ｆ8、Ｃ
Ｏ、Ａｒ、Ｏ2 等を混合したガスあるいはこれらにＣＨ
2Ｆ2、ＣＨＦ3 等を添加したガスが用いられる。なお、
このガスの組成比は、デバイスのサイズ（例えば開孔部
の幅）等に応じて適宜変更する。このようなガスを用い
てエッチングを行なうことにより、窒化膜（Ｓｉ3Ｎ4膜
５、６）に対して酸化膜（ＢＰＳＧ膜７、１０）が選択
的にエッチングされる。
【００６５】このように窒化膜（Ｓｉ3Ｎ4膜３８、３
９）等のエッチングに耐性のある保護層を形成し、選択
性のあるエッチングを行って開孔部４１を形成するセル
フアラインにより開孔部４２を形成することにより、開
孔部４１の幅を開孔部１２の上部の幅より小さくするこ
とができる。
【００６６】この後、ＣＶＤ法により開孔部１２の幅の
１／２未満の膜厚のポリシリコン等の電極層を形成し、
フォトリソグラフィーにより不要なポリシリコン等を除
去すると、図３４に示すように、電極４３が形成され
る。
【００６７】この後、熱窒化、熱酸化あるいはＣＶＤ法
等により、電極４３の表面に酸化膜、窒化膜等の絶縁膜
（キャパシタ絶縁膜）４４を形成し、最後に、ＣＶＤ法
等によりポリシリコン等からなる電極４５を形成する
と、図２５〜図２７に示す構造のＤＲＡＭが完成する。
【００６８】上述のように、第６の実施形態によれば、
メモリセルコンタクト部の形成にセルフアラインを用い
ることにより、メモリセルコンタクト部の底面（開孔部
１１）の開孔面積を小さく保ったままメモリセルコンタ
クト部（開孔部１２）の開孔面積を大きくすることがで
きる。このため、ゲート電極をメモリセルコンタクト
（開孔部１２）内部に形成することができ、これによっ
てコンタクト部（開孔部１２）の側壁をキャパシタ表面
積として用いることができる。従って、従来に比して単
位チップ面積当たりのキャパシタの表面積を増加させる
ことができる。
【００６９】また、開孔部１２の開孔面積を大きくとる
ことができるので、メモリセルコンタクト部を開孔する
際のフォトリソグラフィーにおいて、パターンの転写に
よるレジスト層の開孔時のマージンを大きくすることが
できる。
【００７０】なお、上述の第５及び第６の実施形態で
は、層間膜３６、４０にＢＰＳＧ（Boron-doped Phosph
o-Silicate Glass：ホウ素−リンケイ酸ガラス、ホウ
素、燐酸を添加した酸化膜）を用いていたが酸化膜を用
いることもできる。この場合は、ガスの組成を変更する
ことにより、上述と同様に選択性の高いエッチングを行
なうことができる。
【００７１】（第７の実施形態）図３５は本発明の第３
の実施形態に係るＤＲＡＭのキャパシタの構造を示す図
である。この図３５は図２５のＸ−Ｘ断面すなわち図２
６に相当する断面図である。同図中では、図２６と同様
又は対応する構成要素は図２６と同様の符号で表わされ
ている。また、Ｙ−Ｙ断面に相当する断面は電極４
３’、４５’の形状以外は図２７と同様なので省略す
る。同様に平面図は図２５と同様である。
【００７２】図２５〜図２７に示すＤＲＡＭでは、キャ
パシタの電極４３の表面が平坦であったが、この第３の
実施形態では、図３５に示すように、電極４３’の表面
に凹凸を有している。この電極４３’は、上述の図２５
〜図２７に示されている電極４３と同様に、ポリシリコ
ン等からなり、開孔部４２の幅の１／２未満の膜厚であ
る。この電極４３’の表面の凹凸に応じて、キャパシタ
絶縁膜４４’、電極４５’もその表面に凹凸を有する。
【００７３】この第７の実施形態は、上述の第５の実施
形態と同様な効果を有する。さらに、この実施形態では
電極４３’、４５’の表面に凹凸を有する構成としたた
め、これらの電極の表面を平坦にした場合に比較して表
面積を大きくすることができる。このため、単位チップ
面積当たりのキャパシタの表面積をさらに増加させるこ
とができる。
【００７４】（第８の実施形態）本発明の第８の実施形
態は、上述の図３５に示す構成のＤＲＡＭを製造するた
めの製造方法である。この製造方法では、まず、上述の
図２８〜図３３に示す工程と同様の処理を行って、図３
３に示す構成を得る。
【００７５】次に、ＣＶＤ法により開孔部１２の幅の１
／２未満の膜厚のポリシリコン等の電極層を形成する。
この際、通常のＣＶＤ法によって平坦な層を形成した
後、この層の上に例えばポリシリコン等の粒子を付着さ
せ、粗面粒を形成する。そして、フォトリソグラフィー
により不要なポリシリコン等を除去すると、図３６に示
すように、表面に凹凸を有する電極４３’が形成され
る。
【００７６】この後、熱窒化、熱酸化あるいはＣＶＤ法
等により、電極４３の表面に酸化膜、窒化膜等の絶縁膜
（キャパシタ絶縁膜）４４’を形成すると、電極４３’
の表面の凹凸に応じた凹凸を有するキャパシタ絶縁膜４
４’が形成される。最後に、ＣＶＤ法等によりポリシリ
コン等からなる電極４５を形成すると、図３５に示す構
造のキャパシタが完成する。
【００７７】この第８の実施形態は、上述の第６の実施
形態と同様な効果を有する。さらに、この実施形態では
電極４３’、４５’の表面に凹凸を有する構成としたた
め、これらの電極の表面を平坦にした場合に比較して表
面積を大きくすることができる。このため、単位チップ
面積当たりのキャパシタの表面積をさらに増加させるこ
とができる。
【００７８】なお、上述の各実施形態では、保護層を窒
化膜とし、中間層をＢＰＳＧとしたが、中間層を窒化膜
とし、保護層を酸化膜あるいがＢＰＳＧ等のガラス質と
しても、上述のエッチングに用いるガスの混合比を調整
してエッチングの選択比を調整することにより、上述と
同様に、その上部の開孔面積が、露出した基板（半導体
基板）の面積より大きな開孔部（開口部）を形成するこ
とができる。
【００７９】
【発明の効果】本発明では、開口部を形成する際に、開
口部の底部に露出した半導体基板の面積より開口部の上
部の面積を大きくすることができる。この開口部内にキ
ャパシタを形成することにより、ＤＲＡＭのメモリセル
コンタクトの面積を大きくすることができる。また、開
口部の上部の面積を大きくすることができるため、メモ
リセルコンタクトのホトリソグラフィーの開孔マージン
を大きくすることができる。
【図面の簡単な説明】
【図１】 本発明の第１の実施形態に係るＤＲＡＭの要
部の構成を示す平面図である。
【図２】 従来のＤＲＡＭの構成を示す平面図である。
【図３】 従来のＤＲＡＭの製造工程を示す断面図であ
る。
【図４】 従来のＤＲＡＭの製造工程を示す断面図であ
る。
【図５】 従来のＤＲＡＭの製造工程を示す断面図であ
る。
【図６】 従来のＤＲＡＭの製造工程を示す断面図であ
る。
【図７】 従来のＤＲＡＭの構造を示す断面図である。
【図８】 従来のＤＲＡＭの構造を示す断面図である。
【図９】 本発明の第１の実施形態に係るＤＲＡＭの要
部の構造を示す断面図である。
【図１０】 前記ＤＲＡＭの要部の構造を示す断面図で
ある。
【図１１】 本発明の第２の実施形態に係るＤＲＡＭの
製造方法における製造工程を示す断面図である。
【図１２】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図１３】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図１４】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図１５】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図１６】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図１７】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図１８】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図１９】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図２０】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図２１】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図２２】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図２３】 本発明の第３の実施形態に係るＤＲＡＭの
要部の構造を示す断面図である。
【図２４】 本発明の第４の実施形態に係るＤＲＡＭの
製造方法の製造工程を示す断面図である。
【図２５】 本発明の第５の実施形態に係るＤＲＡＭの
要部の構成を示す平面図である。
【図２６】 前記ＤＲＡＭの要部の構造を示す断面図で
ある。
【図２７】 前記ＤＲＡＭの要部の構造を示す断面図で
ある。
【図２８】 本発明の第６の実施形態に係るＤＲＡＭの
製造方法の製造工程を示す断面図である。
【図２９】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図３０】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図３１】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図３２】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図３３】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図３４】 前記ＤＲＡＭの製造方法の製造工程を示す
断面図である。
【図３５】 本発明の第７の実施形態に係るＤＲＡＭの
要部の構造を示す断面図である。
【図３６】 本発明の第８の実施形態に係るＤＲＡＭの
製造方法の製造工程を示す断面図である。
【符号の説明】
１ 基板（半導体基板）、２ フィールド酸化膜、３
ゲート酸化膜、４ 電極（ゲート電極）、５、６ Ｓｉ
3Ｎ4膜（保護層）、７、１０ 層間膜（層間絶縁層）、
１１ 開孔部１１、１３、１３’ 電極（第１の導電
層）、１４、１４’ キャパシタ絶縁膜、１５、１５’
電極（第２の導電層）、３７ 電極（ビット線）

Claims (7)

    【特許請求の範囲】
  1. 【請求項１】 半導体基板と、 該半導体基板上に形成され、第１の方向に延在するゲー
    ト電極と、 該ゲート電極上及びゲート電極側壁に形成され、絶縁性
    を有する第１の保護層と、 該第１の保護層を含む前記半導体基板上に形成され、第
    １の保護層及び前記半導体基板に至る開口部を有し、エ
    ッチングの際、第１の保護層に対して選択性を有する層
    間絶縁層と、 前記開口部内に形成されたキャパシタとを有することを
    特徴とする半導体装置。
  2. 【請求項２】 前記第１の保護層は窒化物層であり、前
    記層間絶縁層は酸化物層であることを特徴とする請求項
    １記載の半導体装置。
  3. 【請求項３】 前記キャパシタは、前記半導体基板に接
    続され、かつ表面に凹凸を有する第１の導電層と、 該第１の導電層上に形成されたキャパシタ絶縁膜と、 該キャパシタ絶縁膜上に形成された第２の導電層とから
    なることを特徴とする請求項１又は２記載の半導体装
    置。
  4. 【請求項４】 前記層間絶縁層は、第１の絶縁層と、該
    第１の絶縁層上に形成された第２の絶縁層とからなり、 前記第１の絶縁層と、前記第２の絶縁層との間に形成さ
    れ、前記第１の方向に対して実質的に直交する方向に延
    在するビット線と、 前記ビット線上及びビット線側壁に形成され、エッチン
    グの際、前記層間絶縁層に対して選択性を有し、かつ絶
    縁性を有する第２の保護層とを有し、 前記開口部が前記第２の保護層に至ることを特徴とする
    請求項１乃至３のいずれかに記載の半導体装置。
  5. 【請求項５】 半導体基板上にゲート絶縁膜及びゲート
    電極を形成する工程と、 前記ゲート電極上部及び側壁に絶縁性を有する保護層を
    形成する工程と、 前記保護層を含む前記半導体基板上に層間絶縁層を形成
    する工程と、 選択的に前記層間絶縁層をエッチングすることにより、
    前記保護層及び前記半導体基板に至る開口部を形成する
    工程と、 前記開口部内にキャパシタを形成する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  6. 【請求項６】 半導体基板上にゲート絶縁膜及び第１の
    方向に延在するゲート電極を形成する工程と、 前記ゲート電極上部及び側壁に絶縁性を有する第１の保
    護層を形成する工程と、 前記第１の保護層を含む前記半導体基板上に、前記第１
    の保護層に対して、エッチングの際、選択性を有する第
    １の層間絶縁層を形成する工程と、 前記第１の層間絶縁層上に前記第１の方向と実質的に直
    交する第２の方向に延在するビット線を形成する工程
    と、 前記ビット線上部及び側壁に、前記第１の層間絶縁層に
    対して、エッチングの際、選択性を有する第２の保護層
    を形成する工程と、 前記第２の保護層を含む前記第１の層間絶縁層上に、前
    記第１及び第２の保護層に対して、選択性を有し、かつ
    絶縁性を有する第２の層間絶縁層を形成する工程と、 選択的に前記第１及び第２の層間絶縁層をエッチングす
    ることにより、前記第１及び第２の保護層及び前記半導
    体基板に至る開口部を形成する工程と、 前記開口部内にキャパシタを形成する工程とを有するこ
    とを特徴とする半導体装置の製造方法。
  7. 【請求項７】 前記キャパシタを形成する工程は、 前記開口部内に導電層を形成し、該導電層上に導電粒子
    を付着させ、凹凸を有する第１の導電層を形成する工程
    と、 前記第１の導電層上にキャパシタ絶縁膜を形成する工程
    と、 前記キャパシタ絶縁膜上に第２の導電膜を形成する工程
    とを有することを特徴とする請求項５又は６記載の半導
    体装置の製造方法。
JP9117956A 1997-05-08 1997-05-08 半導体装置及びその製造方法 Withdrawn JPH10308498A (ja)

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