JP3048417B2 - 半導体装置の製造方法 - Google Patents
半導体装置の製造方法Info
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- JP3048417B2 JP3048417B2 JP3173787A JP17378791A JP3048417B2 JP 3048417 B2 JP3048417 B2 JP 3048417B2 JP 3173787 A JP3173787 A JP 3173787A JP 17378791 A JP17378791 A JP 17378791A JP 3048417 B2 JP3048417 B2 JP 3048417B2
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Description
【０００１】
【産業上の利用分野】この発明は、半導体装置、中でも
特にＤＲＡＭのメモリセルのストレージ電極を中心とし
た製造方法に関するものである。
特にＤＲＡＭのメモリセルのストレージ電極を中心とし
た製造方法に関するものである。
【０００２】
【従来の技術】従来のＤＲＡＭに用いられるスタック型
のメモリセルの構造を図５に示し、以下、製造工程も折
り込んで説明する。
のメモリセルの構造を図５に示し、以下、製造工程も折
り込んで説明する。
【０００３】先ず、シリコン基板１上にフィールド酸化
膜２、ゲート酸化膜３を形成し、ワード線となるトラン
スファーゲート４を形成する。そしてソース、ドレイン
となる拡散層５を形成した後、第１の中間絶縁膜６を形
成し、キャパシタと導通するためのコンタクト（キャパ
シタコンタクトあるいはセルコンタクトと称す）７を開
孔する。そのコンタクト孔７を含め、ストレージ電極と
なるポリシリコン８を成長させ、その部分が図に示すよ
うにＴ字形になるようパターニングする。次いでその上
に薄い絶縁膜９、セルプレート電極１０を形成する。以
後、第２の絶縁膜１１を形成し、データ線のコンタクト
１２を開孔し、ビット線１３を形成して図５の構造を得
る。
膜２、ゲート酸化膜３を形成し、ワード線となるトラン
スファーゲート４を形成する。そしてソース、ドレイン
となる拡散層５を形成した後、第１の中間絶縁膜６を形
成し、キャパシタと導通するためのコンタクト（キャパ
シタコンタクトあるいはセルコンタクトと称す）７を開
孔する。そのコンタクト孔７を含め、ストレージ電極と
なるポリシリコン８を成長させ、その部分が図に示すよ
うにＴ字形になるようパターニングする。次いでその上
に薄い絶縁膜９、セルプレート電極１０を形成する。以
後、第２の絶縁膜１１を形成し、データ線のコンタクト
１２を開孔し、ビット線１３を形成して図５の構造を得
る。
【０００４】図５でビット線１３からのデータは、周知
のようにトランスファーゲート４をオンすることにより
セル内に書き込まれる。書き込まれたデータはストレー
ジ電極８と、通常１／２ＶCCにバイアスされたセルプレ
ート電極１０間のキャパシタ（絶縁膜９）に蓄えられ
る。この容量（以下Ｃs と記す）は大きいほど蓄えられ
る電荷量が大きくなることは言うまでもない。この蓄え
られた電荷は、再度トランスファーゲート４をオンする
ことによりビット線１３に読み出すことができる。この
場合もＣs が大きいほどビット線１３に出てくる信号も
大きくなり、データの読み出しが容易となる。周知のよ
うにキャパシタの容量を大きくするには、その電極の面
積を大きくした方がよい。
のようにトランスファーゲート４をオンすることにより
セル内に書き込まれる。書き込まれたデータはストレー
ジ電極８と、通常１／２ＶCCにバイアスされたセルプレ
ート電極１０間のキャパシタ（絶縁膜９）に蓄えられ
る。この容量（以下Ｃs と記す）は大きいほど蓄えられ
る電荷量が大きくなることは言うまでもない。この蓄え
られた電荷は、再度トランスファーゲート４をオンする
ことによりビット線１３に読み出すことができる。この
場合もＣs が大きいほどビット線１３に出てくる信号も
大きくなり、データの読み出しが容易となる。周知のよ
うにキャパシタの容量を大きくするには、その電極の面
積を大きくした方がよい。
【０００５】
【発明が解決しようとする課題】しかしながら、前述の
構造では素子の微細化、高集積化に伴ってセルサイズを
小さくしてゆくと、キャパシタ電極の面積が十分とれな
くなり、Ｃs が大きくできないという欠点があった。
構造では素子の微細化、高集積化に伴ってセルサイズを
小さくしてゆくと、キャパシタ電極の面積が十分とれな
くなり、Ｃs が大きくできないという欠点があった。
【０００６】本発明は、その欠点をなくすためにストレ
ージ電極の形状を複数のストレージ電極が積層された構
造とし、面積を広くとれるようにして、Ｃsを増加させ
るようにすることを目的とするものである。
ージ電極の形状を複数のストレージ電極が積層された構
造とし、面積を広くとれるようにして、Ｃsを増加させ
るようにすることを目的とするものである。
【０００７】
【課題を解決するための手段】前述の目的達成のために
本発明では、ポリシリコンによるストレージ電極を、そ
のポリシリコンを２回成長させ、エッチングにより積層
構造にするものである。また、そのストレージ電極の表
面を凹凸状にしてさらに面積を広げ、大きなＣs がとれ
るようにした。
本発明では、ポリシリコンによるストレージ電極を、そ
のポリシリコンを２回成長させ、エッチングにより積層
構造にするものである。また、そのストレージ電極の表
面を凹凸状にしてさらに面積を広げ、大きなＣs がとれ
るようにした。
【０００８】
【作用】前述のように本発明では、ストレージ電極の面
積を広くするようにしたので、微細化されても十分なＣ
s がとれる。
積を広くするようにしたので、微細化されても十分なＣ
s がとれる。
【０００９】
【実施例】図１に本発明の第１の実施例の構造を、図２
にその製造工程を示し以下同図に従って説明する。
にその製造工程を示し以下同図に従って説明する。
【００１０】先ず、従来同様図２（ａ）に示すように、
シリコン基板２１上にフィールド酸化膜２２を２０００
〜８０００Åの厚さ形成し、ゲート酸化膜２３を熱酸化
膜法で６０〜３００Åの厚さ形成する。次いでポリシリ
コンを成長させてリンなどの不純物を注入してトランス
ファーゲート２４を形成する。その後、やはり従来同様
ソース、ドレインとなる拡散層２５を形成した後、ＣＶ
Ｄ法により第１の中間絶縁膜２６となるシリコン酸化膜
またはＰＳＧ、ＢＰＳＧなどを成長させ、キャパシタコ
ンタクト（セルコンタクト）となるコンタクト孔２７を
開孔する。そこを含めてストレージ電極となる第１のポ
リシリコンを全面に５００〜３０００Å成長させ、パタ
ーニングして図２（ａ）に示す構造のストレージ電極２
８を形成する。
シリコン基板２１上にフィールド酸化膜２２を２０００
〜８０００Åの厚さ形成し、ゲート酸化膜２３を熱酸化
膜法で６０〜３００Åの厚さ形成する。次いでポリシリ
コンを成長させてリンなどの不純物を注入してトランス
ファーゲート２４を形成する。その後、やはり従来同様
ソース、ドレインとなる拡散層２５を形成した後、ＣＶ
Ｄ法により第１の中間絶縁膜２６となるシリコン酸化膜
またはＰＳＧ、ＢＰＳＧなどを成長させ、キャパシタコ
ンタクト（セルコンタクト）となるコンタクト孔２７を
開孔する。そこを含めてストレージ電極となる第１のポ
リシリコンを全面に５００〜３０００Å成長させ、パタ
ーニングして図２（ａ）に示す構造のストレージ電極２
８を形成する。
【００１１】この後、ＨＦ（フッ酸）などを含む溶液で
中間絶縁膜２６を等方性エッチングして図２（ｂ）のよ
うに前記ストレージ電極２８の上部を浮き上がらせた形
状とする。
中間絶縁膜２６を等方性エッチングして図２（ｂ）のよ
うに前記ストレージ電極２８の上部を浮き上がらせた形
状とする。
【００１２】次いで図２（ｃ）のように、再度ポリシリ
コン（第２のポリシリコン）２９を５００〜３０００Å
成長させ、リンやＡｓなどの不純物を注入する。
コン（第２のポリシリコン）２９を５００〜３０００Å
成長させ、リンやＡｓなどの不純物を注入する。
【００１３】この後、前記ポリシリコン２９の膜厚分だ
け全面エッチングすると図２（ｄ）のように積層構造の
ストレージ電極３０がホトリソグラフィ・エッチングを
使わないで得られる。即ち、第１のポリシリコン２８と
第２のポリシリコン２９で全体として積層構造のストレ
ージ電極３０（図２（ｅ））となるのである。
け全面エッチングすると図２（ｄ）のように積層構造の
ストレージ電極３０がホトリソグラフィ・エッチングを
使わないで得られる。即ち、第１のポリシリコン２８と
第２のポリシリコン２９で全体として積層構造のストレ
ージ電極３０（図２（ｅ））となるのである。
【００１４】その後は従来同様、前記ストレージ電極３
０表面に薄い絶縁膜３１、セルプレート電極３２を形成
すると、図２（ｅ）のような形状のキャパシタ部を得
る。
０表面に薄い絶縁膜３１、セルプレート電極３２を形成
すると、図２（ｅ）のような形状のキャパシタ部を得
る。
【００１５】この後、第２の中間絶縁膜３３を成長さ
せ、ビット線のコンタクト３４を開孔し、ビット線とし
てアルミニウムなどの配線３５を形成すると図１に示す
構造のメモリセルが得られる。
せ、ビット線のコンタクト３４を開孔し、ビット線とし
てアルミニウムなどの配線３５を形成すると図１に示す
構造のメモリセルが得られる。
【００１６】ちなみに、６４Ｍb ＤＲＡＭの場合セルサ
イズは約１．５μｍ2 であり、図５の従来例ではその蓄
積容量Ｃs は約１５ｆＦ（酸化膜換算膜厚４５Åの場
合）と見積もられるが、図１の本実施例の場合Ｃs は約
３５ｆＦ（条件前記と同じ）と２倍以上の容量が確保で
きる。
イズは約１．５μｍ2 であり、図５の従来例ではその蓄
積容量Ｃs は約１５ｆＦ（酸化膜換算膜厚４５Åの場
合）と見積もられるが、図１の本実施例の場合Ｃs は約
３５ｆＦ（条件前記と同じ）と２倍以上の容量が確保で
きる。
【００１７】次ぎに、本発明の第２の実施例を図３、図
４に示し説明する。図３はその構造図であり、図４は製
造工程を示すものである。
４に示し説明する。図３はその構造図であり、図４は製
造工程を示すものである。
【００１８】第１の実施例と同じ部分には同じ記号が付
してあり、製法も同様の部分は説明を簡単にする。
してあり、製法も同様の部分は説明を簡単にする。
【００１９】先ず、図４（ａ）に示すように第１の実施
例同様、シリコン基板２１にフィールド酸化膜２２、ゲ
ート酸化膜２３、トランスファゲート２４、ソース・ド
レインとなる拡散層２５を形成する。
例同様、シリコン基板２１にフィールド酸化膜２２、ゲ
ート酸化膜２３、トランスファゲート２４、ソース・ド
レインとなる拡散層２５を形成する。
【００２０】その後、中間絶縁膜として、ＣＶＤ法によ
りシリコン酸化膜２６を３０００Å、シリコン窒化膜４
１を２００Å、シリコン酸化膜４２を４０００Å程度順
次積層させ図４（ａ）に示す構造とする。このシリコン
窒化膜４１は後述するようにエッチング時のストッパー
の役目を持つ。
りシリコン酸化膜２６を３０００Å、シリコン窒化膜４
１を２００Å、シリコン酸化膜４２を４０００Å程度順
次積層させ図４（ａ）に示す構造とする。このシリコン
窒化膜４１は後述するようにエッチング時のストッパー
の役目を持つ。
【００２１】次いで図４（ｂ）のように、キャパシタコ
ンタクト（セルコンタクト）２７を開孔し、第１の実施
例同様、ストレージ電極となる第１のポリシリコン２８
を成長させ、パターニングする。
ンタクト（セルコンタクト）２７を開孔し、第１の実施
例同様、ストレージ電極となる第１のポリシリコン２８
を成長させ、パターニングする。
【００２２】次ぎにやはり第１の実施例同様中間絶縁膜
をエッチングするのであるが、ここで前述したシリコン
窒化膜４１がそのストッパーとなり、シリコン酸化膜４
２の部分が除去され図４（ｃ）の形状を得る。即ち、第
１の実施例と同様にストレージ電極２８の上部が浮き上
がった形となる。
をエッチングするのであるが、ここで前述したシリコン
窒化膜４１がそのストッパーとなり、シリコン酸化膜４
２の部分が除去され図４（ｃ）の形状を得る。即ち、第
１の実施例と同様にストレージ電極２８の上部が浮き上
がった形となる。
【００２３】次ぎに図４（ｄ）のように、ＬＰＣＶＤ法
によりシランガス（ＳｉＨ4 ）を用いて、アモルファス
状態からポリシリコンに変わる遷移温度（例えば５７０
℃）でデポジションすれば、表面に凹凸を有するポリシ
リコン膜４４が形成される。その厚さはほぼ１０００Å
であり、これが第１の実施例と同じようにエの字形とな
る。
によりシランガス（ＳｉＨ4 ）を用いて、アモルファス
状態からポリシリコンに変わる遷移温度（例えば５７０
℃）でデポジションすれば、表面に凹凸を有するポリシ
リコン膜４４が形成される。その厚さはほぼ１０００Å
であり、これが第１の実施例と同じようにエの字形とな
る。
【００２４】その後、全面を異方性エッチングすれば、
図４（ｅ）のように積層構造を有し、かつその表面が凹
凸状になっているストレージ電極３０を得る。
図４（ｅ）のように積層構造を有し、かつその表面が凹
凸状になっているストレージ電極３０を得る。
【００２５】その後は第１の実施例同様、ストレージ電
極３０の上に絶縁膜３１、その上にセルプレート電極３
２を形成すれば図４（ｆ）の構造を得、次いで第２の中
間絶縁膜３３、ビット線３５を形成すれば図３の構造の
メモリセルを得る。
極３０の上に絶縁膜３１、その上にセルプレート電極３
２を形成すれば図４（ｆ）の構造を得、次いで第２の中
間絶縁膜３３、ビット線３５を形成すれば図３の構造の
メモリセルを得る。
【００２６】この構造では、前述したようにストレージ
電極３０に凹凸形状を有するので、第１の実施例よりさ
らにその面積が広くなり、より大きなＣs を得られる。
筆者らの例では従来例の約５倍のＣs が得られた。
電極３０に凹凸形状を有するので、第１の実施例よりさ
らにその面積が広くなり、より大きなＣs を得られる。
筆者らの例では従来例の約５倍のＣs が得られた。
【００２７】上記各実施例はすべてストレージ電極が２
層構造となっているが、本願はこれに限定されるもので
はなく、３層以上ストレージ電極を形成することも可能
である。その場合、前記実施例における下部ストレージ
電極形成工程を繰り返すだけで多層構造のストレージ電
極を形成することができる。
層構造となっているが、本願はこれに限定されるもので
はなく、３層以上ストレージ電極を形成することも可能
である。その場合、前記実施例における下部ストレージ
電極形成工程を繰り返すだけで多層構造のストレージ電
極を形成することができる。
【００２８】
【発明の効果】以上説明したように、本発明の製法によ
ればメモリセルのキャパシタ部のストレージ電極の形状
を積層構造にし、またその表面を凹凸状にできるので、
その面積が非常に増え、キャパシタ容量Ｃs を従来構造
の２〜５倍とすることができ、微細化、高集積化しても
十分なＣs を得ることができる。
ればメモリセルのキャパシタ部のストレージ電極の形状
を積層構造にし、またその表面を凹凸状にできるので、
その面積が非常に増え、キャパシタ容量Ｃs を従来構造
の２〜５倍とすることができ、微細化、高集積化しても
十分なＣs を得ることができる。
【図１】本発明の第１の実施例の構造図
【図２】本発明の第１の実施例の製造工程
【図３】本発明の第２の実施例の構造図
【図４】本発明の第２の実施例の製造工程
【図５】従来例の構造図
２１ シリコン基板 ２２ フィールド酸化膜 ２３ ゲート酸化膜 ２４ トランスファーゲート ２５ ソース・ドレイン拡散層 ２６ 第１の中間絶縁膜 ２７ キャパシタコンタクト ２８〜３０ ストレージ電極 ３１ 絶縁膜 ３２ セルプレート電極
フロントページの続き (58)調査した分野(Int.Cl.7，ＤＢ名) H01L 27/108 H01L 21/8242
Claims (2)
- 【請求項１】 半導体基板上に下層導電層を形成する工
程と、 前記下層導電層上に中間絶縁膜を形成した後に前記中間
絶縁膜に開孔部を形成し、前記開孔部に前記下層導電層
の一部を露出させる工程と、 前記開孔部を含めた前記半導体基板上に第１のストレー
ジ電極となる第１のポリシリコンをパターニングする工
程と、 前記中間絶縁膜をエッチングして前記中間絶縁膜の膜厚
を減少させ、前記第１のストレージ電極の下部を露出さ
せる工程と、 前記第１のストレージ電極表面を含めた前記半導体基板
上に、アモルファス状態からポリシリコンに変わる遷移
温度でデポジションすることにより表面に凹凸を有する
第２のポリシリコンを形成し、前記第２のポリシリコン
を前記第１のストレージ電極をマスクとしてエッチング
して前記第１のストレージ電極の下方の前記中間絶縁膜
上に第２のストレージ電極を形成する工程とを有するこ
とを特徴とする半導体装置の製造方法。 - 【請求項２】 請求項１記載の半導体装置の製造方法に
おいて、前記中間絶縁膜をシリコン酸化膜、シリコン窒
化膜、シリコン酸化膜を順次積層して成る３層構造の膜
とし、前記中間絶縁膜中のシリコン窒化膜をエッチング
時のストッパーとすることを特徴とする半導体装置の製
造方法。
Priority Applications (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173787A JP3048417B2 (ja) | 1991-07-15 | 1991-07-15 | 半導体装置の製造方法 |
Applications Claiming Priority (1)
| Application Number | Priority Date | Filing Date | Title |
|---|---|---|---|
| JP3173787A JP3048417B2 (ja) | 1991-07-15 | 1991-07-15 | 半導体装置の製造方法 |
Publications (2)
| Publication Number | Publication Date |
|---|---|
| JPH0521751A JPH0521751A (ja) | 1993-01-29 |
| JP3048417B2 true JP3048417B2 (ja) | 2000-06-05 |
Family
ID=15967146
Family Applications (1)
| Application Number | Title | Priority Date | Filing Date |
|---|---|---|---|
| JP3173787A Expired - Fee Related JP3048417B2 (ja) | 1991-07-15 | 1991-07-15 | 半導体装置の製造方法 |
Country Status (1)
| Country | Link |
|---|---|
| JP (1) | JP3048417B2 (ja) |
Families Citing this family (2)
| Publication number | Priority date | Publication date | Assignee | Title |
|---|---|---|---|---|
| KR0140644B1 (ko) * | 1994-01-12 | 1998-06-01 | 문정환 | 반도체 메모리장치 및 그 제조방법 |
| GB9903079D0 (en) * | 1999-02-11 | 1999-03-31 | Koninkl Philips Electronics Nv | Transmitter and an oscillator network for use in the transmitter |
-
1991
- 1991-07-15 JP JP3173787A patent/JP3048417B2/ja not_active Expired - Fee Related
Also Published As
| Publication number | Publication date |
|---|---|
| JPH0521751A (ja) | 1993-01-29 |
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Legal Events
| Date | Code | Title | Description |
|---|---|---|---|
| A01 | Written decision to grant a patent or to grant a registration (utility model) |
Free format text: JAPANESE INTERMEDIATE CODE: A01 Effective date: 20000307 |
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